KR101041890B1 - Method for fabricating of an array substrate for a liquid crystal display device - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로 특히, 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing an array substrate for a liquid crystal display device.
본 발명은 4마스크 공정 및 3 마스크 공정을 이용하여 액정표시장치용 어레이기판을 제작하는 공정 중, 제 2 마스크 공정에서 연속적으로 행해지는 두 단계의 건식식각 단계를 한 단계로 줄여 공정을 단순화 하는 것을 목적으로 한다.The present invention is to simplify the process by reducing the dry etching step of the two steps that are successively performed in the second mask process in the process of manufacturing the array substrate for the liquid crystal display device using a four mask process and a three mask process. The purpose.
이와 같은 목적을 달성하기 위한 본 발명에 따른 어레이기판 제조방법의 핵심은, 소스 전극과 드레인 전극을 형성하는 제 2 마스크 공정에서 행해지는 PR애싱공정 중, 식각가스 비를 달리하여 PR(감광패턴)애싱과 동시에 소스 및 드레인 전극을 형성하기 위한 금속을 건식 식각하는 것을 특징으로 한다.The core of the array substrate manufacturing method according to the present invention for achieving the above object is a PR (photosensitive pattern) by changing the etching gas ratio during the PR ashing process performed in the second mask process to form the source electrode and the drain electrode Dry etching the metal for forming the source and drain electrodes at the same time as the ashing.
이와 같이 하면, 건식식각 단계를 간단히 줄일 수 있으므로 앞서 언급한 바와 같이 공정을 간소화 할 수 있고 이로 인해, 양산성 향상을 가져오는 장점이 있다.
In this way, since the dry etching step can be easily reduced, the process can be simplified as mentioned above, and thus, there is an advantage that the mass productivity is improved.
Description
도 1은 일반적인 액정표시장치를 개략적으로 도시한 평면도이고,1 is a plan view schematically illustrating a general liquid crystal display device;
도 2는 종래의 액정표시장치용 어레이 기판의 단일 화소를 확대한 확대 평면도이고,2 is an enlarged plan view enlarging a single pixel of a conventional array substrate for a liquid crystal display device;
도 3은 종래의 제 1 마스크 공정을 나타낸 도면으로, 도 2의 Ⅲ-Ⅲ을 따라 절단한 단면도이고,3 is a cross-sectional view taken along line III-III of FIG. 2, showing a conventional first mask process;
도 4a 내지 도 4g는 제 2 마스크 공정을 나타낸 도면으로, 도 2의 Ⅲ-Ⅲ을 따라 절단하여 공정순서에 따라 도시한 공정 단면도이고, 4A to 4G are diagrams illustrating a second mask process, which is a cross-sectional view of the process according to the process sequence of FIG.
도 5는 종래의 제 3 마스크 공정을 나타낸 도면으로, 도 2의 Ⅲ-Ⅲ을 따라 절단한 단면도이고,FIG. 5 is a cross-sectional view taken along line III-III of FIG. 2, illustrating a conventional third mask process;
도 6은 종래의 제 4 마스크 공정을 나타낸 도면으로, 도 2의 Ⅲ-Ⅲ을 따라 절단한 단면도이고,6 is a cross-sectional view taken along line III-III of FIG. 2, showing a conventional fourth mask process;
도 7은 제 1 실시예에 따른 제 1 마스크 공정을 나타낸 공정 단면도이고,7 is a cross-sectional view illustrating a first mask process according to the first embodiment;
도 8a 내지 도 8g는 제 1 실시예에 따른 제 2 마스크 공정을 공정 순서에 따라 도시한 공정 단면도이고, 8A to 8G are process cross-sectional views illustrating a second mask process according to a first embodiment according to a process sequence;
도 9는 제 1 실시예에 따른 제 3 마스크 공정을 나타낸 공정 단면도이고,9 is a cross-sectional view illustrating a third mask process according to the first embodiment;
도 10은 제 1 실시예에 따른 제 4 마스크 공정을 나타낸 공정 단면도이고,10 is a cross-sectional view illustrating the fourth mask process according to the first embodiment;
도 11은 제 2 실시예에 따른 제 1 마스크 공정을 나타낸 공정 단면도이고,11 is a process sectional view showing the first mask process according to the second embodiment,
도 12a 내지 도 12g는 제 2 실시예에 따른 제 2 마스크 공정을 공정순서에 따라 도시한 공정 단면도이고,12A to 12G are process cross-sectional views illustrating a second mask process according to a second embodiment according to a process sequence;
도 13a 내지 도 13d는 제 2 실시예에 따른 제 3 마스크 공정을 공정순서에 따라 도시한 공정 단면도이다.
13A to 13D are cross-sectional views illustrating a third mask process according to a second embodiment in a process sequence.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 기판 102 : 게이트 배선100: substrate 102: gate wiring
104 : 게이트 전극 106 : 게이트 절연막104: gate electrode 106: gate insulating film
108 : 순수 비정질 실리콘층 110 : 불순물 비정질 실리콘층108: pure amorphous silicon layer 110: impurity amorphous silicon layer
112 : 금속층 118a,118b : 감광층
112:
본 발명은 액정표시장치에 관한 것으로, 특히 4 마스크 공정 및 3 마스크 공정으로 제작된 액정표시장치용 어레이기판의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing an array substrate for a liquid crystal display device manufactured by a four mask process and a three mask process.
도 1은 일반적인 액정표시장치를 개략적으로 도시한 평면도이다 1 is a plan view schematically illustrating a general liquid crystal display device.
도시한 바와 같이, 일반적인 액정표시장치(9)는 블랙매트릭스(22)와 서브컬러필터(24)를 포함하는 컬러필터(26)와, 상기 컬러필터(26)의 상부에 증착된 투명전극인 공통전극(28)이 형성된 상부기판(20)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(16)과 스위칭소자(T)를 포함한 어레이 배선이 형성된 하부기판(10)으로 구성되며, 상기 상부기판(20)과 하부기판(10) 사이에는 액정(18)이 충진되어 있다.As shown in the drawing, a general liquid
상기 하부기판(10)은 어레이 기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트배선(12)과 데이터 배선(14)이 형성된다.The
상기 화소영역(P)은 상기 게이트배선(12)과 데이터배선(14)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(16)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다. The pixel area P is an area defined by the
전술한 바와 같이 구성되는 액정표시장치는 상기 박막트랜지스터(T)와 상기 박막트랜지스터에 연결된 화소전극(16)이 매트릭스 내에 존재함으로써 영상을 표시한다. In the liquid crystal display configured as described above, the thin film transistor T and the
상기 게이트 배선(12)은 상기 박막트랜지스터(T)의 제 1 전극인 게이트전극을 구동하는 펄스전압을 전달하며, 상기 데이터배선(14)은 상기 박막트랜지스터(T)의 제 2 전극인 소스 전극을 구동하는 신호전압을 전달하는 수단이다.The
전술한 바와 같은 구성을 가지는 액정패널의 구동은 액정의 전기 광학적 효 과에 기인한 것이다.The driving of the liquid crystal panel having the configuration as described above is due to the electro-optical effect of the liquid crystal.
자세히 설명하면, 상기 액정층(18)은 유전이방성 물질이며, 전압이 인가되면 전계의 인가방향에 따라 분자의 배열방향이 바뀌는 특성을 갖는다.In detail, the
따라서, 이러한 배열상태에 따라 광학적 특성이 바뀜으로써 전기적인 광변조가 생기게 된다.Therefore, the optical characteristic is changed according to this arrangement state, thereby causing electrical light modulation.
이러한 액정의 광변조 현상에 의해, 빛을 차단 또는 통과시키는 방법으로 이미지를 구현하게 된다.By the light modulation phenomenon of the liquid crystal, an image is realized by a method of blocking or passing light.
전술한 바와 같은 동작을 나타내는 액정표시장치는 제조 공정이 매우 복잡하며, 공정을 단순화함으로써 공정시간과 제조 원가를 단축하려는 노력이 진행되고 있다.The liquid crystal display device exhibiting the above operation is very complicated in manufacturing process, and efforts have been made to shorten the process time and manufacturing cost by simplifying the process.
도 2는 종래의 4 마스크 공정으로 제작된 액정표시장치용 어레이 기판의 일부를 개략적으로 도시한 확대 평면도이다.FIG. 2 is an enlarged plan view schematically illustrating a part of an array substrate for a liquid crystal display device manufactured by a conventional four mask process.
도시한 바와 같이, 게이트배선(32)과 데이터배선(54)이 직교하여 화소영역(P)을 정의하며, 상기 게이트배선(32)과 데이터배선(54)의 교차지점에는 스위칭 소자로 박막트랜지스터(T)가 위치한다.As shown in the drawing, the
상기 박막트랜지스터(T)는 상기 게이트배선(32)과 연결되어 주사신호를 인가 받는 게이트전극(34)과, 상기 데이터배선(54)과 연결되어 데이터신호를 인가 받는 소스 전극(50) 및 이와는 소정간격 이격된 드레인 전극(52)으로 구성된다.The thin film transistor T is connected to the
또한, 상기 게이트전극(34) 상부에 구성되고 상기 소스 전극(50)및 드레인 전극(52)과 접촉하는 액티브층(38)을 포함한다.
The
또한, 상기 화소영역(P)상에는 상기 드레인 전극(52)과 접촉하는 투명한 화소 전극(64)이 구성된다.In addition, a
상기 게이트 배선(32)의 상부에는 아일랜드 형상의 금속패턴(56)을 형성하며, 상기 금속 패턴(56)은 상기 화소 영역(P)에 구성된 화소전극(64)과 접촉하도록 구성된다.An island-
전술한 바와 같은 구성으로, 상기 게이트 배선(32)의 일부를 제 1 스토리지 전극으로 하고, 상기 화소전극(64)과 접촉하는 금속패턴(56)을 제 2 스토리지 전극으로 하고, 상기 제 1 및 제 2 스토리지 전극(32, 56)사이에 위치하는 게이트 절연막(미도시)을 유전체로 하는 스토리지 캐패시터(CST)가 구성된다.With the above configuration, a part of the
이때, 도시하지는 않았지만, 상기 액티브층(38)과 소스 및 드레인 전극(50, 52)사이에는 오믹 콘택층(미도시)이 구성되며, 상기 액티브층과 오믹 콘택층을 형성하는 순수 비정질 실리콘층과 불순물 비정질 실리콘층은 패턴되어, 상기 데이터 배선(54)의 하부 및 상기 금속패턴(56)의 하부에 위치하게 된다.In this case, although not shown, an ohmic contact layer (not shown) is formed between the
전술한 바와 같은 어레이기판의 구성은 4마스크 공정으로 제작된 것이다.The configuration of the array substrate as described above is manufactured by a four mask process.
이하, 도 3 내지 도 10을 참조하여, 4마스크공정으로 어레이기판을 제작하는 방법을 설명한다.Hereinafter, a method of fabricating an array substrate in a four mask process will be described with reference to FIGS. 3 to 10.
도 3은 제 1 마스크 공정을 나타낸 도면으로, 도시한 바와 같이 기판(30)을 스위칭 영역(S)을 포함하는 화소 영역(P)과, 스토리지 영역(ST)으로 정의한다.3 is a diagram illustrating a first mask process, and as illustrated, the
상기 다수의 영역(S,P,ST)이 정의된 기판(30)상에 알루미늄(Al), 알루미늄합 금(AlNd)등을 포함하는 금속물질을 증착하고 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(34)과, 상기 스토리지 영역(ST)을 포함한 화소 영역(P)의 일 측에 게이트 배선(32)을 형성한다.A metal material including aluminum (Al), aluminum alloy (AlNd), or the like is deposited on the
상기 게이트 전극(34)과 게이트 배선(32)이 형성된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 게이트 절연막(36)을 형성한다.One or more materials selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) are deposited on the entire surface of the
연속하여, 상기 게이트 절연막(36)의 상부에 순수 비정질 실리콘층(38)과 불순물이 포함된 비정질 실리콘층(40)을 적층한다.Subsequently, a pure
다음으로, 상기 불순물 비정질 실리콘층(40)의 상부에 몰리브덴(Mo)을 증착하여 금속층(42)을 형성한다.Next, molybdenum (Mo) is deposited on the impurity
이하, 도 4a 내지 도 4g는 제 2 마스크 공정을 나타낸 공정 단면도이다.4A to 4G are cross-sectional views illustrating a second mask process.
도 4a에 도시한 바와 같이, 상기 금속층(42)이 형성된 기판(30)의 전면에 포토레지스트(photo-resist)를 도포하여 감광층(46)을 형성한다.As shown in FIG. 4A, a photoresist is applied to the entire surface of the
상기 감광층(46)이 형성된 기판(30)의 이격된 상부에 투과부(A1)와 반사부(A2)와 반투과부(A3)로 구성된 마스크(M)를 위치시킨다.The mask M including the transmissive part A1, the reflecting part A2, and the transflective part A3 is positioned on a spaced upper portion of the
이때, 상기 감광층(46)이 포지티브(positive) 특성을 가진다고 가정할 경우, 상기 반사부(A2)에 대응하는 감광층(46)은 빛으로부터 차단되었기 때문에 노광되지 않은 상태가 되고, 상기 투과부(A1)에 대응하는 부분은 상기 빛에 의해 완전 노광되고 상기 반투과부(A3)에 대응하는 부분은 빛의 세기가 약하므로 약하게 노광되는 특성이 있다.At this time, if it is assumed that the
이때, 상기 스위칭 영역(S)에 대응하여 반투과부(A3)와 이를 중심으로 일측과 타측에 반사부(A2)가 위치하도록 하고, 상기 스토리지 영역에(ST)에 대응하는 게이트 배선(32)의 일부 상부에 반사부(A2)가 위치하도록 한다.At this time, the transflective portion A3 and the reflecting portion A2 are positioned at one side and the other side of the
상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(46)을 노광하고 현상하는 공정을 진행한다.The process of exposing and developing the lower
도 4b에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 높이가 서로 다른 제 1 감광패턴(48a)과, 상기 스토리지 영역(ST)에 대응하여 제 2 감광패턴(48b)이 형성된다.As shown in FIG. 4B, a first
상기 제 1 및 제 2 감광패턴(48a,48b)의 주변으로 노출된 금속층(42)은 습식식각 공정(wet etch process)을 통해 제거된다.The
다음으로, 상기 금속층(42)이 제거되어 노출된 하부의 불순물 비정질 실리콘층 및 순수 비정질 실리콘층은 건식식각 공정(dry etch process)을 통해 제거된다.Next, the impurity amorphous silicon layer and the pure amorphous silicon layer exposed under the
이와 같이 하면 도 4c에 도시한 바와 같이, 상기 스위칭 영역 및 스토리지 영역(S,ST)에 대응하여 패턴된 순수 비정질 실리콘층(38)과 불순물 비정질 실리콘층(40)과 금속층(42)이 적층되어 형성된다.In this case, as shown in FIG. 4C, the pure
도 4d는 감광패턴(48a)을 애싱(ashing, 건식식각)하는 공정을 나타낸 도면으로, 상기 감광패턴(48a)을 애싱하는 공정을 진행하여, 상기 스위칭 영역(S)의 중심영역에 대응하는 금속층(42)이 노출되는 정도까지 애싱공정을 진행한다.
FIG. 4D illustrates a process of ashing the
이때, 상기 감광패턴(48a)을 애싱하기 위한 공정은 SF6 가스 미량과 O2가스 미량이 사용된다.In this case, the SF 6 gas trace and the O 2 gas trace are used in the process for ashing the
상기 감광패턴(48a,48b)을 애싱하는 공정을 진행하게 되면, 상기 스위칭 영역(S)에 패턴된 금속층(42)의 채널부(CH)와 그 주변부(F)가 노출되고, 상기 스토리지 영역(ST)에 패턴된 금속층(42)의 주변부(F)가 노출되는 형상이 된다.When the process of ashing the
이때, 상기 채널부(CH)의 금속층(42)에 상기 제거된 감광패턴의 표면 형상이 그대로 전사된다.At this time, the surface shape of the removed photosensitive pattern is transferred to the
도 4e에 도시한 바와 같이, 상기 노출된 금속층(42)을 건식식각하는 공정을 진행한다.As shown in FIG. 4E, a process of dry etching the exposed
상기 금속층(42)을 건식식각하는 동안 채널부의 불순물 비정질 실리콘층이 미량 식각된다.During the dry etching of the
이때, 상기 감광패턴(48a)의 표면형태가 그대로 전사된 금속층의 표면형태가 상기 불순물 비정질 실리콘층(40)에 그대로 전사된다.At this time, the surface shape of the metal layer on which the surface shape of the
도 4f에 도시한 바와 같이, 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 시리콘층을 건식식각을 통해 제거하는 공정을 진행한다.As shown in FIG. 4F, a process of removing the exposed impurity amorphous silicon layer and the pure amorphous silicon layer below it through dry etching is performed.
이때, SF6 가스 미량과 Cl2가스를 사용하여 건식식각을 진행한다.At this time, dry etching is performed using a small amount of SF 6 gas and Cl 2 gas.
다음으로, 상기 제 1 및 제 2 감광패턴(48a,48b)을 제거하는 공정을 진행한다.Next, a process of removing the first and second
이와 같이 하면, 도 4g에 도시한 바와 같이, 상기 게이트 전극(34)의 상부에 대응하여 이격된 소스 전극(50)과 드레인 전극(52)이 형성되고, 상기 소스 전극(50)과 연결되는 데이터 배선(도 2의 54)이 형성되고, 상기 스토리지 영역(ST)에 대응하는 게이트 배선(32)의 일부 상부에는 섬형상의 금속패턴(56)이 형성된다.In this case, as illustrated in FIG. 4G, the
전술한 공정에서, 상기 스토리지 영역(ST)은 게이트 배선(32)을 제 1 전극으로 하고, 그 상부의 금속패턴(56)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 형성된다.In the above-described process, the storage region ST is formed with the storage capacitor C ST having the
이상과 같이, 4a 내지 도 4g를 통해 제 2 마스크 공정을 완료할 수 있다.As described above, the second mask process may be completed through 4a to 4g.
도 5는 제 3 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 소스 및 드레인 전극(50,52)이 형성된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하거나, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 도포하여 보호막(58)을 형성한다.5 is a diagram illustrating a third mask process, and includes silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the
연속하여, 상기 보호막(58)을 제 3 마스크 공정으로 패턴하여, 상기 드레인 전극(52)을 노출하는 드레인 콘택홀(60)과, 상기 금속패턴(56)을 노출하는 스토리지 콘택홀(62)을 형성한다.Subsequently, the
도 6은 제 4 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 보호막(58)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 산화물그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(52)과 상기 금속패턴(56)에 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(64)을 형성한다.6 is a view illustrating a fourth mask process, and includes indium tin oxide (ITO) and indium zinc oxide (IZO) on the entire surface of the
전술한 공정을 통해 종래의 4마스크 공정을 이용하여 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a liquid crystal display device can be manufactured using a conventional four mask process.
그러나, 전술한 공정은 상기 제 2 마스크 공정에서 상기 감광패턴을 건식식각하는 애싱공정과, 애싱된 감광패턴의 주변으로 노출된 패턴된 금속층을 제거하기 위한 건식식각 공정을 두 번 진행하게 된다.However, in the above-described process, the ashing process of dry etching the photosensitive pattern in the second mask process and the dry etching process of removing the patterned metal layer exposed to the periphery of the ashed photosensitive pattern are performed twice.
이와 같은 공정은 서로 다른 가스를 사용하기 때문에, 첫 번째 건식식각 공정이 완료되면 가스 교환과 진공/배기를 하여 공정시간이 길어지는 문제점이 있다.Since such a process uses different gases, when the first dry etching process is completed, there is a problem in that the process time is lengthened by gas exchange and vacuum / exhaust.
또한, 두 번의 건식식각 공정을 연속하여 진행하는 동안, 감광패턴의 표면형상이 그대로 액티브층에 전사되기 때문에 액티브층의 표면특성이 좋지 않아 소자의 안정성에 문제가 발생하게 된다.
In addition, during two successive dry etching processes, since the surface shape of the photosensitive pattern is transferred to the active layer as it is, the surface characteristics of the active layer are not good, which causes problems in stability of the device.
본 발명은 전술한 문제를 해결하기 위한 것으로, 본 발명에 따른 어레이 기판 제조방법은 3 마스크 공정 및 4 마스크 공정으로 어레이기판을 제작하는 공정 중, 제 2 마스크 공정에서 진행되는 두 단계의 건식식각 공정을 하나의 단계로 단순화 하는 것을 특징으로 한다.The present invention is to solve the above-mentioned problem, the array substrate manufacturing method according to the present invention is a two-step dry etching process performed in the second mask process of the process of manufacturing the array substrate in a three mask process and a four mask process It is characterized by simplifying to one step.
본 발명은 전술한 바와 같이 두개의 건식식각 공정을 하나의 건식식각 단계로 간략화 함으로써, 공정을 단순화하여 양산성을 향상시키고, 소자의 안정화를 목 적으로 한다.
As described above, the present invention simplifies the two dry etching processes into one dry etching step, thereby simplifying the process to improve mass productivity, and to stabilize the device.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 기판을 준비하는 단계와; 상기 기판 상에 게이트 전극과 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 전극 및 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층과, 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 제 2 마스크를 위치시키고, 상기 감광층을 노광하고 현상하여 상기 게이트 전극 및 상기 게이트 배선에 수직한 방향에 대응하여 단차진 감광패턴을 형성하는 단계와; 상기 단차진 감광패턴의 주변으로 노출된 상기 금속층과, 그 하부의 불순물 비정질 실리콘층과, 순수 비정질 실리콘층을 제거하는 단계와; 상기 감광패턴 중 낮은 부분의 감광패턴과 그 하부의 금속층을 동시에 건식식각을 통해 제거하는 단계와; 상기 제거된 금속층 사이로 노출된 불순물 비정질 실리콘층을 제거하여, 상기 게이트 전극에 대응하여 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 상기 게이트 배선과는 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 소스 및 드레인 전극의 하부에는 적층된 액티브층과 오믹 콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 형성되고, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 제 3 마스크 공정 단계와; 상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 위치하는 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함한다.An array substrate for a liquid crystal display device according to the present invention for achieving the above object comprises the steps of preparing a substrate; A first mask process step of forming a gate electrode and a gate wiring on the substrate; Stacking a gate insulating film, a pure amorphous silicon layer, an impurity amorphous silicon layer, a metal layer, and a photosensitive layer on an entire surface of the substrate on which the gate electrode and the gate wiring are formed; Placing a second mask on the spaced upper portion of the photosensitive layer, exposing and developing the photosensitive layer to form a stepped photosensitive pattern corresponding to a direction perpendicular to the gate electrode and the gate wiring; Removing the metal layer exposed to the periphery of the stepped photosensitive pattern, an impurity amorphous silicon layer below it, and a pure amorphous silicon layer; Removing the photosensitive pattern of the lower portion of the photosensitive pattern and the metal layer below the same by dry etching; Removing the impurity amorphous silicon layer exposed between the removed metal layers, and defining a pixel region connected to the source electrode and the drain electrode spaced apart from the gate electrode, and connected to the source electrode and perpendicularly crossing the gate wiring; Forming a data line and a stacked active layer and an ohmic contact layer under the source and drain electrodes; A third mask process step of forming a passivation layer formed on an entire surface of the substrate on which the source and drain electrodes are formed and exposing a portion of the drain electrode; And a fourth mask process step of forming a pixel electrode positioned in the pixel region in contact with the exposed drain electrode.
본 발명의 다른 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판을 준비하는 단계와; 기판 상에 게이트 전극과 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 전극 및 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층과, 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 제 2 마스크를 위치시키고 상기 감광층을 노광하고 현상하여, 상기 게이트 전극 및 상기 게이트 배선에 수직한 방향에 대응하여 단차진 감광패턴을 형성하는 단계와; 상기 단차진 감광패턴의 주변으로 노출된 상기 금속층과, 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제거하는 단계와; 상기 감광패턴 중 낮은 부분의 감광패턴과 그 하부의 금속층을 동시에 건식식각을 통해 제거하는 단계와; 상기 제거된 금속층 사이로 노출된 불순물 비정질 실리콘층을 제거하여, 상기 게이트 전극에 대응하여 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 상기 게이트 배선과는 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 소스 및 드레인 전극의 하부에는 적층된 액티브층과 오믹 콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 형성되고 상기 드레인 전극의 일부를 노출하는 보호막과, 상기 드레인 전극과 접촉하면서 상기 화소 영역에 위치하는 화소전극을 형성하는 제 3 마스크 공정 단계를 포함한다.According to another aspect of the present invention, a method of manufacturing an array substrate for a liquid crystal display device includes preparing a substrate; A first mask process step of forming a gate electrode and a gate wiring on the substrate; Stacking a gate insulating film, a pure amorphous silicon layer, an impurity amorphous silicon layer, a metal layer, and a photosensitive layer on an entire surface of the substrate on which the gate electrode and the gate wiring are formed; Placing a second mask on the spaced upper portion of the photosensitive layer and exposing and developing the photosensitive layer to form a stepped photosensitive pattern corresponding to a direction perpendicular to the gate electrode and the gate wiring; Removing the metal layer exposed to the periphery of the stepped photosensitive pattern, an impurity amorphous silicon layer and a pure amorphous silicon layer thereunder; Removing the photosensitive pattern of the lower portion of the photosensitive pattern and the metal layer below the same by dry etching; Removing the impurity amorphous silicon layer exposed between the removed metal layers, and defining a pixel region connected to the source electrode and the drain electrode spaced apart from the gate electrode, and connected to the source electrode and perpendicularly crossing the gate wiring; Forming a data line and a stacked active layer and an ohmic contact layer under the source and drain electrodes; And forming a passivation layer formed over the substrate on which the source and drain electrodes are formed and exposing a portion of the drain electrode, and forming a pixel electrode in contact with the drain electrode and positioned in the pixel region.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
-- 제 1 실시예 --First Embodiment
본 발명의 제 1 실시예는 4 마스크 공정으로 어레이기판을 제작함에 있어서, 제 2 마스크 공정에서 행해지는 연속적인 두 단계의 건식식각 공정을 하나의 공정으로 줄이는 것을 목적으로 한다.The first embodiment of the present invention aims to reduce the continuous two-step dry etching process performed in the second mask process into one process in fabricating the array substrate in a four mask process.
이하, 공정 도면을 참조하여 본 발명에 따른 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to the present invention will be described with reference to the process drawings.
도 7은 제 1 마스크 공정을 나타낸 공정 단면도이다.7 is a cross-sectional view illustrating the first mask process.
도시한 바와 같이, 기판(100)을 스위칭 영역(S)을 포함하는 화소 영역(P)과, 스토리지 영역(ST)으로 정의한다.As illustrated, the
상기 다수의 영역(S,P,ST)이 정의된 기판(100)상에 알루미늄(Al), 알루미늄합금(AlNd)등을 포함하는 금속물질을 증착하고 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(104)과, 상기 스토리지 영역(ST)을 포함한 화소 영역(P)의 일 측에 게이트 배선(102)을 형성한다.A metal material including aluminum (Al), aluminum alloy (AlNd), or the like is deposited and patterned on the
상기 게이트 전극(104)과 게이트 배선(102)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 게이트 절연막(106)을 형성한다.One or more materials selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) are deposited on the entire surface of the
연속하여, 상기 게이트 절연막(106)의 상부에 순수 비정질 실리콘층(108)과 불순물이 포함된 비정질 실리콘층(110)을 적층한다.Subsequently, a pure
다음으로, 상기 불순물 비정질 실리콘층(110)의 상부에 몰리브덴(Mo)을 증착 하여 금속층(112)을 형성한다.Next, molybdenum (Mo) is deposited on the impurity
이하, 도 8a 내지 도 8g는 제 2 마스크 공정을 나타낸 공정 단면도이다.8A to 8G are cross-sectional views illustrating a second mask process.
도 8a에 도시한 바와 같이, 상기 금속층(112)이 형성된 기판(100)의 전면에 포토레지스트(photo-resist)를 도포하여 감광층(116)을 형성한다.As shown in FIG. 8A, a photoresist is applied to the entire surface of the
상기 감광층(116)이 형성된 기판(100)의 이격된 상부에 투과부(A1)와 반사부(A2)와 반투과부(A3)로 구성된 마스크(M)를 위치시킨다.The mask M including the transmissive part A1, the reflecting part A2, and the transflective part A3 is positioned on the spaced upper portion of the
이때, 상기 감광층(116)이 포지티브(positive) 특성을 가진다고 가정할 경우, 상기 반사부(A2)에 대응하는 감광층(116)은 빛으로부터 차단되었기 때문에 노광되지 않은 상태가 되고, 상기 투과부(A1)에 대응하는 부분은 상기 빛으로부터 완전 노광되고 상기 반투과부(A3)에 대응하는 부분은 빛의 세기가 약하므로 약하게 노광되는 특성이 있다.In this case, when the
이때, 상기 스위칭 영역(S)에 대응하여 반투과부(A3)와 이를 중심으로 일측과 타측에 반사부(A2)가 위치하도록 하고, 상기 스토리지 영역(ST)에 대응하는 게이트 배선(102)의 일부 상부에 반사부(A2)가 위치하도록 한다.At this time, the transflective portion A3 and the reflecting portion A2 are positioned at one side and the other side with respect to the switching region S, and a part of the
상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(46)을 노광하고 현상하는 공정을 진행한다.The process of exposing and developing the lower
도 8b에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 높이가 서로 다른 제 1 감광패턴(118a)과, 상기 스토리지 영역(ST)에 대응하여 제 2 감광패턴(118b)이 형성된다.As shown in FIG. 8B, a first
이때, 상기 제 1 감광패턴(118a)은 상기 스위칭 영역(S) 및 상기 게이트 배 선(102)과 수직한 방향에 대응하여 형성된다.In this case, the first
도 8c에 도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(118a,118b)의 주변으로 노출된 금속층(112)은 습식식각 공정(wet etch process)을 통해 제거한다.As shown in FIG. 8C, the
도 8d에 도시한 바와 같이, 상기 습식식각(wet etch)된 금속층의 하부로 노출된 불순물 비정질 실리콘층(110)과 순수 비정질 실리콘층(108)을 건식식각(dry etch)을 통해 제거한다.As shown in FIG. 8D, the impurity
도 8e는 상기 감광패턴 및 금속층을 동시에 건식식각하는 공정을 나타낸 도면이다. 8E is a diagram illustrating a process of dry etching the photosensitive pattern and the metal layer simultaneously.
즉, 상기 제 1 감광패턴(118a)의 낮은 부분을 완전히 제거하면서, 그 하부의 금속층(112) 또한 동시에 제거하는 공정이다.That is, while removing the lower portion of the first
상기 감광패턴(118a, 118b)과 금속층(112)을 동시에 패턴하기 위해서는, SF6 가스와 O2가스의 혼합가스를 식각가스로 사용하되, SF6 가스와 O2가스의 비를 1:2 ~ 1:10 의 비율로 혼합하는 것을 특징으로 한다.In order to pattern the photosensitive pattern (118a, 118b) and a
전술한 혼합가스의 비율은 감광패턴(118a,118b)과 상기 금속층(112)과 게이트 절연막(106)을 식각하지만, 상기 불순물 비정질 실리콘층(110)과 순수 비정질 실리콘층(108)은 식각되지 않는 특성을 가진다.The ratio of the above-described mixed gas etches the
즉, 건식식각 공정이 진행되면서 상기 불순물 비정질 실리콘층(110)이 나타나게 되면 그 부분에서 식각이 멈추게 된다.That is, if the impurity
따라서, 한 가지 가스만을 이용하여 감광패턴(118a,118b)과 금속층(112)을 동시에 식각할 수 있기 때문에 건식식각 공정이 단순해지는 장점이 있다.Therefore, since the
또한, 상기 건식식각 공정은 상기 비정질 실리콘층(110)에서 식각이 멈추기 때문에, 상기 감광패턴(118a)의 표면형상(morphology)이 상기 비정질 실리콘층(110)의 표면에 전사되는 것을 방지할 수 있다. In addition, since the etching is stopped in the
도 8f에 도시한 바와 같이, 감광패턴(118a,118b)사이로 노출된 불순물 비정질 실리콘층(110)을 건식식각을 통해 제거하여, 하부의 순수 비정질 실리콘층(108)을 노출하는 공정을 진행한다.As shown in FIG. 8F, the impurity
연속하여, 상기 감광패턴(118a,118b)을 제거하는 공정을 진행한다.Subsequently, a process of removing the
이와 같이 하면, 도 8g에 도시한 바와 같이, 상기 게이트 전극(104)의 상부에 대응하여 이격된 소스 전극(150)과 드레인 전극(152)이 형성되고, 상기 소스 전극(150)과 연결되는 데이터 배선(미도시)이 형성되고, 상기 스토리지 영역(ST)에 대응하는 게이트 배선(102)의 일부 상부에는 섬형상의 금속패턴(156)이 형성된다.In this case, as shown in FIG. 8G, the
이때, 상기 소스 및 드레인 전극(150,152)의 하부에 적층된 순수 비정질 실리콘층과 불순물 비정질 실리콘층은 제 1 반도체 패턴(158)이라 하면, 상기 데이터 배선(미도시)의 하부에는 상기 제 1 반도체 패턴(158)에서 연장된 제 2 반도체 패턴(미도시)이 위치하고, 상기 금속패턴(156)의 하부에는 제 3 반도체 패턴(162)이 위치하게 된다.In this case, when the pure amorphous silicon layer and the impurity amorphous silicon layer stacked under the source and drain
상기 제 1 반도체 패턴(158)의 순수 비정질 실리콘층을 액티브층(active layer, 158a)이라 칭하고, 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer,158b)이라 칭한다.
The pure amorphous silicon layer of the
전술한 공정에서, 상기 스토리지 영역(ST)은 게이트 배선(102)을 제 1 전극으로 하고, 그 상부의 금속패턴(156)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 형성된다.In the above-described process, the storage region ST is formed with a storage capacitor C ST having the
이상과 같이, 8a 내지 도 8g를 통해 제 2 마스크 공정을 완료할 수 있다.As described above, the second mask process may be completed through 8a to 8g.
도 9는 제 3 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 소스 및 드레인 전극(150,152)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하거나, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 도포하여 보호막(166)을 형성한다.FIG. 9 illustrates an inorganic layer including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on an entire surface of the
연속하여, 상기 보호막(166)을 제 3 마스크 공정으로 패턴하여, 상기 드레인 전극(152)을 노출하는 드레인 콘택홀(168)과, 상기 금속패턴(156)을 노출하는 스토리지 콘택홀(170)을 형성한다.Subsequently, the
도 10에 도시한 바와 같이, 상기 보호막(166)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 산화물그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(152)과 상기 금속패턴(156)에 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(172)을 형성한다.As shown in FIG. 10, one selected from the group of transparent conductive metal oxides including indium tin oxide (ITO) and indium zinc oxide (IZO) on the entire surface of the
전술한 바와 같은 4 마스크 공정을 통해 본 발명의 제 1 실시예에 따른 액정 표시장치용 어레이기판을 제작 할 수 있다.An array substrate for a liquid crystal display device according to a first embodiment of the present invention can be manufactured through the four mask process as described above.
이하, 본 발명의 제 2 실시예를 설명한다.Hereinafter, a second embodiment of the present invention will be described.
-- 제 2 실시예 --Second Embodiment
본 발명의 제 2 실시예는 3 마스크 공정으로 어레이기판을 제작함에 있어서, 제 2 마스크 공정에서 행해지는 연속적인 두 단계의 건식식각 공정을 하나의 공정으로 줄이는 것을 특징으로 한다.The second embodiment of the present invention is characterized by reducing the continuous two-step dry etching process performed in the second mask process to one process in fabricating the array substrate in the three mask process.
도 11은 제 1 마스크 공정을 나타낸 공정 단면도이다.11 is a process sectional view showing the first mask process.
도시한 바와 같이, 기판(200)을 스위칭 영역(S)을 포함하는 화소 영역(P)과, 스토리지 영역(ST)으로 정의한다.As illustrated, the
상기 다수의 영역(S,P,ST)이 정의된 기판(200)상에 알루미늄(Al), 알루미늄합금(AlNd)등을 포함하는 금속물질을 증착하고 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(204)과, 상기 스토리지 영역(ST)을 포함한 화소 영역(P)의 일 측에 게이트 배선(202)을 형성한다.A metal material including aluminum (Al), aluminum alloy (AlNd), or the like is deposited and patterned on the
상기 게이트 전극(204)과 게이트 배선(202)이 형성된 기판(200)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 게이트 절연막(206)을 형성한다.One or more materials selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) are deposited on the entire surface of the
이하, 도 12a 내지 도 12g는 제 2 마스크 공정을 나타낸 공정 단면도이다.12A to 12G are cross sectional views illustrating a second mask process.
도 12a에 도시한 바와 같이, 상기 게이트 절연막(206)의 상부에 순수 비정질 실리콘층(208)과 불순물이 포함된 비정질 실리콘층(210)을 적층한다.
As shown in FIG. 12A, a pure
다음으로, 상기 불순물 비정질 실리콘층(210)의 상부에 몰리브덴(Mo)을 증착하여 금속층(212)을 형성한다. Next, molybdenum (Mo) is deposited on the impurity
상기 금속층(212)이 형성된 기판(200)의 전면에 포토레지스트(photo-resist)를 도포하여 감광층(216)을 형성한다.A photoresist is applied on the entire surface of the
상기 감광층(216)이 형성된 기판(200)의 이격된 상부에 투과부(A1)와 반사부(A2)와 반투과부(A3)로 구성된 마스크(M)를 위치시킨다.The mask M including the transmissive part A1, the reflecting part A2, and the transflective part A3 is positioned on the spaced upper portion of the
이때, 상기 감광층(216)이 포지티브(positive) 특성을 가진다고 가정할 경우, 상기 반사부(A2)에 대응하는 감광층(216)은 빛으로부터 차단되었기 때문에 노광되지 않은 상태가 되고, 상기 투과부(A1)에 대응하는 부분은 상기 빛으로부터 완전 노광되고 상기 반투과부(A3)에 대응하는 부분은 빛의 세기가 약하므로 약하게 노광되는 특성이 있다.In this case, when the
이때, 상기 스위칭 영역(S)에 대응하여 반투과부(A3)와 이를 중심으로 일측과 타측에 반사부(A2)가 위치하도록 하고, 상기 스토리지 영역(ST)에 대응하는 게이트 배선(202)의 일부 상부에 반사부(A2)가 위치하도록 한다.In this case, the transflective portion A3 and the reflecting portion A2 are positioned at one side and the other side with respect to the switching region S, and a part of the
상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(216)을 노광하고 현상하는 공정을 진행한다.The process of exposing and developing the lower
도 12b에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 높이가 서로 다른 제 1 감광패턴(218a)과, 상기 스토리지 영역(ST)에 대응하여 제 2 감광패턴(218b)이 형성된다.As shown in FIG. 12B, a first
이때, 상기 제 1 감광패턴(218a)은 상기 스위칭 영역 및 상기 게이트 배선(S,202)과 수직한 방향에 대응하여 형성된다.In this case, the first
도 12c에 도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(218a,218b)의 주변으로 노출된 금속층(212)은 습식식각 공정(wet etch process)을 통해 제거한다.As shown in FIG. 12C, the
도 12d에 도시한 바와 같이, 상기 습식식각(wet etch)된 금속층의 하부로 노출된 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 건식식각(dry etch)을 통해 제거한다.As shown in FIG. 12D, the impurity amorphous silicon layer and the pure amorphous silicon layer exposed to the lower portion of the wet etched metal layer are removed by dry etching.
도 12e는 상기 감광패턴 및 금속층(218a,218b,212)을 동시에 건식식각하는 공정을 나타낸 도면이다.FIG. 12E illustrates a process of dry etching the photosensitive pattern and the
즉, 단차진 제 1 감광패턴(218a)의 낮은 부분은 완전히 제거함과 동시에 그 하부의 금속층(212)을 제거하는 공정을 나타낸 도면이다.In other words, the lower portion of the stepped first
상기 감광패턴(218a, 218b)과 금속층을 동시에 패턴하기 위해서는, SF6 가스와 O2가스의 혼합가스를 식각가스로 사용하되, SF6 가스와 O2가스의 비를 1:2 ~ 1:10 의 비율로 혼합하는 것을 특징으로 한다.In order to pattern the photosensitive pattern (218a, 218b) and a metal layer at the same time, but using SF 6 gas as an etching gas and O 2 gas in the mixed gas, SF 6 gas and O 2 gas ratio of 1: 2 to 1:10 It is characterized by mixing at a ratio of.
전술한 혼합가스의 비율은 감광패턴(218a,218b)과 상기 금속층(212)과 게이트 절연막(206)을 식각하지만, 상기 불순물 비정질 실리콘층(210)과 순수 비정질 실리콘층(208)은 식각되지 않는 특성을 가진다.The ratio of the above-described mixed gas etches the
즉, 건식식각 공정이 진행되면서 상기 불순물 비정질 실리콘층(210)이 나타나게 되면 그 부분에서 식각이 멈추게 된다.In other words, when the impurity
따라서, 한 가지 가스만을 이용하여 감광패턴(218a,218b)과 금속층(212)을 동시에 식각할 수 있기 때문에 건식식각 공정이 단순해지는 장점이 있다.Accordingly, since the
또한, 상기 건식식각 공정은 상기 비정질 실리콘층(210)에서 식각이 멈추기 때문에, 상기 감광패턴(218a,218b)의 표면형상의 상기 비정질 실리콘층(210)의 표면에 전사되는 것을 방지할 수 있다. In addition, since the etching is stopped in the
도 12f에 도시한 바와 같이, 감광패턴(218a,218b) 사이로 노출된 불순물 비정질 실리콘층(210)을 건식식각을 통해 제거하여, 하부의 순수 비정질 실리콘층(208)을 노출하는 공정을 진행한다.As shown in FIG. 12F, the impurity
연속하여, 상기 감광패턴을 제거하는 공정을 진행한다.Subsequently, a process of removing the photosensitive pattern is performed.
이와 같이 하면, 도 12g에 도시한 바와 같이, 상기 게이트 전극(204)의 상부에 대응하여 이격된 소스 전극(250)과 드레인 전극(252)이 형성되고, 상기 소스 전극(250)과 연결되는 데이터 배선(미도시)이 형성되고, 상기 스토리지 영역(ST)에 대응하는 게이트 배선(202)의 일부 상부에는 섬형상의 금속패턴(256)이 형성된다.In this case, as illustrated in FIG. 12G, the
이때, 상기 소스 및 드레인 전극(250,252)의 하부에 적층된 순수 비정질 실리콘층과 불순물 비정질 실리콘층은 제 1 반도체 패턴(258)이라 하면, 상기 데이터 배선(미도시)의 하부에는 상기 제 1 반도체 패턴(258)에서 연장된 제 2 반도체 패턴(미도시)이 위치하고, 상기 금속패턴(256)의 하부에는 제 3 반도체 패턴(262)이 위치하게 된다.In this case, when the pure amorphous silicon layer and the impurity amorphous silicon layer stacked below the source and drain
상기 제 1 반도체 패턴(258)의 순수 비정질 실리콘층을 액티브층(active layer, 158a)이라 칭하고, 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer,158b)이라 칭한다.
The pure amorphous silicon layer of the
전술한 공정에서, 상기 스토리지 영역(ST)은 게이트 배선(202)을 제 1 전극으로 하고, 그 상부의 금속패턴(256)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 형성된다.In the above-described process, the storage region ST is formed with the storage capacitor C ST having the
이하, 도 13a 내지 도 13d는 제 3 마스크 공정을 나타낸 공정 단면도이다.13A to 13D are cross sectional views illustrating a third mask process.
도 13a에 도시한 바와 같이, 상기 소스 및 드레인 전극(250,252)등이 형성된 기판(200)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 보호막(264)을 형성한다.As shown in FIG. 13A, one selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) is formed on the entire surface of the
연속하여, 상기 보호막(264)의 상부에 포토레지스트 패턴을 형성한 후 제 3 마스크 공정으로 패턴하여, 감광패턴(266)을 형성한다.Subsequently, a photoresist pattern is formed on the
상기 감광패턴(266)은 상기 스위칭 영역(S)의 일부와 상기 스토리지 영역(ST)의 일부와 상기 화소 영역(P)에 대응하는 보호막(264)을 노출하면서 형성된다.The
도 13b에 도시한 바와 같이, 감광 패턴(266)사이로 노출된 보호막(264)과 그 하부의 게이트 절연막(206)을 식각하는 공정을 진행한다.As shown in FIG. 13B, a process of etching the
이때, 상기 드레인 전극(252)의 일부와, 상기 금속패턴(스토리지 제 2 전극, 234)의 일부가 노출된다.In this case, a part of the
연속하여, 도 13c에 도시한 바와 같이, 상기 감광 패턴(266)이 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속을 증착하여, 상기 노출된 드레인 전극(252)과 금속 패턴(256) 과 접촉하면서 상기 화소영역(P)에 위치하는 화소전극(270)을 형성한다.Subsequently, as shown in FIG. 13C, a transparent conductive metal including indium tin oxide (ITO) and indium zinc oxide (IZO) is formed on the entire surface of the
이때, 상기 감광패턴(266)의 측면은 역 테이퍼 지게 형성되기 때문에, 상기 투명전극은 기판(200)의 전면에 증착됨에도 불구하고, 감광 패턴(266)의 역테이퍼에 의해 끊어져, 화소 영역(P)마다 각각 독립적인 패턴으로 형성될 수 있다.In this case, since the side surface of the
따라서, 전술한 바와 같이 감광성 유기막인 보호막을 마스크로 이용하면 3 마스크 공정으로 액정표시장치용 어레이기판을 제작하는 것이 가능하다.
Therefore, as described above, by using the protective film as the photosensitive organic film as a mask, it is possible to produce an array substrate for a liquid crystal display device in a three mask process.
따라서, 본 발명에 3 마스크 공정 및 4 마스크 공정에 따른 어레이기판 제조방법은, 제 2 마스크 공정에서 별도의 식각가스를 통해 진행되는 두 번의 건식식각 단계를 하나로 줄일 수 있으므로 공정을 단순화 할 수 있어 공정시간을 단축할 수 있는 효과가 있다.Therefore, the array substrate manufacturing method according to the 3 mask process and the 4 mask process according to the present invention can reduce the two dry etching steps performed through separate etching gases in the second mask process to one, thereby simplifying the process. This can shorten the time.
따라서, 양산성을 향상하여 생산수율을 개선할 수 있는 효과가 있다.Therefore, there is an effect that can improve the production yield by improving the mass production.
또한, 감광패턴과 금속층을 동시에 식각하는 공정 동안 하부의 비정질 실리콘층이 식각되지 않기 때문에, 상기 감광패턴의 표면형상의 상기 비정질 실리콘층에 그대로 전사되지 않기 때문에 소자의 안정화를 이룰 수 있는 효과가 있다.In addition, since the lower amorphous silicon layer is not etched during the process of simultaneously etching the photosensitive pattern and the metal layer, there is an effect of stabilizing the device because it is not transferred directly to the amorphous silicon layer of the surface shape of the photosensitive pattern. .
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