KR101035590B1 - Gamma correction circuit 0f display chip - Google Patents

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Abstract

본 발명은 LDI의 감마 보정 회로에서 RGB 각각에 대한 디코더가 분리되어 있음에 따른 칩 사이즈 증가 문제를 해결할 수 있는 디스플레이 칩의 감마 보정 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 감마 보정을 위한 2N*M 개(N,M은 자연수)의 참조 데이타를 갖는 감마 테이블; 외부로부터 각 N비트의 RGB 데이타를 입력받는 입력 레지스터; 상기 입력 레지스터를 통해 제공되는 각 N비트의 RGB 입력 데이타를 선택적으로 입력받고, 상기 감마 테이블을 참조하여 M비트의 디코딩된 RGB 데이타를 출력하는 디코더; 상기 디코더로부터 출력되는 M비트의 디코딩된 RGB 데이타를 RGB 각각에 대해 선택적으로 출력하는 래치부; 및 상기 래치부로 부터 RGB 각각에 대해 감마 보정 데이타를 입력받아 로드 신호에 응답하여 감마 보정된 데이타를 한꺼번에 출력하는 RGB 싱크로나이저를 포함하는 감마 보정 회로를 제공한다.
The present invention is to provide a gamma correction circuit of a display chip that can solve the problem of increasing the chip size due to the separate decoder for each of the RGB in the gamma correction circuit of the LDI, the present invention for gamma correction A gamma table with 2 N * M pieces (N, M being a natural number) reference data; An input register for receiving RGB data of each N bits from the outside; A decoder for selectively receiving each N-bit RGB input data provided through the input register and outputting M-bit decoded RGB data with reference to the gamma table; A latch unit for selectively outputting M-bit decoded RGB data output from the decoder for each of RGB; And an RGB synchronizer which receives gamma correction data for each RGB from the latch unit and outputs the gamma corrected data at once in response to a load signal.

디스플레이 구동 칩, LDI, 감마 보정 회로, 멀티플렉서, 딜레인 체인, 감마 보정 인에이블 신호.Display driver chip, LDI, gamma correction circuit, multiplexer, delay chain, gamma correction enable signal.

Description

디스플레이 칩의 감마 보정 회로{GAMMA CORRECTION CIRCUIT 0F DISPLAY CHIP} Gamma Correction Circuit for Display Chips {GAMMA CORRECTION CIRCUIT 0F DISPLAY CHIP}             

도 1은 종래기술에 따른 감마 보정 회로를 도시한 도면.1 is a diagram illustrating a gamma correction circuit according to the prior art.

도 2는 본 발명의 일실시예에 따른 감마 보정 회로를 도시한 도면.
2 illustrates a gamma correction circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 감마 테이블 21 : 디코더20: Gamma Table 21: Decoder

22 : RGB 싱크로나이저 23 : 선택부22: RGB synchronizer 23: Selection part

24 : 입력 레지스터 25 : 래치부24: input register 25: latch

26 : 딜레인 체인부 231 : 멀티플렉서26: delay chain portion 231: multiplexer

232 : 버스 홀더
232: Bus Holder

본 발명은 LCD(Liquid Crystal Display) 패널(Panel)을 구동하는 LCD 구동 IC 즉, LDI에 관한 것으로, 특히 LDI에 적용되는 시분할 방식의 감마 보정 회로(Gamma correction circuit)에 관한 것이다.The present invention relates to an LCD driving IC for driving a liquid crystal display (LCD) panel, that is, an LDI, and more particularly, to a gamma correction circuit of a time division method applied to an LDI.

LDI에서 감마 보정 회로는 N비트의 RGB 입력 데이타를 M비트의 RGB 데이타로 변환시키는 일종의 디코더 회로이다.The gamma correction circuit in LDI is a kind of decoder circuit for converting N-bit RGB input data into M-bit RGB data.

도 1은 종래기술에 따른 감마 보정 회로를 도시한 도면이다.1 is a diagram illustrating a gamma correction circuit according to the related art.

도 1을 참조하면, 감마 보정 회로는 외부로부터 각 N비트의 RGB 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 입력받는 입력 레지스터(12)와, 감마 보정을 위한 2N*M 개의 참조 데이타를 갖는 감마 테이블(10)과, 입력 레지스터(12)를 통해 제공되는 각 N비트의 RGB 입력 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 입력받고 감마 테이블(10)을 참조하여 각 M비트의 디코딩된 RGB 데이타 즉, 감마 보정 데이타(R[M-1:0], G[M-1:0], B[M-1:0])를 출력하는 디코더(11a ∼ 11c)와, RGB 각각에 대해 감마 보정된 데이타를 입력받아 로드 신호(LOAD)에 응답하여 감마 보정된 데이타를 한꺼번에 출력하는 RGB 싱크로나이저(13, Synchronizer)를 구비하여 구성된다.Referring to FIG. 1, the gamma correction circuit receives an input of RGB data (R [N-1: 0], G [N-1: 0], and B [N-1: 0]) of N bits from the outside. A register 12, a gamma table 10 having 2 N * M reference data for gamma correction, and RGB input data of each N bits provided through the input register 12 (R [N-1: 0) ], G [N-1: 0], B [N-1: 0]), and with reference to the gamma table 10, decoded RGB data of each M bit, i.e., gamma correction data R [M-1 Decoder 11a-11c which outputs: 0], G [M-1: 0], and B [M-1: 0]), and gamma-corrected data for each of RGB are input to the load signal LOAD. And an RGB synchronizer 13 which outputs gamma corrected data at once.

한편, 입력 레지스터(12)는 감마 보정 인에이블 신호(GE)의 제어를 받는 바, 감마 보정 인에이블 신호(GE)가 인가됨에 따라 각 N비트의 RGB 입력 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 디코더(11a ∼ 11c)에 출력함으로써, 디코딩 동작에 의해 RGB 감마 보정이 이루어진다.Meanwhile, the input register 12 is controlled by the gamma correction enable signal GE. As the gamma correction enable signal GE is applied, RGB input data R [N-1: 0] of each N bit is applied. , G [N-1: 0] and B [N-1: 0]) are output to the decoders 11a to 11c, whereby RGB gamma correction is performed by the decoding operation.

상기한 바와 같은 감마 보정 회로는 N비트의 RGB 입력 데이타의 각각에 대한 디코더가 존재하며, 감마 보정 인에이블 신호를 받아 RGB 각각에 대한 감마 보정을 병렬 처리한다. The gamma correction circuit as described above has a decoder for each of the N-bit RGB input data, and receives a gamma correction enable signal to perform parallel processing of gamma correction for each of RGB.

이 경우, RGB 입력 데이타 각각에 대해 감마 보정 디코더 회로가 존재하기 때문에 칩 사이즈를 증가시키게 된다.
In this case, since there is a gamma correction decoder circuit for each of the RGB input data, the chip size is increased.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, LDI의 감마 보정 회로에서 RGB 각각에 대한 디코더가 분리되어 있음에 따른 칩 사이즈 증가 문제를 해결할 수 있는 디스플레이 칩의 감마 보정 회로를 제공하는데 그 목적이 있다.
The present invention proposed to solve the problems of the prior art as described above, provides a gamma correction circuit of a display chip that can solve the problem of chip size increase due to the separate decoder for each of the RGB in the gamma correction circuit of the LDI Its purpose is to.

상기와 같은 문제점을 해결하기 위해 본 발명은, 감마 보정을 위한 2N*M 개(N,M은 자연수)의 참조 데이타를 갖는 감마 테이블; 외부로부터 각 N비트의 RGB 데이타를 입력받는 입력 레지스터; 상기 입력 레지스터를 통해 제공되는 각 N비트의 RGB 입력 데이타를 선택적으로 입력받고, 상기 감마 테이블을 참조하여 M비트의 디코딩된 RGB 데이타를 출력하는 디코더; 상기 디코더로부터 출력되는 M비트의 디코딩된 RGB 데이타를 RGB 각각에 대해 선택적으로 출력하는 래치부; 및 상기 래치부로 부터 RGB 각각에 대해 감마 보정 데이타를 입력받아 로드 신호에 응답하여 감마 보정된 데이타를 한꺼번에 출력하는 RGB 싱크로나이저를 포함하는 감마 보정 회로를 제공한다.
In order to solve the above problems, the present invention provides a gamma table having 2 N * M reference data (N, M is a natural number) for gamma correction; An input register for receiving RGB data of each N bits from the outside; A decoder for selectively receiving each N-bit RGB input data provided through the input register and outputting M-bit decoded RGB data with reference to the gamma table; A latch unit for selectively outputting M-bit decoded RGB data output from the decoder for each of RGB; And an RGB synchronizer which receives gamma correction data for each RGB from the latch unit and outputs the gamma corrected data at once in response to a load signal.

본 발명에서 제안하는 감마 보정 회로는 감마 보정 인에이블 신호를 받아 해당 인에이블 신호를 딜레이시킨 신호를 이용하여 N비트 RGB 입력 데이타를 순차적으로 하나의 디코더를 통과시켜 감마 보정을 실시한다. The gamma correction circuit proposed in the present invention receives a gamma correction enable signal and performs gamma correction by sequentially passing N-bit RGB input data through a decoder using a signal obtained by delaying the enable signal.

따라서, RGB 데이타에 대한 디코더 회로가 각각 필요한 종래의 회로에 비해 하마의 디코더 만을 필요하게 되므로, 감마 보정 회로의 크기를 종래에 비해 대략 1/3정도로 줄일 수 있는 장점이 있다.
Therefore, since only the decoder of the hippo is needed compared to the conventional circuit which requires the decoder circuit for RGB data, respectively, there is an advantage that the size of the gamma correction circuit can be reduced to about 1/3 compared with the conventional.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.

도 2는 본 발명의 일실시예에 따른 감마 보정 회로를 도시한 도면이다.2 illustrates a gamma correction circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 감마 보정 회로는 감마 보정을 위한 2N*M 개의 참조 데이타를 갖는 감마 테이블(20)과, 외부로부터 각 N비트의 RGB 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 입력받는 입력 레지스터(12)와, 입력 레지스터(12)를 통해 제공되는 각 N비트의 RGB 입력 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 선택적으로 입력받고 감마 테이블(10)을 참조하여 M비트의 디코딩된 RGB 데이타를 출력 하는 디코더(21)와, 디코더(21)로부터 출력되는 M비트의 디코딩된 RGB 데이타를 RGB 각각에 대해 선택적으로 출력하는 래치부(25)와, 래치부(25)로 부터 RGB 각각에 대해 감마 보정 데이타(R[M-1:0], G[M-1:0], B[M-1:0])를 입력받아 로드 신호(LOAD)에 응답하여 감마 보정된 데이타를 한꺼번에 출력하는 RGB 싱크로나이저(22)와, 감마 보정 인에이블 신호를 지연시킨 복수의 지연된 감마 보정 인에이블 신호(Sa ∼ Sf)를 출력하는 딜레이 체인부(26)와, 입력 레지스터(24)로부터 제공되는 각 N비트의 RGB 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 지연된 감마 보정 인에이블 신호(Sa, Sb, Sc)에 따라 RGB 각각에 대해 선택적으로 출력하여 디코더(21)에 제공하기 위한 선택부(23)를 구비하여 구성된다.Referring to Fig. 2, the gamma correction circuit of the present invention comprises a gamma table 20 having 2 N * M reference data for gamma correction, and RGB data (R [N-1: 0] of each N bits from the outside). , An input register 12 that receives G [N-1: 0], B [N-1: 0]), and RGB input data of each N bits provided through the input register 12 (R [N−). 1: 0], G [N-1: 0], B [N-1: 0]) and a decoder 21 for selectively outputting M-bit decoded RGB data with reference to the gamma table 10. And a latch unit 25 for selectively outputting M-bit decoded RGB data output from the decoder 21 for each of RGB, and gamma correction data R [M for each of RGB from the latch unit 25. -1: 0], G [M-1: 0], and B [M-1: 0]) and the RGB synchronizer 22 which outputs gamma-corrected data at once in response to the load signal LOAD. A plurality of delayed gamma correction enables that delay the gamma correction enable signal. Delay chain section 26 for outputting signal Sa to Sf and RGB data R [N-1: 0] and G [N-1: 0] of each N bits provided from input register 24 And a selector 23 for selectively outputting B [N-1: 0]) to each of RGB in accordance with the delayed gamma correction enable signals Sa, Sb, and Sc. It is composed.

래치부(25)는 복수의 각 칼라에 해당하는 레지스터를 구비하며, 각 레지스터는 지연된 감마 보정 인에이블 신호(Sd, Se, Sf)에 응답하여 동작한다.The latch section 25 has a register corresponding to each of a plurality of colors, and each register operates in response to the delayed gamma correction enable signals Sd, Se, and Sf.

선택부(23)는 감마 보정 인에이블 신호(GE)에 응답하여 입력 레지스터(12)로부터 제공되는 각 N비트의 RGB 입력 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 지연된 감마 보정 인에이블 신호(Sa, Sb, Sc)에 따라 선택하는 멀티플렉서(231)와, 멀티플렉서(231)로부터 제공되는 산호를 일시 홀딩하는 버스 홀더(Bus holder,232)로 이루어진다. 입력 레지스터(12)는 감마 보정 인에이블 신호(GE)의 제어를 받는다.The selector 23 performs RGB input data R [N-1: 0] and G [N-1: 0] of each N bits provided from the input register 12 in response to the gamma correction enable signal GE. , A multiplexer 231 for selecting B [N-1: 0]) according to the delayed gamma correction enable signals Sa, Sb, and Sc, and a bus holder Bus for temporarily holding coral provided from the multiplexer 231. holder, 232). The input register 12 is controlled by the gamma correction enable signal GE.

딜레인 체인부(26)은 체인을 이루는 복수의 단위 딜레이의 개수를 필요에 따라 변경할 수 있다. 딜레인 체인부(26)는 인버터 체인으로 구성될 수 있으며, 저항과 캐패시터로 구성될 수 있다.The delay chain unit 26 may change the number of unit delays constituting the chain as needed. The delay chain part 26 may be configured as an inverter chain and may be configured as a resistor and a capacitor.

또한, 쉬프트 레지스터(Shift register) 방식을 이용하거나, 셀프 리셋(Self reset) 회로를 갖는 플립-플롭(Flip-flop) 회로로 변경하여 사용할 수 있으며, 딜레이 체인부(26) 없이 외부에서 입력 단자를 통해 직접 입력할 수 있다.In addition, a shift register method or a flip-flop circuit having a self reset circuit may be used, and an input terminal may be externally connected without a delay chain section 26. You can enter it directly.

즉, 상기한 구성을 갖는 본 발명의 감마 보정 회로는 감마 보정 인에이블 신호(GE)가 인가되면 딜레인 체인부(26)를 통해 출력된 Sa, Sb, Sc를 이용하여 N비트의 RGB 입력 데이타(R[N-1:0], G[N-1:0], B[N-1:0])를 순차적으로 입력 레지스터(24)에 저장하여 디코더(21)의 입력으로 한다. 이 후, 딜레이 체인부(26)를 통과한 Sd, Se, Sf를 이용하여 M비트의 감마 보정 RGB 데이타를 래치하여, 로드 신호(LOAD)가 뜰 때 한꺼번에 출력한다.
That is, in the gamma correction circuit of the present invention having the above-described configuration, when the gamma correction enable signal GE is applied, the N-bit RGB input data (Sa, Sb, Sc) output through the delay chain portion 26 is used. R [N-1: 0], G [N-1: 0], and B [N-1: 0]) are sequentially stored in the input register 24 to be input to the decoder 21. Thereafter, Md gamma correction RGB data is latched using Sd, Se, and Sf that have passed through the delay chain section 26, and output at a time when the load signal LOAD appears.

전술한 바와 같이 이루어지는 본 발명은, 감마 보정 인에이블 신호를 받아 해당 인에이블 신호를 딜레이시킨 신호를 이용하여 N비트 RGB 입력 데이타를 순차적으로 하나의 디코더를 통과시켜 감마 보정을 실시함으로써, RGB 데이타에 대한 디코더 회로가 각각 필요한 종래의 회로에 비해 하마의 디코더 만을 필요하게 되므로, 감마 보정 회로의 크기를 종래에 비해 대략 1/3정도로 줄일 수 있음을 실시예를 통해 알아보았다.
According to the present invention as described above, gamma correction is performed by sequentially passing N-bit RGB input data through a decoder using a signal that receives a gamma correction enable signal and delays the enable signal. Since only the decoder of the hippo is needed compared to the conventional circuit, which requires the respective decoder circuits, the size of the gamma correction circuit has been found to be reduced by about one third compared to the conventional embodiment.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은, RGB 감마 보정 회로의 디코더 수를 줄임으로써, LDI 칩 사이즈를 감소시켜 집적도를 높이는 효과가 있다.The present invention described above has the effect of reducing the LDI chip size and increasing the integration degree by reducing the number of decoders of the RGB gamma correction circuit.

Claims (6)

감마 보정을 위한 2N*M 개(N,M은 자연수)의 참조 데이타를 갖는 감마 테이블;A gamma table with 2 N * M pieces (N, M is a natural number) reference data for gamma correction; 외부로부터 각 N비트의 RGB 데이타를 입력받는 입력 레지스터;An input register for receiving RGB data of each N bits from the outside; 상기 입력 레지스터를 통해 제공되는 각 N비트의 RGB 입력 데이타를 선택적으로 입력받고, 상기 감마 테이블을 참조하여 M비트의 디코딩된 RGB 데이타를 출력하는 디코더;A decoder for selectively receiving each N-bit RGB input data provided through the input register and outputting M-bit decoded RGB data with reference to the gamma table; 상기 디코더로부터 출력되는 M비트의 디코딩된 RGB 데이타를 RGB 각각에 대해 선택적으로 출력하는 래치부; 및A latch unit for selectively outputting M-bit decoded RGB data output from the decoder for each of RGB; And 상기 래치부로 부터 RGB 각각에 대해 감마 보정 데이타를 입력받아 로드 신호에 응답하여 감마 보정된 데이타를 한꺼번에 출력하는 RGB 싱크로나이저RGB synchronizer which receives gamma correction data for each RGB from the latch unit and outputs gamma corrected data at once in response to a load signal 를 포함하는 감마 보정 회로.Gamma correction circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 입력 레지스터는 감마 보정 인에이블 신호의 제어를 받으며, 상기 감마 보정 인에이블 신호를 지연시킨 복수의 지연된 감마 보정 인에이블 신호를 출력하는 딜레이 체인부를 더 포함하는 것을 특징으로 하는 감마 보정 회로.And the input register is further controlled by a gamma correction enable signal, and further comprises a delay chain unit configured to output a plurality of delayed gamma correction enable signals that delay the gamma correction enable signal. 제 2 항에 있어서,The method of claim 2, 상기 입력 레지스터로부터 제공되는 각 N비트의 RGB 데이타를 상기 지연된 감마 보정 인에이블 신호에 따라 RGB 각각에 대해 선택적으로 출력하여 상기 디코더에 제공하기 위한 선택부를 더 포함하는 것을 특징으로 하는 감마 보정 회로.And a selection unit for selectively outputting each of the N bits of RGB data provided from the input register for each of RGB in accordance with the delayed gamma correction enable signal and providing the same to the decoder. 제 2 항에 있어서,The method of claim 2, 상기 딜레이 체인부는, 인버터 체인으로 구성되거나, 저항과 캐패시터로 구성되거나, 쉬프트 레지스터 방식을 이용하거나, 셀프 리셋 회로를 갖는 플립-플롭 회로로 구성된 것을 특징으로 하는 감마 보정 회로.The delay chain part is composed of an inverter chain, a resistor and a capacitor, a shift register method, or a gamma correction circuit, characterized in that configured with a flip-flop circuit having a self reset circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 선택부는 상기 감마 보정 인에이블 신호에 응답하여 상기 입력 레지스터로부터 제공되는 각 N비트의 RGB 입력 데이타를 상기 지연된 감마 보정 인에이블 신호에 따라 선택하는 멀티플렉서와, 상기 멀티플렉서로부터 제공되는 산호를 일시 홀딩하는 버스 홀더를 포함하는 것을 특징으로 하는 감마 보정 회로.The selector is configured to temporarily hold a coral provided from the multiplexer and a multiplexer for selecting each N-bit RGB input data provided from the input register in response to the delayed gamma correction enable signal in response to the gamma correction enable signal. A gamma correction circuit comprising a bus holder. 제 2 항에 있어서,The method of claim 2, 싱기 래치부는 복수의 각 칼라에 해당하는 레지스터를 구비하며, 각 레지스터는 지연된 감마 보정 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 감마 보정 회로.The singer latch section includes registers corresponding to each of a plurality of colors, each register operating in response to a delayed gamma correction enable signal.
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