KR101032892B1 - 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법 - Google Patents

집적회로 설계 검증 장치 및 집적회로 설계 검증 방법 Download PDF

Info

Publication number
KR101032892B1
KR101032892B1 KR1020080111246A KR20080111246A KR101032892B1 KR 101032892 B1 KR101032892 B1 KR 101032892B1 KR 1020080111246 A KR1020080111246 A KR 1020080111246A KR 20080111246 A KR20080111246 A KR 20080111246A KR 101032892 B1 KR101032892 B1 KR 101032892B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
node
input node
state
nodes
Prior art date
Application number
KR1020080111246A
Other languages
English (en)
Other versions
KR20100052291A (ko
Inventor
박햇빛
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080111246A priority Critical patent/KR101032892B1/ko
Priority to US12/431,905 priority patent/US20100121628A1/en
Publication of KR20100052291A publication Critical patent/KR20100052291A/ko
Application granted granted Critical
Publication of KR101032892B1 publication Critical patent/KR101032892B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/303—Contactless testing of integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 설계된 집적회로의 잘못된 포인트(point)를 찾아내는 집적회로 설계 검증 장치 및 그 방법에 관한 것이다. 특히, 본 발명에 따른 집적회로 설계 검증 장치는 검증이 필요한 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 출력 노드에서 입력 노드 방향으로 역추적하는 역추적부; 및 상기 집적회로의 상기 출력 노드의 타겟 상태에 대한 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함으로써, 집적회로에 형성되는 노드의 상태를 정확하게 정의할 수 있으며, 집적회로 설계 검증에 유용하게 사용할 수 있다.

Description

집적회로 설계 검증 장치 및 집적회로 설계 검증 방법{INTEGRATED CIRCUIT VERIFICATION DEVICE AND INTEGRATED CIRCUIT VERIFICATION METHOD}
본 발명은 집적회로 설계 검증 장치에 관한 것으로서, 더욱 상세하게는 설계된 집적회로의 잘못된 포인트(point)를 찾아내는 집적회로 설계 검증 장치 및 그 방법에 관한 것이다.
일반적인 집적회로 설계시 회로의 특성이나 출력 파형을 관찰하고 판단하기 위하여 시뮬레이션(Simulation)이 수행된다. 시뮬레이션을 수행하기 위해서는 각 시뮬레이터(Simulator)에 적합한 포맷(Format)의 해더 파일(Header File)이 존재하며, 회로 설계자는 이러한 해더 파일에 입력 상태를 올바르게 정의(Define)해야 유효한 시뮬레이션 출력 파형을 얻을 수 있다. 여기서, 해더 파일은 시뮬레이션을 수행하기 위해 소자의 성능, 환경조건, 및 회로의 입력 상태 등의 정보를 갖는 파일을 의미한다.
종래의 시뮬레이터는 회로 설계자가 입력 상태를 정의하고, 상기 입력 상태에 따른 출력 파형을 얻는 알고리즘을 수행한다.
하지만, 입력 신호가 많은 회로일수록 입력 상태를 정의하기 위하여 많은 시 간이 소요될 수 있으며, 또한, 회로 설계자의 숙련도나 특성 등에 따라 입력 상태가 다르게 정의될 수 있으므로, 회로 설계자의 숙련도나 특성 등에 따라 동일 회로에서 서로 다른 출력 파형이 발생할 수 있는 문제점이 있다.
아울러, 회로 설계자가 회로를 설계한 이후 출력이 의도대로 나오지 않는 경우, 설계된 회로가 복잡할수록 회로 설계자는 종래의 시뮬레이션을 통해 잘못 설계된 포인트를 쉽게 발견하기 어려운 문제점이 있다.
본 발명은 시뮬레이션을 위한 해더 파일 내에 입력 상태를 쉽고 정확하게 작성할 수 있는 집적회로 설계 검증 장치를 제공한다.
본 발명은 시뮬레이션을 위한 해더 파일 내에 입력 상태를 쉽고 정확하게 작성할 수 있는 집적회로 설계 검증 방법을 제공한다.
본 발명은 집적회로의 잘못 설계된 포인트를 쉽게 찾을 수 있는 집적회로 설계 검증 장치를 제공한다.
본 발명은 집적회로의 잘못 설계된 포인트를 쉽게 찾을 수 있는 집적회로 설계 검증 방법을 제공한다.
본 발명의 일면에 따른 집적회로 설계 검증 장치는, 검증이 필요한 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 출력 노드에서 입력 노드 방향으로 역추적하는 역추적부; 및 상기 집적회로의 상기 출력 노드의 타겟 상태에 대한 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함을 특징으로 한다.
상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행함이 바람직하다.
본 발명의 일면에 따른 집적회로 설계 검증 장치에는 확인부가 더 구비되고, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해줌이 바람직하다.
상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태에 대한 정보는 외부로부터 전달받음이 바람직하다.
본 발명의 다른 일면에 따른 집적회로 설계 검증 장치는, 검증이 필요한 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태 정보를 가지며, 상기 출력 노드로부터 입력 노드 방향으로 역추적을 실행하고, 상기 역추적에 의하여 순차적으로 검출되는 노드들의 상태를 순차적으로 정의하는 회로 분석부; 및 상기 회로 분석부에 의하여 정의된 상기 입력 노드의 상태 값으로 상기 집적회로를 시뮬레이션하여 상기 출력 노드에 대한 출력을 제공하는 시뮬레이터;를 포함함을 특징으로 한다.
상기 회로 분석부는, 상기 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 상기 출력 노드에서 상기 입력 노드 방향으로 역추적하는 역추적부; 및 상기 출력 노드의 타겟 상태 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함이 바람직하다.
상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자 의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행함이 바람직하다.
상기 회로 분석부는 확인부를 더 구비하며, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해줌이 바람직하다.
상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태 정보는 외부로부터 전달받음이 바람직하다.
본 발명의 또 다른 일면에 따른 집적회로 설계 검증 장치는, 검증이 필요한 집적회로에 대한 구조 정보와 상기 집적회로의 입력 노드의 초기 상태 정보를 가지며, 상기 입력 노드의 초기 상태 값으로써 상기 집적회로를 시뮬레이션하여 상기 집적회로에 형성되는 노드들의 상태를 정의하는 시뮬레이터; 상기 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태 정보를 가지며, 상기 출력 노드로부터 입력 노드 방향으로 역추적을 실행하고, 상기 역추적에 의하여 순차적으로 검출되는 노드들의 상태를 순차적으로 정의하는 회로 분석부; 및 상기 회로 분석부에 의해 정의된 노드들의 상태와 상기 시뮬레이터에 의해 정의된 노드들의 상태를 비교하여 그 결과를 출력하는 비교부;를 포함함을 특징으로 한다.
상기 회로 분석부는, 상기 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 상기 출력 노드에서 상기 입력 노드 방향으로 역추적하는 역추적부; 및 상기 출력 노드의 타겟 상태 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함이 바람직하다.
상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행함이 바람직하다.
상기 회로 분석부는 확인부를 더 구비하며, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해줌이 바람직하다.
상기 비교부는 상기 집적회로에 형성되는 하나의 노드를 기준으로 상기 회로 분석부에 의해 정의된 상기 노드의 상태와 상기 시뮬레이터에 의해 정의된 상기 노드의 상태가 서로 일치하지 않을 때 상기 노드의 정보를 출력함이 바람직하다.
상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태 정보는 외부로부터 전달받음이 바람직하다.
본 발명의 일면에 따른 집적회로 설계 검증 방법은, 검증이 필요한 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태를 입력받고, 상기 집적회로의 출력 노드에 연결되는 소자들을 상기 집적회로의 입력 노드 방향으로 역추적하여 상기 출력 노드의 타겟 상태를 만족하도록 상기 역추적된 소자들의 입력 노드 상태를 순차적으로 정의하며, 상기 집적회로의 입력 노드를 추적하여 상기 정의된 소자들의 입력 노드 상태를 만족하도록 상기 집적회로의 입력 노드 상태를 정 의하고, 상기 정의된 집적회로의 입력 노드 상태 값을 출력하는 단계를 포함함을 특징으로 한다.
상기 집적회로에 대한 구조 정보는 상기 집적회로의 입력 노드 리스트, 상기 집적회로의 출력 노드 리스트, 및 상기 집적회로를 구성하는 소자들 간의 연결 정보를 포함함이 바람직하다.
상기 추적된 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는지 확인하고, 포함되지 않은 경우 상기 소자의 입력 노드에 연결되는 다른 소자를 추적 및 확인하는 것이 반복 수행됨으로써, 상기 집적회로의 입력 노드의 추적이 이루어짐이 바람직하다.
본 발명의 다른 일면에 따른 집적회로 설계 검증 방법은, 검증이 필요한 집적회로에 대한 구조 정보, 상기 집적회로를 시뮬레이션한 결과, 및 상기 집적회로의 출력 노드의 타겟 상태를 입력받고, 상기 집적회로의 출력 노드에 연결되는 소자들을 상기 집적회로의 입력 노드 방향으로 역추적하여 상기 출력 노드의 타겟 상태를 만족하도록 상기 역추적된 소자들의 입력 노드 상태를 순차적으로 정의하며, 상기 정의된 소자들의 입력 노드 상태를 상기 시뮬레이션 결과와 비교하여 일치 여부를 판단하고, 상기 시뮬레이션 결과와 일치하지 않는 소자의 입력 노드 정보를 출력하는 단계를 포함함을 특징으로 한다.
상기 집적회로에 대한 구조 정보는 상기 집적회로의 입력 노드 리스트, 상기 집적회로의 출력 노드 리스트, 및 상기 집적회로를 구성하는 소자들 간의 연결 정보를 포함하며, 상기 시뮬레이션 결과는 상기 집적회로의 입력 노드의 초기 상태 값으로써 상기 집적회로를 시뮬레이션하여 출력되는 상기 집적회로의 노드들의 상태 값을 포함함이 바람직하다.
상기 소자의 입력 노드 상태가 상기 시뮬레이션 결과와 일치하는 경우, 상기 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는지 판단하고, 상기 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되지 않는 경우 상기 소자의 입력 노드에 연결되는 다른 소자를 추적하고, 상기 소자의 입력 노드 상태가 만족되는 것으로 상기 추적된 다른 소자의 입력 노드 상태를 정의하며, 상기 다른 소자의 입력 노드 상태를 상기 시뮬레이션 결과와 비교하는 것이 반복 수행됨으로써, 상기 정의된 소자들의 입력 노드 상태와 상기 시뮬레이션 결과 간의 일치 여부가 판단됨이 바람직하다.
상기 추적된 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는 경우 상기 소자의 입력 노드 상태를 출력함이 바람직하다.
본 발명은 설계자가 원하는 집적회로의 출력 노드 상태를 정의하고, 정의된 출력 노드의 상태를 만족하도록 출력 노드에서 입력 노드 방향으로 집적회로의 노드들의 상태를 순차적으로 정의하는 집적회로 설계 검증 장치를 제공함으로써, 집적회로의 입력 노드 상태를 쉽게 정의할 수 있으며, 또한, 회로 설계자가 입력 노드 상태를 명확하게 정의하여 정확한 시뮬레이션 출력 파형을 얻을 수 있는 효과가 있다.
본 발명은 설계자가 원하는 집적회로의 출력 노드 상태를 정의하고, 정의된 출력 노드의 상태를 만족하도록 출력 노드에서 입력 노드 방향으로 집적회로의 노드들의 상태를 순차적으로 정의하는 집적회로 설계 검증 방법을 제공함으로써, 집적회로의 입력 노드의 상태를 쉽게 정의할 수 있으며, 또한, 회로 설계자가 입력 노드의 상태를 명확하게 정의하여 정확한 시뮬레이션 출력 파형을 얻을 수 있는 효과가 있다.
본 발명은 설계자가 원하는 집적회로의 출력 노드 상태를 정의하고, 정의된 출력 노드의 상태를 만족하도록 출력 노드에서 입력 노드 방향으로 집적회로의 노드들의 상태를 순차적으로 정의하며, 정의된 노드들의 상태를 이전 시뮬레이션 결과와 비교하여 비교 결과를 출력하는 집적회로 설계 검증 장치를 제공함으로써, 출력된 비교 결과 정보로써 집적회로의 잘못 설계된 포인트를 쉽게 찾을 수 있는 효과가 있다.
본 발명은 설계자가 원하는 집적회로의 출력 노드 상태를 정의하고, 정의된 출력 노드의 상태를 만족하도록 출력 노드에서 입력 노드 방향으로 집적회로의 노드들의 상태를 순차적으로 정의하며, 정의된 노드들의 상태를 이전 시뮬레이션 결과와 비교하여 비교 결과를 출력하는 집적회로 설계 검증 방법을 제공함으로써, 출력된 비교 결과 정보로써 집적회로의 잘못 설계된 포인트를 쉽게 찾을 수 있는 효과가 있다.
본 발명은 집적회로의 출력 노드 상태를 정의하고, 출력 노드에서 입력 노드 방향으로 연결 노드를 역추적하여 정의된 출력 노드 상태가 만족되는 것으로 역추 적된 노드들의 상태를 정의하는 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법을 개시한다.
본 발명의 실시 예를 설명하기에 앞서, 본 명세서에 기재된 '집적회로의 입력 노드'는 '집적회로에서 입력 신호(여기서, 입력 신호는 집적회로의 외부에서 집적회로의 내부로 입력되는 신호임)가 입력되는 노드'를 의미하고, '집적회로의 출력 노드'는 '집적회로에서 출력 신호(여기서, 출력 신호는 집적회로의 내부에서 집적회로의 외부로 출력되는 신호임)가 출력되는 노드'를 의미한다. 또한, '소자의 입력 포인트'는 '집적회로 내의 소자에 연결되는 입력 노드'를 의미하고, '소자의 출력 포인트'는 '집적회로 내의 소자에 연결되는 출력 노드'를 의미한다.
구체적으로, 도 1을 참조하면, 본 발명의 실시 예에 따른 집적회로 설계 검증 장치는 회로 분석부(10)와 시뮬레이터(20)를 포함하며, 비교부(30)를 더 포함할 수 있다.
회로 분석부(10)는 집적회로의 출력 노드에서 입력 노드까지의 연결 노드들을 역추적하고, 역추적된 노드들의 상태를 정의한다.
이러한 회로 분석부(10)는 저장부(11), 역추적부(12), 확인부(13), 상태 정의부(14), 및 제어부(15)를 포함하여 구성될 수 있다.
저장부(11)는 검증이 필요한 집적회로에 대한 구조 정보 IC_INF와 상기 집적회로의 출력 노드의 타겟 상태 OUT_TSTATE, 즉, 설계자가 원하는 출력 노드의 상태 정보를 저장한다. 집적회로에 대한 구조 정보 IC_INF로서 입력 노드 리스트, 출력 노드 리스트, 입력 노드와 출력 노드 사이에 연결되는 소자들, 및 소자들 간의 연 결 관계 정보 등이 포함될 수 있다.
역추적부(12)는 저장부(11)에 저장된 구조 정보 IC_INF로써 집적회로의 출력 노드에서 입력 노드 방향으로 연결 소자들과 연결 노드들을 역추적한다. 특히, 역추적부(12)는 집적회로의 출력 노드에 연결되는 소자를 추적하고, 소자의 입력 포인트에 연결되는 다른 소자를 추적하는 순으로 집적회로의 입력 노드를 역추적한다.
확인부(13)는 역추적부(12)에서 역추적된 소자들의 입력 포인트가 저장부(11)에 저장된 구조 정보 IC_INF와 일치하는지 확인한다.
상태 정의부(14)는 저장부(11)에 저장된 출력 노드의 타겟 상태 OUT_TSTATE를 만족하도록 확인부(13)에서 확인된 노드들의 상태를 정의한다. 특히, 상태 정의부(14)는 확인부(13)에 의해 확인되는 소자의 입력 포인트 상태를 순차적으로 정의함으로써, 최종적으로 집적회로의 입력 노드 상태를 정의한다.
제어부(15)는 역추적부(12)의 역추적 동작, 확인부(13)의 확인 동작, 및 상태 정의부(14)의 상태 정의 동작을 각각 제어한다.
시뮬레이터(20)는 구조 정보 IC_INF를 토대로 회로를 시뮬레이션하여 그 결과 SIM을 출력하되, 임의의 입력 노드 상태 정보 IN_STATE를 포함하는 해더 파일(이하, '초기 해더 파일'이라 함)로써 집적회로를 시뮬레이션하거나, 회로 분석부(10)에 의해 정의된 입력 노드 상태로 업데이트된 해더 파일(이하, '업데이트 해더 파일'이라 함)로써 집적회로를 시뮬레이션할 수 있다. 여기서, 시뮬레이터(20)의 시뮬레이션 결과 SIM은 집적회로 내의 모든 노드의 상태 정보를 포함할 수 있 다.
비교부(30)는 회로 분석부(10)에 의해 정의되는 집적회로의 노드 상태와 시뮬레이터(20)의 초기 해더 파일에 의한 시뮬레이션 결과 SIM을 비교하고, 상기 비교 결과 COMP를 출력한다.
이러한 구성을 갖는 본 발명에 따른 집적회로 설계 검증 장치는 일 예로, 도 2의 알고리즘에 따라 동작할 수 있으며, 특히, 검증될 회로가 도 4의 구조를 갖는 경우에 대해 본 발명에 따른 회로 설계 검증 장치의 동작을 살펴보면 아래와 같다.
우선, 저장부(11)는 회로의 구조 정보 및 출력 노드의 타겟 상태를 저장한다. 도 4를 참조하면, 회로로 입력되는 신호는 'IN1~IN4'이고, 입력 노드 리스트는 'ND_IN1~ND_IN4'이다. 또한, 회로에서 출력되는 신호는 'OUT'이고, 출력 노드 리스트는 'ND_OUT'이다.
그리고, 저장부(11)에 저장된 출력 노드 리스트(ND_OUT) 및 출력 노드의 타겟 상태가 입력(S202)되어 출력 노드 상태가 정의(S204)된다. 이하, 출력 노드(ND_OUT)의 타겟 상태는 하이 레벨임을 가정한다.
출력 노드(ND_OUT)의 상태가 정의된 후, 저장부(11)에 저장된 회로 데이터 베이스가 입력(S206)되고, 회로에 포함되는 소자들(NA1~NA3,INV) 중 출력 노드(ND_OUT)와 연결된 소자가 추적(S208)된다.
그리고, 추적된 소자의 출력 포인트가 출력 노드(ND_OUT)와 일치하는지 확인(S210)하여 일치하지 않는 경우(S212) 출력 노드(ND_OUT)와 연결된 소자가 다시 추적(S208)된다.
추적된 소자의 출력 포인트가 출력 노드(ND_OUT)와 일치하는 경우(S212), 즉, 추적된 소자가 낸드 게이트(NA3)인 경우, 출력 노드(ND_OUT)의 상태를 만족하도록 낸드 게이트(NA3)의 입력 포인트(ND2,ND3) 상태가 정의(S214)된다. 출력 노드(ND_OUT)가 하이 레벨이므로, 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)는 각각 로우 레벨로 정의된다.
그리고, 저장부(11)에 저장된 입력 노드 리스트(ND_IN1~ND_IN4)가 입력되고, 상태가 정의된 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)가 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되는지 확인(S218)된다.
낸드 게이트(NA3)의 입력 포인트(ND2,ND3)가 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되지 않으므로(S220), 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)와 연결되는 다른 소자가 추적(S222)된다.
추적 결과 두 낸드 게이트(NA1,NA2)가 검색되고, 두 낸드 게이트(NA1,NA2)의 출력 포인트가 노드(ND2,ND3)와 일치하는지 확인(S222)된다. 이때, 노드(ND2,ND3)와 일치하지 않는 출력 포인트를 갖는 소자가 추적되는 경우를 방지하기 위하여, 일치 여부에 따라 'S222' 단계를 반복하는 프로세스가 더 추가될 수도 있다.
확인 결과 두 낸드 게이트(NA1,NA2)의 출력 포인트는 노드(ND2,ND3)와 일치하므로, 노드(ND2,ND3)의 상태를 만족하도록 두 낸드 게이트(NA1,NA2)의 입력 포인트(ND_IN1,ND_IN2,ND1,ND_IN4) 상태가 정의(S214)된다. 노드(ND2)가 로우 레벨이므로, 낸드 게이트(NA1)의 입력 포인트(ND_IN1,ND_IN2)는 서로 다른 논리 레벨로 정의된다. 또한, 노드(ND3)가 로우 레벨이므로, 낸드 게이트(NA2)의 입력 포인 트(ND1,ND_IN4)는 서로 다른 논리 레벨로 정의된다.
낸드 게이트(NA1)의 두 입력 포인트(ND_IN1,ND_IN2)와 낸드 게이트(NA2)의 하나의 입력 포인트(ND_IN4)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되므로(S218,S220), 이들의 상태가 시뮬레이터(20)로 출력(S224)된다.
그리고, 낸드 게이트(NA2)의 다른 하나의 입력 포인트(ND1)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되지 않으므로(S218,S220), 노드(ND1)와 연결되는 다른 소자가 추적(S222)된다.
추적 결과 노드(ND1)와 연결되는 인버터(INV)가 검색되고, 인버터(INV)의 출력 포인트가 노드(ND1)와 일치(S222)하므로, 인버터(INV)의 입력 포인트(ND_IN3) 상태가 정의(S214)된다.
그리고, 인버터(INV)의 입력 포인트(ND_IN3)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되므로(S218,S220), 노드(ND_IN3)의 상태가 시뮬레이터(20)로 출력(S224)된다.
결론적으로, 출력 노드(OUT)가 하이 레벨을 갖는 경우, 두 입력 노드(ND_IN1,ND_IN2)는 서로 다른 논리 레벨로 정의되고, 두 입력 노드(ND_IN3,ND_IN4)는 서로 동일한 논리 레벨로 정의된다.
시뮬레이터(20)는 이러한 회로 분석부(10)에 의해 정의된 입력 노드(ND_IN1~ND_IN4) 상태를 토대로 해더 파일을 작성하고, 작성된 해더 파일을 통하여 회로를 시뮬레이션한다. 즉, 시뮬레이터(20)는 회로 분석부(10)에 의해 정의된 입력 노드(ND_IN1~ND_IN4) 상태를 입력 신호 IN1~IN4로 입력받아 시뮬레이션을 수 행함으로써, 설계자가 원하는 출력 신호 OUT의 특성 및 출력 파형이 얻어질 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 집적회로 설계 검증 장치는 설계자가 원하는 출력 노드 상태를 입력받아서 상기 출력 노드 상태를 만족하는 입력 노드의 상태를 역추적하여 해더 파일에 작성한다.
이러한 본 발명에 따른 집적회로 설계 검증 장치의 동작을 통해 복잡한 회로에서도 입력 노드의 상태가 쉽게 정의될 수 있으며, 또한, 회로 설계자가 입력 노드의 상태를 명확하게 정의할 수 있으므로, 정확한 시뮬레이션 출력 파형을 얻을 수 있는 효과가 있다.
본 발명에 따른 집적회로 설계 검증 장치의 다른 동작으로서, 도 3의 알고리즘이 개시될 수 있으며, 특히, 검증될 회로가 도 4의 구조를 갖는 경우 본 발명에 따른 집적회로 설계 검증 장치의 동작을 살펴보면 아래와 같다.
우선, 저장부(11)는 회로의 구조 정보 및 출력 노드의 타겟 상태를 저장한다.
그리고, 저장부(11)에 저장된 출력 노드 리스트(ND_OUT) 및 출력 노드의 타겟 상태가 입력(S302)되어 출력 노드(ND_OUT)의 상태가 정의(S304)된다. 이하, 출력 노드(ND_OUT)의 타겟 상태는 하이 레벨임을 가정한다.
출력 노드(ND_OUT)의 상태가 정의된 후, 저장부(11)에 저장된 회로 데이터 베이스가 입력(S306)되고, 회로에 포함되는 소자들(NA1~NA3,INV) 중 출력 노드(ND_OUT)와 연결된 낸드 게이트(NA3)가 추적(S308)된다.
그리고, 낸드 게이트(NA3)의 출력 포인트가 출력 노드(ND_OUT)와 일치하므로(S310,S312), 출력 노드(ND_OUT)의 상태를 만족하도록 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)의 상태가 정의(S314)된다. 출력 노드(ND_OUT)가 하이 레벨이므로, 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)는 각각 로우 레벨로 정의된다.
그리고, 시뮬레이터(20)를 통해 시뮬레이터 데이터가 입력(S316)된다. 여기서, 시뮬레이터 데이터는 설계자가 정한 임의의 입력 노드 상태로써 회로를 시뮬레이션한 결과에 대응되며, 시뮬레이션에 따라 정의되는 회로 내의 모든 노드 상태 정보를 포함한다.
낸드 게이트(NA3)의 입력 포인트(ND2,ND3) 상태는 시뮬레이터(20)에서 출력되는 노드(ND2,ND3)의 상태와 비교(S318)된다. 양자의 상태가 동일한 경우(S320) 저장부(11)에 저장된 입력 노드 리스트(ND_IN1~ND_IN4)가 입력(S324)되고, 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)가 입력 노드 리스트에 포함되는지 확인(S326)된다. 양자의 상태가 동일하지 않은 경우(S320) 낸드 게이트(NA3)의 입력 포인트(ND2,ND3) 상태가 외부로 출력(S322)된다.
낸드 게이트(NA3)의 입력 포인트(ND2,ND3) 상태와 시뮬레이터(20)에서 출력되는 노드(ND2,ND3)의 상태가 동일한 경우, 낸드 게이트(NA3)의 입력 노드(ND2,ND3)가 입력 노드 리스트에 포함되는지 확인(S326)된다.
낸드 게이트(NA3)의 입력 포인트(ND2,ND3)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되지 않으므로(S328), 낸드 게이트(NA3)의 입력 포인트(ND2,ND3)와 연결되는 다른 소자가 추적(S330)된다.
추적 결과 두 낸드 게이트(NA1,NA2)가 검색되고, 두 낸드 게이트(NA1,NA2)의 출력 포인트가 노드(ND2,ND3)와 일치하는지 확인(S330)된다.
두 낸드 게이트(NA1,NA2)의 출력 포인트는 노드(ND2,ND3)와 각각 일치하므로, 노드(ND2,ND3)의 상태를 만족하도록 두 낸드 게이트(NA1,NA2)의 입력 포인트(ND_IN1,ND_IN2,ND1,ND_IN4) 상태가 정의(S314)된다. 노드(ND2)가 로우 레벨이므로, 낸드 게이트(NA1)의 입력 포인트(ND_IN1,ND_IN2)는 서로 다른 논리 레벨로 정의된다. 또한, 노드(ND3)가 로우 레벨이므로, 낸드 게이트(NA2)의 입력 포인트(ND1,ND_IN4)는 서로 다른 논리 레벨로 정의된다.
그리고, 시뮬레이터(20)를 통해 시뮬레이터 데이터가 입력(S316)되고, 두 낸드 게이트(NA1,NA2)의 입력 포인트(ND_IN1,ND_IN2,ND1,ND_IN4) 상태는 시뮬레이터(20)에서 출력되는 노드(ND_IN1,ND_IN2,ND1,ND_IN4)의 상태와 비교(S318)된다. 비교 결과, 시뮬레이터 데이터와 동일한 상태의 입력 포인트는 입력 노드 리스트에 포함되는지 확인(S326)되고, 시뮬레이터 데이터와 동일하지 않은 상태의 입력 포인트는 외부로 출력(S322)된다.
낸드 게이트(NA1)의 두 입력 포인트(ND_IN1,ND_IN2)와 낸드 게이트(NA2)의 하나의 입력 포인트(ND_IN4)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되므로(S328), 이들의 상태가 시뮬레이터(20)로 출력(S332)된다.
그리고, 낸드 게이트(NA2)의 다른 하나의 입력 포인트(ND1)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되지 않으므로(S328), 노드(ND1)와 연결되는 다른 소자가 추적(S330)된다.
추적 결과 노드(ND1)와 연결되는 인버터(INV)가 검색되고, 인버터(INV)의 출력 포인트가 노드(ND1)와 일치하므로(S330), 인버터(INV)의 입력 포인트(ND_IN3) 상태가 정의(S314)된다.
그리고, 인버터(INV)의 입력 포인트(ND_IN3) 상태는 시뮬레이터(20)에서 출력되는 노드(ND_IN3)의 상태와 비교(S318)된다. 양자의 상태가 동일한 경우(S320) 노드(ND_IN3)가 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되는지 확인(S326)되고, 동일하지 않은 경우(S320) 노드(ND_IN3)의 상태가 외부로 출력(S322)된다.
인버터(INV)의 입력 포인트(ND_IN3)는 입력 노드 리스트(ND_IN1~ND_IN4)에 포함되므로(S328), 노드(ND_IN3)의 상태가 시뮬레이터(20)로 출력(S332)된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 집적회로 설계 검증 장치는 설계자가 원하는 출력 노드의 상태를 만족하도록 집적회로의 노드 상태를 역추적한다. 그리고, 추적된 노드 상태가 시뮬레이션 결과와 비교되고, 양자가 일치하지 않는 경우 그 정보가 외부로 출력된다.
회로 설계자는 본 발명에 따른 집적회로 설계 검증 장치에서 출력된 노드 상태 정보를 토대로 집적회로의 잘못 설계된 포인트를 쉽게 찾을 수 있으므로, 테스트 장비 등을 이용할 필요 없이 시뮬레이션을 위한 프로그래밍 정보로써 쉽게 집적회로를 검증 및 수정할 수 있는 효과가 있다.
도 1은 본 발명에 따른 집적회로 설계 검증 장치를 나타내는 블럭도.
도 2는 본 발명에 따른 집적회로 설계 검증 방법의 일 실시 예를 나타내는 순서도.
도 3은 본 발명에 따른 집적회로 설계 검증 방법의 다른 실시 예를 나타내는 순서도.
도 4는 본 발명에 따른 집적회로 설계 검증 방법을 설명하기 위하여 예시된 회로를 나타내는 회로도.

Claims (22)

  1. 검증이 필요한 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 상기 집적회로의 출력 노드에서 상기 집적회로의 입력 노드 방향으로 역추적하는 역추적부; 및
    상기 집적회로의 상기 출력 노드의 타겟 상태에 대한 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 소자들의 입력 노드 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함을 특징으로 하는 집적회로 설계 검증 장치.
  2. 제 1 항에 있어서,
    상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행하는 집적회로 설계 검증 장치.
  3. 제 1 항에 있어서,
    확인부가 더 구비되고, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해주는 집적회로 설계 검증 장치.
  4. 제 1 항에 있어서,
    상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태에 대한 정보는 외부로부터 전달받는 집적회로 설계 검증 장치.
  5. 검증이 필요한 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태 정보를 가지며, 상기 출력 노드로부터 상기 집적회로의 입력 노드 방향으로 역추적을 실행하고, 상기 역추적에 의하여 순차적으로 검출되는 소자들의 입력 노드 상태를 순차적으로 정의하는 회로 분석부; 및
    상기 회로 분석부에 의하여 정의된 상기 입력 노드의 상태 값을 이용하여 해더 파일(Header File)을 작성하고, 상기 해더 파일에 따라 상기 집적회로를 시뮬레이션하여 상기 출력 노드에 대한 출력을 제공하는 시뮬레이터;를 포함함을 특징으로 하는 집적회로 설계 검증 장치.
  6. 제 5 항에 있어서, 상기 회로 분석부는,
    상기 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 상기 출력 노드에서 상기 입력 노드 방향으로 역추적하는 역추적부; 및
    상기 출력 노드의 타겟 상태 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함을 특징으로 하는 집적회로 설계 검증 장치.
  7. 제 6 항에 있어서,
    상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행하는 집적회로 설계 검증 장치.
  8. 제 6 항에 있어서,
    상기 회로 분석부는 확인부를 더 구비하며, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해주는 집적회로 설계 검증 장치.
  9. 제 5 항에 있어서,
    상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태 정보는 외부로부터 전달받는 집적회로 설계 검증 장치.
  10. 검증이 필요한 집적회로에 대한 구조 정보 및 상기 집적회로의 입력 노드의 초기 상태 정보를 이용하여 해더 파일(Header File)을 작성하고, 상기 해더 파일에 따라 상기 집적회로를 시뮬레이션하여 상기 집적회로에 형성되는 노드들의 상태를 시뮬레이션하는 시뮬레이터;
    상기 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태 정보를 가지며, 상기 출력 노드로부터 입력 노드 방향으로 역추적을 실행하고, 상기 역추적에 의하여 순차적으로 검출되는 소자들의 입력 노드 상태를 순차적으로 정의하는 회로 분석부; 및
    상기 회로 분석부에 의해 정의된 노드들의 상태와 상기 시뮬레이터에 의해 시뮬레이션된 노드들의 상태를 비교하여 그 결과를 출력하는 비교부;를 포함함을 특징으로 하는 집적회로 설계 검증 장치.
  11. 제 10 항에 있어서, 상기 회로 분석부는,
    상기 집적회로에 대한 구조 정보를 가지고, 상기 집적회로에 형성되는 노드들을 상기 출력 노드에서 상기 입력 노드 방향으로 역추적하는 역추적부; 및
    상기 출력 노드의 타겟 상태 정보를 가지며, 상기 역추적부에서 순차적으로 역추적되는 노드들의 상태를 상기 출력 노드의 타겟 상태가 만족되는 것으로 순차적으로 정의하는 상태 정의부;를 포함함을 특징으로 하는 집적회로 설계 검증 장치.
  12. 제 11 항에 있어서,
    상기 역추적부는 상기 출력 노드를 갖는 소자에 대한 입력 노드를 다른 소자의 출력 노드로 정의하고 그에 링크되는 다음 단계의 입력 노드를 검색하는 프로세 스를 순차적으로 진행함으로써 상기 입력 노드까지 역추적을 실행하는 집적회로 설계 검증 장치.
  13. 제 11 항에 있어서,
    상기 회로 분석부는 확인부를 더 구비하며, 상기 확인부는 상기 역추적부에 의해 순차적으로 역추적되는 노드들이 상기 집적회로에 대한 구조 정보와 일치하는가 확인하고, 역추적된 노드들이 상기 집적회로에 대한 구조 정보와 일치하는 경우 상기 상태 정의부에 상태 정의를 위한 노드로 확인해주는 집적회로 설계 검증 장치.
  14. 제 10 항에 있어서,
    상기 비교부는 상기 집적회로에 형성되는 하나의 노드를 기준으로 상기 회로 분석부에 의해 정의된 상기 노드의 상태와 상기 시뮬레이터에 의해 정의된 상기 노드의 상태가 서로 일치하지 않을 때 상기 노드의 정보를 출력하는 집적회로 설계 검증 장치.
  15. 제 10 항에 있어서,
    상기 집적회로에 대한 구조 정보와 상기 출력 노드의 타겟 상태 정보는 외부로부터 전달받는 집적회로 설계 검증 장치.
  16. 검증이 필요한 집적회로에 대한 구조 정보와 상기 집적회로의 출력 노드의 타겟 상태를 입력받고,
    상기 집적회로의 출력 노드에 연결되는 소자들을 상기 집적회로의 입력 노드 방향으로 역추적하여 상기 출력 노드의 타겟 상태를 만족하도록 상기 역추적된 소자들의 입력 노드 상태를 순차적으로 정의하고,
    상기 집적회로의 입력 노드를 추적하여 상기 정의된 소자들의 입력 노드 상태를 만족하도록 상기 집적회로의 입력 노드 상태를 정의하며,
    상기 정의된 집적회로의 입력 노드 상태 값을 이용하여 해더 파일(Header File)을 작성하고, 상기 해더 파일에 기초하여 상기 집적회로를 시뮬레이션하는 단계를 포함함을 특징으로 하는 집적회로 설계 검증 방법.
  17. 제 16 항에 있어서,
    상기 집적회로에 대한 구조 정보는 상기 집적회로의 입력 노드 리스트, 상기 집적회로의 출력 노드 리스트, 및 상기 집적회로를 구성하는 소자들 간의 연결 정보를 포함하는 집적회로 설계 검증 방법.
  18. 제 17 항에 있어서,
    상기 추적된 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는지 확인하고, 포함되지 않은 경우 상기 소자의 입력 노드에 연결되는 다른 소자를 추적 및 확인하는 것이 반복 수행됨으로써, 상기 집적회로의 입력 노드의 추적이 이루어지는 집적회로 설계 검증 방법.
  19. 검증이 필요한 집적회로에 대한 구조 정보, 상기 집적회로의 입력 노드의 초기 상태 정보 및 상기 집적회로의 출력 노드의 타겟 상태를 입력받고,
    상기 검증이 필요한 집적회로에 대한 구조 정보 및 상기 집적회로의 입력 노드의 초기 상태 정보를 이용하여 해더 파일(Header File)을 작성하고 상기 해더 파일에 따라 상기 집적회로를 시뮬레이션하여 상기 집적회로에 형성되는 노드들의 상태를 시뮬레이션하며, 검증이 필요한 집적회로에 대한 구조 정보 및 상기 집적회로의 출력 노드의 타겟 상태를 이용하여 상기 집적회로의 출력 노드에 연결되는 소자들을 상기 집적회로의 입력 노드 방향으로 역추적하고 상기 출력 노드의 타겟 상태를 만족하도록 상기 역추적된 소자들의 입력 노드 상태를 순차적으로 정의하며,
    상기 정의된 소자들의 입력 노드 상태를 상기 시뮬레이션 결과와 비교하여 일치 여부를 판단하고,
    상기 시뮬레이션 결과와 일치하지 않는 소자의 입력 노드 정보를 출력하는 단계를 포함함을 특징으로 하는 집적회로 설계 검증 방법.
  20. 제 19 항에 있어서,
    상기 집적회로에 대한 구조 정보는 상기 집적회로의 입력 노드 리스트, 상기 집적회로의 출력 노드 리스트, 및 상기 집적회로를 구성하는 소자들 간의 연결 정보를 포함하며, 상기 시뮬레이션 결과는 상기 집적회로의 입력 노드의 초기 상태 값으로써 상기 집적회로를 시뮬레이션하여 출력되는 상기 집적회로의 노드들의 상태 값을 포함하는 집적회로 설계 검증 방법.
  21. 제 20 항에 있어서,
    상기 소자의 입력 노드 상태가 상기 시뮬레이션 결과와 일치하는 경우, 상기 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는지 판단하고,
    상기 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되지 않는 경우 상기 소자의 입력 노드에 연결되는 다른 소자를 추적하고,
    상기 소자의 입력 노드 상태가 만족되는 것으로 상기 추적된 다른 소자의 입력 노드 상태를 정의하며,
    상기 다른 소자의 입력 노드 상태를 상기 시뮬레이션 결과와 비교하는 것이 반복 수행됨으로써,
    상기 정의된 소자들의 입력 노드 상태와 상기 시뮬레이션 결과 간의 일치 여부가 판단되는 집적회로 설계 검증 방법.
  22. 제 21 항에 있어서,
    상기 추적된 소자의 입력 노드가 상기 집적회로의 입력 노드 리스트에 포함되는 경우 상기 소자의 입력 노드 상태를 출력하는 집적회로 설계 검증 방법.
KR1020080111246A 2008-11-10 2008-11-10 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법 KR101032892B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080111246A KR101032892B1 (ko) 2008-11-10 2008-11-10 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법
US12/431,905 US20100121628A1 (en) 2008-11-10 2009-04-29 Integrated circuit verification device and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080111246A KR101032892B1 (ko) 2008-11-10 2008-11-10 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법

Publications (2)

Publication Number Publication Date
KR20100052291A KR20100052291A (ko) 2010-05-19
KR101032892B1 true KR101032892B1 (ko) 2011-05-06

Family

ID=42166008

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080111246A KR101032892B1 (ko) 2008-11-10 2008-11-10 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법

Country Status (2)

Country Link
US (1) US20100121628A1 (ko)
KR (1) KR101032892B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9408115B2 (en) * 2013-03-21 2016-08-02 Telefonaktiebolaget L M Ericsson (Publ) Base station controller selection for a roaming radio base station and method of operating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113006A (ja) * 1998-09-30 2000-04-21 Mitsubishi Electric Corp 電子回路機能論理検証支援システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325309A (en) * 1991-04-30 1994-06-28 Lsi Logic Corporation Method and apparatus for integrated circuit diagnosis
JP2005037995A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 半導体集積回路の検証システム
US7493247B2 (en) * 2005-12-07 2009-02-17 Dafca, Inc. Integrated circuit analysis system and method using model checking

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113006A (ja) * 1998-09-30 2000-04-21 Mitsubishi Electric Corp 電子回路機能論理検証支援システム

Also Published As

Publication number Publication date
US20100121628A1 (en) 2010-05-13
KR20100052291A (ko) 2010-05-19

Similar Documents

Publication Publication Date Title
CN104965956B (zh) 一种基于rucm的需求验证方法
US6453437B1 (en) Method and system for performing transition fault simulation along long circuit paths for high-quality automatic test pattern generation
US20140089872A1 (en) Method of proving formal test bench fault detection coverage
US11520966B2 (en) Automated assisted circuit validation
KR101032892B1 (ko) 집적회로 설계 검증 장치 및 집적회로 설계 검증 방법
CN1319150C (zh) 一种寄存器传输级可观测性覆盖分析与激励生成方法
CN115422865B (zh) 仿真方法及装置、计算设备、计算机可读存储介质
JP4057207B2 (ja) ショート故障解析方法
CN104615535B (zh) 一种基于扩展的数据流模型来生成测试用例的方法与装置
CN116069635A (zh) Soc系统的测试方法、装置、计算机设备及存储介质
CN110286912A (zh) 代码检测方法、装置及电子设备
JP2005196681A (ja) Ｌｓｉ検証装置
Chou et al. Finding reset nondeterminism in RTL designs-scalable X-analysis methodology and case study
CN113704085A (zh) 用于检查技术系统的方法和设备
US10769332B2 (en) Automatic simulation failures analysis flow for functional verification
JP6146224B2 (ja) 判定方法、判定プログラム、および判定装置
JP2005043274A (ja) 故障モード特定方法及び故障診断装置
CN115510782B (zh) 定位验证错误的方法、电子设备和存储介质
CN117313650B (zh) 一种芯片测试验证方法及其应用装置
JP4839638B2 (ja) テスタシミュレーション装置及びテストシミュレーション方法
CN110389887B (zh) 代码检测系统及方法
Ghosh-Dastidar et al. Diagnosing resistive bridges using adaptive techniques
Karatkevich et al. Graph based approach to test bench constructing for datapath
Chen et al. Verification and Validation for Model-Based Design
CN118069441A (zh) 测试向量文件转化方法、装置、计算机设备和存储介质

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee