KR101031480B1 - A method for forming a contact hole of a semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 마스크 역할의 감광막 무너짐 현상을 방지하기 위하여, 감광막패턴을 마스크로 폴리머를 발생시키며 저부에 형성된 도전배선을 노출시키는 콘택홀을 형성함으로써 감광막의 무너짐 현상을 방지할 수 있고 그에 따른 콘택의 특성 열화를 방지할 수 있도록 하는 기술이다. The present invention relates to a method of forming a contact hole in a semiconductor device, in order to prevent the photosensitive film collapse phenomenon of the role of a mask, the photosensitive film is collapsed by forming a contact hole for generating a polymer using a photosensitive film pattern as a mask and exposing a conductive wiring formed at a bottom thereof. It is a technology that can prevent the phenomenon and thereby prevent the deterioration of the characteristics of the contact.

Description

반도체소자의 콘택홀 형성방법{A method for forming a contact hole of a semiconductor device}A method for forming a contact hole of a semiconductor device

도 1a 내지 도 1f 는 종래기술의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도 및 단면 셈사진.1A to 1F are cross-sectional and cross-sectional schematics illustrating a method for forming a contact hole in a semiconductor device according to an embodiment of the prior art.

도 2a 내지 도 2e 는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도 및 단면 셈사진.2A to 2E are cross-sectional and cross-sectional schematic views illustrating a method for forming a contact hole in a semiconductor device according to a first embodiment of the present invention.

도 3a 내지 도 3f 는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.3A to 3F are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to a second embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art

11,31,51 : 비트라인용 금속층 13,33,53 : 하드마스크층11,31,51: bit line metal layer 13,33,53: hard mask layer

15,35,55 : 제1층간절연막 17,37,57 : 식각장벽층15,35,55: First interlayer insulating film 17,37,57: Etch barrier layer

19,39,59 : 제2층간절연막 21,41,61 : 반사방지막19,39,59: Second interlayer insulating film 21,41,61: Anti-reflection film

23,43,63 : 감광막패턴 25,45,67 : 금속배선 콘택홀23,43,63: Photoresist pattern 25,45,67: Metal contact hole

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 특히 깊은 깊이의 금속배선 콘택홀을 형성하기 위한 식각공정시 금속배선의 콘택 특성을 향상시킬 수 있도록 하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a technique for improving contact characteristics of a metal wiring during an etching process for forming a deep metal contact hole.

종래의 0.145 ㎛ 이하의 디자인 룰을 갖는 프라임칩 ( prime chip, 이하에서 PC 라 함 ) 에서의 제1금속배선 콘택식각공정은 감광막의 마진을 확보하기 위하여 감광막의 선택비가 좋은 산화막 식각 공정과 감광막과의 식각선택비가 나쁜 질화막 적층구조 식각공정의 두 단계로 나누어 실시하였다. The first metal interconnect contact etching process in a prime chip (hereinafter, referred to as PC) having a design rule of 0.145 μm or less may include an oxide film etching process having a good selection ratio of the photoresist layer and a photoresist layer to ensure a margin of the photoresist layer. The etching was performed in two stages of the etching process of the nitride layer structure with poor etching selectivity.

도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도 및 단면 셈사진이다. 여기서, 상기 도 1d 는 상기 도 1c 의 실제 단면 셈사진을 도시하고, 상기 도 1f 는 마스크 역할을 하는 감광막이 무너진 것을 도시한 단면 셈사진을 도시한 것이다. 1A to 1E are cross-sectional and cross-sectional schematics illustrating a method for forming a contact hole in a semiconductor device according to the prior art. Here, FIG. 1D shows the actual cross-sectional schematic of FIG. 1C, and FIG. 1F shows the cross-sectional schematic of the collapse of the photosensitive film serving as a mask.

도 1a를 참조하면, 하부절연층(도시안됨)이 형성된 반도체기판(도시안됨) 상에 장벽금속층(도시안됨), 금속층(11) 및 하드마스크층(13)을 적층한다. Referring to FIG. 1A, a barrier metal layer (not shown), a metal layer 11, and a hard mask layer 13 are stacked on a semiconductor substrate (not shown) on which a lower insulating layer (not shown) is formed.

이때, 상기 금속층(11)은 텅스텐으로 형성하고 상기 하드마스크층(13)은 질화막으로 형성하는 것이 일반적이다. In this case, the metal layer 11 is generally formed of tungsten and the hard mask layer 13 is generally formed of a nitride film.

그 다음, 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 비트라인을 형성한다.Next, the stacked structure is etched by a photolithography process using a bit line mask (not shown) to form bit lines.

상기 비트라인 상에 제1층간절연막(15) 및 식각장벽층(17)을 형성하고 후속 공정으로 그 상부에 제2층간절연막(19)을 형성한다. A first interlayer insulating film 15 and an etch barrier layer 17 are formed on the bit line, and a second interlayer insulating film 19 is formed thereon in a subsequent process.

이때, 상기 제2층간절연막(19)은 저장전극용 산화막 및 저장전극의 형성공정후 형성되는 절연막으로 형성된 것이다. In this case, the second interlayer insulating film 19 is formed of an oxide film for a storage electrode and an insulating film formed after the formation process of the storage electrode.                         

그 다음, 상기 제2층간절연막(19) 상부에 반사방지막(21) 및 감광막패턴(23)을 형성한다. Next, an anti-reflection film 21 and a photoresist pattern 23 are formed on the second interlayer insulating film 19.

이때, 상기 반사방지막(21)은 유기물질로 형성하고, 상기 감광막패턴(23)은 금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다. In this case, the anti-reflection film 21 is formed of an organic material, and the photoresist pattern 23 is formed by an exposure and development process using a metal wiring contact mask (not shown).

도 1b를 참조하면, 상기 감광막패턴(23)을 마스크로 상기 반사방지막(21)을 식각한다. Referring to FIG. 1B, the anti-reflection film 21 is etched using the photoresist pattern 23 as a mask.

이때, 상기 제2층간절연막(19)이 500 Å 이하의 두께만큼 과도 식각된다. At this time, the second interlayer insulating film 19 is excessively etched by a thickness of 500 kPa or less.

도 1c 및 도 1d 를 참조하면, 상기 감광막패턴(21)을 마스크로 상기 제2층간절연막(19)을 소정두께 식각한다. 1C and 1D, the second interlayer insulating film 19 is etched by a predetermined thickness using the photosensitive film pattern 21 as a mask.

이때, 상기 식각공정은 상기 식각장벽층을 상측으로 상기 제2층간절연막(19)을 2000 Å 이하의 두께만큼 남겨 실시한다.In this case, the etching process is performed by leaving the second barrier interlayer 19 with a thickness of 2000 kPa or less.

여기서, 상기 도 1d 의 일측은 상기 도 1c 의 셈사진을 도시한 것이고, 타측은 상기 일측의 점선 부분을 확대 도시한 단면 셈사진을 도시한 것이다. Here, one side of FIG. 1D shows the thumbnail picture of FIG. 1C, and the other side shows a cross-sectional thumbnail picture showing an enlarged dotted line portion of the one side.

도 1e 및 도 1f 를 참조하면, 상기 도 1d 의 공정 후에 상기 비트라인용 금속층(31)을 노출시키는 금속배선 콘택홀(25)을 형성한다. Referring to FIGS. 1E and 1F, a metal wiring contact hole 25 exposing the bit line metal layer 31 is formed after the process of FIG. 1D.

이때, 상기 금속배선 콘택홀(25)이 인접한 부분에 연속적으로 형성되는 경우 인접한 콘택홀(25) 사이에 형성된 감광막패턴(23)이 무너져 후속 공정인 콘택플러그(도시안됨) 형성공정시 인접된 콘택플러그와 쇼트 ( short ) 될 수 있다. In this case, when the metallization contact hole 25 is continuously formed in an adjacent portion, the photosensitive film pattern 23 formed between the adjacent contact holes 25 collapses, so that adjacent contacts are formed in a subsequent process of forming a contact plug (not shown). Can be shorted with a plug.

이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 콘택홀 형성방법은, 두꺼운 절연막들의 식각공정으로 감광막의 공정마진이 부족하여 콘택홀의 완성 시 상기 감광막이 무너지고 그 하부의 절연막이 식각될 수 있으므로, 후속 콘택플러그 형성공정시 콘택 특성이 저하될 수 있는 문제점이 있다. As described above, in the method of forming a contact hole in a semiconductor device according to the related art, the process margin of the photoresist film is insufficient due to the etching process of the thick insulation films, so that the photoresist film is collapsed and the insulating film underneath is etched when the contact hole is completed. There is a problem that the contact characteristics may be degraded in the subsequent contact plug forming process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택특성을 향상시키기 위하여 식각공정시 폴리머 생성을 강제적으로 형성하며 콘택 식각공정을 실시함으로써 감광막의 무너짐 현상을 방지할 수 있어 콘택 특성의 열화를 방지할 수 있도록 하는 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다. In order to solve the above problems of the prior art, the formation of polymer during the etching process is forcibly formed in order to improve the contact characteristics, and the contact etching process can be performed to prevent the photosensitive film from collapsing. It is an object of the present invention to provide a method for forming a contact hole in a semiconductor device which can be prevented.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은, In order to achieve the above object, the contact hole forming method of the semiconductor device according to the present invention,

하부절연층이 형성된 반도체기판 상에 도전배선을 형성하는 공정과,Forming a conductive wiring on the semiconductor substrate on which the lower insulating layer is formed;

상기 도전배선 상부를 평탄화시키는 층간절연막을 형성하는 공정과,Forming an interlayer insulating film to planarize the upper portion of the conductive wiring;

상기 층간절연막 상부에 반사방지막 및 감광막패턴을 형성하는 공정과,Forming an anti-reflection film and a photoresist pattern on the interlayer insulating film;

상기 감광막패턴을 마스크로 상기 반사방지막 및 층간절연막을 폴리머를 발생시키는 식각공정을 이용하여 식각함으로써 상기 도전배선을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것과,Forming a contact hole exposing the conductive wiring by etching the anti-reflection film and the interlayer insulating film using the photoresist pattern as a mask using an etching process for generating a polymer;

상기 폴리머를 발생시키는 식각공정은 CH2F2, CHF3, O2 및 Ar 가스를 플로우 ( flow ) 시키며 100 ∼ 140 분 동안 식각챔버의 상부전극에 인가되는 1800 ∼ 2200 TW ( top watt, 이하에서 TW 라 함 )의 전력과 상기 식각챔버의 하부전극에 인가되는 1800 ∼ 2200 BW ( bottom watt, 이하에서 BW 라 함 ) 의 전력으로 실시 하되, The etching process for generating the polymer flows CH2F2, CHF3, O2 and Ar gas, and 1800-2200 TW (top watt, hereinafter referred to as TW) applied to the upper electrode of the etching chamber for 100 to 140 minutes. Power and 1800 ~ 2200 BW (bottom watt, hereinafter referred to as BW) applied to the lower electrode of the etching chamber,

상기 폴리머를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 비율로 사용하는 것과,The etching process for generating the polymer is used in the ratio of CH2F2: CHF3 = 7: 8,

상기 폴리머를 발생시키는 식각공정은 CH2F2, CHF3, O2 및 Ar 가스를 플로우시키며 60 ∼ 80 분 동안 1200 ∼ 1600 TW ( top watt ) 및 1100 ∼ 1500 BW ( bottom watt ) 의 전력으로 실시하되, The etching process for generating the polymer is performed at a power of 1200 to 1600 TW (top watt) and 1100 to 1500 BW (bottom watt) for 60 to 80 minutes while flowing CH2F2, CHF3, O2 and Ar gas,

상기 폴리머를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 비율로 사용하는 것을 제1특징으로 한다. The etching process for generating the polymer is a first feature of using a ratio of CH 2 F 2: CHF 3 = 7: 8.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은, In addition, the contact hole forming method of the semiconductor device according to the present invention to achieve the above object,

하부절연층이 형성된 반도체기판 상에 장벽금속층, 금속층 및 하드마스크층으로 적층된 비트라인을 형성하는 공정과,Forming a bit line stacked with a barrier metal layer, a metal layer, and a hard mask layer on the semiconductor substrate on which the lower insulating layer is formed;

상기 비트라인 상에 제1층간절연막 및 식각장벽층을 형성하는 공정과,Forming a first interlayer dielectric layer and an etch barrier layer on the bit line;

후속 공정으로 제2층간절연막, 반사방지막 및 감광막패턴을 형성하는 공정과,Forming a second interlayer insulating film, an antireflection film, and a photoresist pattern by a subsequent step;

상기 감광막패턴을 마스크로 상기 반사방지막, 제2층간절연막, 식각장벽층, 제1층간절연막 및 하드마스크층을 폴리머를 발생시키는 식각공정을 이용하여 식각함으로써 상기 금속층을 노출시키는 금속배선 콘택홀을 형성하는 공정을 포함하는 것과,By using the photoresist pattern as a mask, the anti-reflection film, the second interlayer insulating film, the etching barrier layer, the first interlayer insulating film, and the hard mask layer are etched using an etching process for generating a polymer to form a metal wiring contact hole exposing the metal layer. Including the process to do it,

상기 폴리머를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖 는 혼합가스, O2 및 Ar 가스를 플로우시키며 100 ∼ 140 분 동안 1800 ∼ 2200 TW 및 1800 ∼ 2200 BW 의 전력으로 실시하는 것과,The etching process for generating the polymer is performed by flowing a mixed gas having a mixing ratio of CH2F2: CHF3 = 7: 8, O2, and Ar gas with power of 1800-2200 TW and 1800-2200 BW for 100-140 minutes. ,

상기 폴리머를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖는 혼합가스, O2 및 Ar 가스를 플로우시키며 60 ∼ 80 분 동안 1200 ∼ 1600 TW ( top watt ) 및 1100 ∼ 1500 BW ( bottom watt ) 의 전력으로 실시하는 것을 제2특징으로 한다. The etching process to generate the polymer flows a mixed gas, O2 and Ar gas having a mixing ratio of CH2F2: CHF3 = 7: 8, and 1200 to 1600 TW (top watt) and 1100 to 1500 BW (bottom watt) for 60 to 80 minutes. It is set as the 2nd characteristic to carry out with the electric power of ().

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e 는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도 및 단면 셈사진이다. 여기서, 상기 도 2a 및 도 2b 는 반사방지막 식각공정까지의 단면 셈사진을 도시한 것이다. 2A through 2E are cross-sectional and cross-sectional schematics illustrating a method for forming a contact hole in a semiconductor device according to a first embodiment of the present invention. 2A and 2B illustrate cross-sectional views of the anti-reflection film etching process.

도 2a를 참조하면, 하부절연층(도시안됨)이 형성된 반도체기판(도시안됨) 상에 장벽금속층(도시안됨), 금속층(도시안됨) 및 하드마스크층(도시안됨)을 적층한다. Referring to FIG. 2A, a barrier metal layer (not shown), a metal layer (not shown), and a hard mask layer (not shown) are stacked on a semiconductor substrate (not shown) on which a lower insulating layer (not shown) is formed.

이때, 상기 금속층은 텅스텐으로 형성하고 상기 하드마스크층은 질화막으로 형성하는 것이 일반적이다. In this case, the metal layer is generally formed of tungsten and the hard mask layer is generally formed of a nitride film.

그 다음, 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 비트라인을 형성한다.Next, the stacked structure is etched by a photolithography process using a bit line mask (not shown) to form bit lines.

상기 비트라인 상에 제1층간절연막(도시안됨) 및 식각장벽층(도시안됨)을 형성하고 후속 공정으로 그 상부에 제2층간절연막(39)을 형성한다. A first interlayer insulating film (not shown) and an etch barrier layer (not shown) are formed on the bit line, and a second interlayer insulating film 39 is formed thereon in a subsequent process.

이때, 상기 제2층간절연막(39)은 저장전극용 산화막 및 저장전극의 형성공정 후 형성되는 절연막으로 형성된 것이다. In this case, the second interlayer insulating film 39 is formed of an oxide film for a storage electrode and an insulating film formed after the forming process of the storage electrode.

그 다음, 상기 제2층간절연막(39) 상부에 반사방지막(41) 및 감광막패턴(43)을 형성한다. Next, an anti-reflection film 41 and a photoresist pattern 43 are formed on the second interlayer insulating film 39.

이때, 상기 반사방지막(41)은 유기물질로 형성하고, 상기 감광막패턴(43)은 금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다. In this case, the anti-reflection film 41 is formed of an organic material, and the photoresist pattern 43 is formed by an exposure and development process using a metal wiring contact mask (not shown).

도 2b를 참조하면, 상기 감광막패턴(43)을 마스크로 상기 반사방지막(41)을 식각한다. Referring to FIG. 2B, the anti-reflection film 41 is etched using the photoresist pattern 43 as a mask.

이때, 상기 제2층간절연막(39)이 500 Å 이하로 과도식각된다. At this time, the second interlayer insulating film 39 is excessively etched at 500 kPa or less.

도 2c 및 도 2d 를 참조하면, 상기 감광막패턴(43)을 마스크로 상기 제2층간절연막(39)을 식각하되, 폴리머를 발생시키는 조건으로 실시한다. Referring to FIGS. 2C and 2D, the second interlayer insulating layer 39 is etched using the photoresist pattern 43 as a mask, but under the condition of generating a polymer.

이때, 상기 폴리머(도시안됨)를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖는 혼합가스, O2 및 Ar 가스를 플로우시키며 100 ∼ 140 분 동안 1800 ∼ 2200 TW 및 1800 ∼ 2200 BW 의 전력으로 실시한다. 여기서, 상기 폴리머는 상기 콘택홀(도시안됨)의 식각면을 따라 상기 감광막패턴(43)의 상측으로 이동되어 감광막과 같은 역할을 하게 된다. At this time, the etching process to generate the polymer (not shown) flows a mixed gas, O2 and Ar gas having a mixing ratio of CH2F2: CHF3 = 7: 8, and 1800-2200 TW and 1800-2200 BW for 100-140 minutes. Do it with power. Here, the polymer is moved above the photoresist pattern 43 along the etching surface of the contact hole (not shown) to serve as a photoresist.

또한, 상기 식각공정은 상기 식각장벽층(37) 상측으로 상기 제2층간절연막(39)을 2000 Å 이하의 두께만큼 남겨 실시한다.In addition, the etching process is performed by leaving the second interlayer insulating film 39 above the etching barrier layer 37 by a thickness of 2000 GPa or less.

도 2e를 참조하면, 상기 도 2d 의 공정후에 상기 비트라인용 금속층(31)을 노출시키는 금속배선 콘택홀(45)을 형성한다. Referring to FIG. 2E, a metal wiring contact hole 45 exposing the bit line metal layer 31 is formed after the process of FIG. 2D.

도 3a 내지 도 3f 는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성 방법을 도시한 단면도 및 단면 셈사진이다. 여기서, 상기 도 3a 및 도 3b 는 반사방지막 식각공정까지의 단면 셈사진을 도시하고, 상기 도 3d 는 상기 도 3c의 실제 단면 셈사진을 도시하며, 상기 도 3f 는 상기 도 3e의 실제 단면 셈사진을 도시한 것이다. 3A to 3F are cross-sectional and cross-sectional schematics illustrating a method for forming a contact hole in a semiconductor device according to a second embodiment of the present invention. 3A and 3B show cross-sectional schematics of the anti-reflection film etching process, FIG. 3D shows the actual cross-sectional schematics of FIG. 3C, and FIG. 3F is the actual cross-sectional schematics of FIG. 3E. It is shown.

도 3a를 참조하면, 하부절연층(도시안됨)이 형성된 반도체기판(도시안됨) 상에 장벽금속층(도시안됨), 금속층(도시안됨) 및 하드마스크층(도시안됨)으로 적층한다. Referring to FIG. 3A, a barrier metal layer (not shown), a metal layer (not shown), and a hard mask layer (not shown) are stacked on a semiconductor substrate (not shown) on which a lower insulating layer (not shown) is formed.

이때, 상기 금속층은 텅스텐으로 형성하고 상기 하드마스크층은 질화막으로 형성하는 것이 일반적이다. In this case, the metal layer is generally formed of tungsten and the hard mask layer is generally formed of a nitride film.

그 다음, 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 비트라인을 형성한다.Next, the stacked structure is etched by a photolithography process using a bit line mask (not shown) to form bit lines.

상기 비트라인 상에 제1층간절연막(도시안됨) 및 식각장벽층(도시안됨)을 형성하고 후속 공정으로 그 상부에 제2층간절연막(59)을 형성한다. A first interlayer insulating film (not shown) and an etch barrier layer (not shown) are formed on the bit line, and a second interlayer insulating film 59 is formed thereon in a subsequent process.

이때, 상기 제2층간절연막(59)은 저장전극용 산화막 및 저장전극의 형성공정후 형성되는 절연막으로 형성된 것이다. At this time, the second interlayer insulating film 59 is formed of an oxide film for a storage electrode and an insulating film formed after the formation process of the storage electrode.

그 다음, 상기 제2층간절연막(59) 상부에 반사방지막(61) 및 감광막패턴(63)을 형성한다. Next, an anti-reflection film 61 and a photosensitive film pattern 63 are formed on the second interlayer insulating film 59.

이때, 상기 반사방지막(61)은 유기물질로 형성하고, 상기 감광막패턴(63)은 금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다. In this case, the anti-reflection film 61 is formed of an organic material, and the photoresist pattern 63 is formed by an exposure and development process using a metal wiring contact mask (not shown).

도 3b를 참조하면, 상기 감광막패턴(63)을 마스크로 상기 반사방지막(61)을 식각한다. Referring to FIG. 3B, the anti-reflection film 61 is etched using the photoresist pattern 63 as a mask.

이때, 상기 제2층간절연막(59)이 500 Å 이하의 두께만큼 과도식각 된다. At this time, the second interlayer insulating film 59 is overetched by a thickness of 500 kPa or less.

도 3c 및 도 3d 를 참조하면, 상기 감광막패턴(63)을 마스크로 상기 제2층간절연막(59), 식각장벽층(57), 제1층간절연막(55) 및 하드마스크층(53)을 식각하되, 폴리머(도시안됨)를 발생시키며 실시하여 상기 비트라인용 금속층(51)을 노출시키는 금속배선 콘택홀(도시안됨)을 형성한다. 3C and 3D, the second interlayer insulating layer 59, the etch barrier layer 57, the first interlayer insulating layer 55, and the hard mask layer 53 are etched using the photoresist pattern 63 as a mask. However, a metal wiring contact hole (not shown) is formed to generate a polymer (not shown) to expose the bit line metal layer 51.

이때, 상기 폴리머를 발생시키는 식각공정은 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖는 혼합가스, O2 및 Ar 가스를 플로우시키며 60 ∼ 80 분 동안 1200 ∼ 1600 TW ( top watt ) 및 1100 ∼ 1500 BW ( bottom watt ) 의 전력으로 실시함으로써 상기 폴리머의 양을 조절하여 상기 콘택홀(67) 상측에 오버행 ( over hang ) 현상이 유발되는 것을 방지하여 상기 콘택홀(67)의 저부를 평탄화시켜 형성할 수 있도록 한다. At this time, the etching process for generating the polymer flows a mixed gas, O2 and Ar gas having a mixing ratio of CH2F2: CHF3 = 7: 8, and 1200 to 1600 TW (top watt) and 1100 to 1500 BW (for 60 to 80 minutes). bottom watt) to control the amount of the polymer to prevent overhang from occurring above the contact hole 67 so that the bottom of the contact hole 67 can be flattened and formed. do.

여기서, 상기 폴리머는 상기 콘택홀(67)의 식각면을 따라 상기 감광막패턴(63)상측으로 이동되어 감광막과 같은 역할을 하게 된다. Here, the polymer is moved above the photoresist pattern 63 along the etching surface of the contact hole 67 to serve as a photoresist.

도 3e 및 도 3f 를 참조하면, 상기 도 3d 의 공정후에 상기 비트라인용 금속층(51)을 노출시키는 금속배선 콘택홀(67)을 형성한다. 3E and 3F, after the process of FIG. 3D, a metal wiring contact hole 67 exposing the bit line metal layer 51 is formed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 높은 단차를 갖는 금속배선 콘택공정시 마스크 역할을 하는 감광막패턴의 무너짐을 방지하는 동시에 금속배선 콘택홀의 저부면을 평탄하게 형성할 수 있도록 하 여 콘택 특성을 향상시킬 수 있도록 하는 효과를 제공한다. As described above, the method of forming a contact hole in a semiconductor device according to the present invention prevents the photoresist pattern from acting as a mask during the metal wiring contact process having a high step, and simultaneously forms the bottom surface of the metal wiring contact hole. It provides an effect that can improve the contact characteristics.

Claims (8)

하부절연층이 형성된 반도체기판 상에 도전배선을 형성하는 공정과,Forming a conductive wiring on the semiconductor substrate on which the lower insulating layer is formed; 상기 도전배선 상부를 평탄화시키는 층간절연막을 형성하는 공정과,Forming an interlayer insulating film to planarize the upper portion of the conductive wiring; 상기 층간절연막 상부에 반사방지막 및 감광막패턴을 형성하는 공정과,Forming an anti-reflection film and a photoresist pattern on the interlayer insulating film; 상기 감광막패턴을 마스크로 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖는 혼합가스를 이용한 폴리머를 발생시키는 식각공정으로 상기 반사방지막 및 층간절연막을 식각함으로써 상기 도전배선을 노출시키며 동일한 폭을 갖는 콘택홀을 형성하는 공정을 포함하되,An etching process is performed to generate a polymer using a mixed gas having a mixing ratio of CH2F2: CHF3 = 7: 8 using the photoresist pattern as a mask to etch the anti-reflection film and the interlayer insulating film to expose the conductive wiring and to form a contact hole having the same width. Forming process, 상기 폴리머를 발생시키는 식각공정에서 상기 폴리머가 상기 감광막 패턴의 상측으로 이동하는 것을 포함하는 반도체소자의 콘택홀 형성방법.And forming the polymer into the upper portion of the photoresist pattern in the etching process of generating the polymer. 제 1 항에 있어서, The method of claim 1, 상기 폴리머를 발생시키는 식각공정은 CH2F2, CHF3, O2 및 Ar 가스를 플로우시키며 100 ∼ 140 분 동안 1800 ∼ 2200 TW 및 1800 ∼ 2200 BW 의 전력으로 실시하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.The etching process for generating the polymer is a method for forming a contact hole in a semiconductor device, characterized in that the flow of CH2F2, CHF3, O2 and Ar gas is carried out at 1800 ~ 2200 TW and 1800 ~ 2200 BW power for 100 to 140 minutes. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 폴리머를 발생시키는 식각공정은 CH2F2, CHF3, O2 및 Ar 가스를 플로우 시키며 60 ∼ 80 분 동안 1200 ∼ 1600 TW ( top watt ) 및 1100 ∼ 1500 BW ( bottom watt ) 의 전력으로 실시하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.The etching process for generating the polymer is characterized in that the flow of CH2F2, CHF3, O2 and Ar gas is carried out at a power of 1200 ~ 1600 TW (top watt) and 1100 ~ 1500 BW (bottom watt) for 60 to 80 minutes Method for forming a contact hole in a semiconductor device. 삭제delete 하부절연층이 형성된 반도체기판 상에 장벽금속층, 금속층 및 하드마스크층으로 적층된 비트라인을 형성하는 공정과,Forming a bit line stacked with a barrier metal layer, a metal layer, and a hard mask layer on the semiconductor substrate on which the lower insulating layer is formed; 상기 비트라인 상에 제1층간절연막 및 식각장벽층을 형성하는 공정과,Forming a first interlayer dielectric layer and an etch barrier layer on the bit line; 후속 공정으로 제2층간절연막, 반사방지막 및 감광막패턴을 형성하는 공정과,Forming a second interlayer insulating film, an antireflection film, and a photoresist pattern by a subsequent step; 상기 감광막패턴을 마스크로 CH2F2 : CHF3 = 7 : 8 의 혼합비를 갖는 혼합가스를 이용한 폴리머를 발생시키는 식각공정으로 상기 반사방지막, 제2층간절연막, 식각장벽층, 제1층간절연막 및 하드마스크층을 식각하여 상기 금속층을 노출시키며 동일한 폭을 갖는 금속배선 콘택홀을 형성하는 공정을 포함하되, The anti-reflection film, the second interlayer insulating film, the etching barrier layer, the first interlayer insulating film, and the hard mask layer are etched to generate a polymer using a mixed gas having a mixing ratio of CH2F2: CHF3 = 7: 8 using the photoresist pattern as a mask. Etching to expose the metal layer and forming a metal wiring contact hole having the same width, 상기 폴리머를 발생시키는 식각공정에서 상기 폴리머가 상기 감광막 패턴의 상측으로 이동하는 것을 포함하는 반도체소자의 콘택홀 형성방법.And forming the polymer into the upper portion of the photoresist pattern in the etching process of generating the polymer. 제 6 항에 있어서, The method of claim 6, 상기 폴리머를 발생시키는 식각공정은 O2 및 Ar 가스를 플로우시키며 100 ∼ 140 분 동안 1800 ∼ 2200 TW 및 1800 ∼ 2200 BW 의 전력으로 실시하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.The etching process for generating the polymer is a method for forming a contact hole in a semiconductor device, characterized in that the flow of O2 and Ar gas is carried out at a power of 1800-2200 TW and 1800-2200 BW for 100 to 140 minutes. 제 6 항에 있어서, The method of claim 6, 상기 폴리머를 발생시키는 식각공정은 O2 및 Ar 가스를 플로우시키며 60 ∼ 80 분 동안 1200 ∼ 1600 TW ( top watt ) 및 1100 ∼ 1500 BW ( bottom watt ) 의 전력으로 실시하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.The etching process for generating the polymer is a contact of a semiconductor device, characterized in that the flow of O2 and Ar gas is carried out at a power of 1200 ~ 1600 TW (top watt) and 1100 ~ 1500 BW (bottom watt) for 60 to 80 minutes Hole formation method.
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