KR101024653B1 - 반도체 메모리 소자의 모드 제어 장치 - Google Patents

반도체 메모리 소자의 모드 제어 장치 Download PDF

Info

Publication number
KR101024653B1
KR101024653B1 KR1020040077026A KR20040077026A KR101024653B1 KR 101024653 B1 KR101024653 B1 KR 101024653B1 KR 1020040077026 A KR1020040077026 A KR 1020040077026A KR 20040077026 A KR20040077026 A KR 20040077026A KR 101024653 B1 KR101024653 B1 KR 101024653B1
Authority
KR
South Korea
Prior art keywords
mode
signal
reset
reset signal
mode change
Prior art date
Application number
KR1020040077026A
Other languages
English (en)
Other versions
KR20060028037A (ko
Inventor
심재철
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040077026A priority Critical patent/KR101024653B1/ko
Publication of KR20060028037A publication Critical patent/KR20060028037A/ko
Application granted granted Critical
Publication of KR101024653B1 publication Critical patent/KR101024653B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Landscapes

  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 모드 제어 장치에 관한 것으로써, 특히, 사용자 모드시 사용되는 입력핀을 이용하여 사용자 모드와 구분되는 특정 모드로 진입할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 특정 모드의 변경을 위한 별도의 입력핀을 할당하지 않고, 사용자 모드에서 사용되는 발진신호 입력핀 과 리셋신호 입력핀을 그대로 사용한다. 이러한 발진신호 입력핀과 리셋신호 입력핀은 사용자 모드에서 필수적으로 사용되며 신호의 변화가 거의 없기 때문에 이러한 입력핀을 사용하여 특정 모드를 구현함으로써 안정적인 칩 동작을 보장할 수 있도록 한다.

Description

반도체 메모리 소자의 모드 제어 장치{Mode control device of semiconductor memory device}
도 1은 종래의 반도체 메모리 소자의 모드 제어 장치에 관한 개략적인 구성도.
도 2는 종래의 반도체 메모리 소자의 모드 제어 장치에 관한 파형도.
도 3은 본 발명에 따른 반도체 메모리 소자의 모드 제어 장치에 관한 구성도.
도 4는 본 발명에 따른 반도체 메모리 소자의 모드 제어 장치에 관한 파형도.
본 발명은 반도체 메모리 소자의 모드 제어 장치에 관한 것으로써, 특히, 사용자 모드시 사용되는 입력핀을 이용하여 사용자 모드와 구분되는 모드로 진입할 수 있도록 하는 기술을 개시한다.
도 1은 종래의 반도체 메모리 소자의 모드 제어 장치에 관한 개략적인 구성도이다.
종래의 반도체 메모리 소자의 모드 제어 장치는 사용자 모드시 사용되는 리셋신호 입력핀 RE_P과 발진신호 입력핀 OSC_P을 구비한다.
여기서, 리셋신호 입력핀 RE_P은 외부로부터 인가되는 리셋신호를 칩(1) 내부에 인가시키기 위한 입력핀이다. 그리고, 발진신호 입력핀 OSC_P은 외부로부터 인가되는 주기적인 발진신호를 칩(1) 내부에 인가시키기 위한 입력핀이다.
그리고, 종래의 반도체 메모리 소자의 모드 제어 장치는 사용자 모드에 사용되는 입력핀 중에서 입력핀 A_P를 칩 내부에 고전압을 인가시키기 위한 칩(1)으로 할당한다.
즉, 종래의 장치는 입력핀 A_P을 통해 칩(1) 내부에 구비된 고전압 감지회로(2)에 0V~12V 이상의 고전압이 인가되면, 고전압 감지회로(2)가 이를 검출하여 고전압 감지신호 SIG를 출력한다.
이때, 고전압 감지신호 SIG는 검출된 전압이 0V 일 경우 정상 전압으로 판단하고, 검출된 전압이 5V일 경우 고전압으로 판단한다.
이러한 종래의 반도체 메모리 소자의 모드 제어 장치는 특정 모드와 사용자 모드를 구분하기 위해 사용자 모드시 사용되는 입력핀 중 입력핀 A_P를 고전압 인가를 위한 핀으로 할당하여 고전압 감지회로(2)에 연결시킨다.
하지만, 도 2의 파형도에서 보는 바와 같이, 입력핀 A_P에 모드 진입을 위한 고전압의 인가시 내성 전압(Breakdown voltage;BV)이 발생하게 된다. 이에 따라, 특정 모드의 진입시 원하지 않는 오버슈트 전압(Over shoot voltage)이 발생하게 되어 입력핀 A_P과 연결된 고전압 감지회로(2)가 파괴될 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 사용자 모드시 사용되는 입력핀을 이용하여 사용자 모드와 구분되는 특정 모드로 진입함으로써 안정적인 칩 동작을 보장할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 모드 제어 장치는, 특정 모드 구간에서 리셋신호 입력핀으로부터 인가되는 리셋신호의 활성화시 발진신호 입력핀으로부터 인가되는 발진신호를 카운팅하여 모드 변경 구간을 나타내는 모드 변경 검출신호를 일정시간 동안 활성화시키는 모드 변경 제어부; 모드 변경 검출신호의 활성화시 리셋신호를 카운팅하여 모드 진입신호를 활성화시키는 모드 진입 제어부; 및 모드 진입 신호의 활성화시 리셋신호를 카운팅하여 최종 모드의 진입을 나타내는 최종 모드 신호를 활성화시키는 최종 모드 진입 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 소자의 모드 제어 장치에 관한 구성도이다.
본 발명은 칩(10)의 내부에 모드 변경 제어부(11), 모드 진입 제어부(12) 및 최종 모드 진입 제어부(14)를 구비한다.
여기서, 모드 변경 제어부(11)는 앤드게이트 AND1와 카운터 C1를 구비하여 모드 변경 검출신호 DET를 출력한다. 이를 위해, 앤드게이트 AND1는 발진신호 입력핀 OSC_P으로부터 인가되는 발진신호 OSC와 카운터 C1의 출력을 앤드연산한다. 카운터 C1는 특정 모드의 진입 구간에서 리셋신호 입력핀 RE_P으로부터 인가되는 리셋신호 RESET의 인가시 앤드게이트 AND1의 출력을 카운팅한다.
그리고, 모드 진입 제어부(12)는 앤드게이트 AND2, 노이즈 제거부(13) 및 앤드게이트 AND2를 구비하여 1차 모드의 진입을 알리는 모드 진입신호 FMS를 출력한다. 이를 위해, 앤드게이트 AND2는 리셋신호 RESET와 모드 변경 검출신호 DET를 앤드연산한다.
노이즈 제거부(13)는 리셋신호 RESET에서 짧은 펄스로 입력되는 노이즈성 펄스를 제거하여 일정시간 지연한 이후에 클리어 신호 CLR를 카운터 C2에 출력한다. 카운터 C2는 특정 모드 구간에서 노이즈 제거부(13)로부터 출력되는 클리어 신호 CLR의 인가시 앤드게이트 AND2의 출력을 카운팅한다.
또한, 최종 모드 진입 제어부(14)는 오아게이트 OR1,OR2와 카운터 C3를 구비하여 최종 모드의 진입을 알리는 최종 모드신호 OUT를 출력한다. 이를 위해, 오아게이트 OR1는 모드 진입신호 FMS와 발진신호 OSC를 오아연산한다. 오아게이트 OR2는 리셋신호 RESET와 오아게이트 OR1의 출력을 오아연산한다. 카운터 C3는 특정 모드 구간에서 모드 진입신호 FMS의 인가시 리셋신호 RESET를 카운팅한다.
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 소자의 모드 제어 장치에 관한 동작을 도 4의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 특정 모드 구간에서 카운터 C1의 출력신호인 모드 변경 검출신호 DET 는 리셋신호 RESET가 로우로 엑티브 되는 동안 하이 신호가 된다. 그리고, 카운터 C1는 리셋신호 RESET가 하이가 되는 시점(A)부터 카운팅 동작을 수행하여 일정시간 이후에 로우신호가 된다.
따라서, 모드 변경 가능 구간임을 알리는 모드 변경 검출신호 DET가 하이가 되는 구간동안 원하는 모드의 진입을 위한 외부 리셋신호 RESET의 조건(하이 또는 로우신호)을 입력해야 한다.
이때, 노이즈 제거부(13)는 리셋신호 RESET에서 짧은 펄스로 입력되는 노이즈성 펄스를 제거하여 일정시간 지연한 후 리셋신호 RESET가 하이가 되는 시점(A)에 클리어 신호 CLR를 하이로 출력한다.
이후에, 카운터 C2는 모드 변경 검출신호 DET와 리셋신호 RESET가 동시에 하이가 되는 구간에서, 리셋신호 RESET를 카운팅하여 1차 모드의 변경을 알리는 리셋신호 RESET가 하이가 되는 시점(B)에서 모드 진입신호 FMS를 하이신호로 출력한다.
이어서, 카운터 C3는 모드 변경 검출신호 DET 또는 발진신호 OSC가 하이가 되는 구간에서, 리셋신호 RESET를 카운팅하여 최종 모드의 진입을 알리는 리셋신호 RESET가 하이가 되는 시점(C)에서 최종 모드신호 OUT를 하이로 활성화시킨다.
이에 따라, 본 발명은 모드 진입신호 FMS에 따라 1차 모드로 진입하게 되면 내부의 시스템 클럭의 발진이 오프 상태가 된다. 이 상태에서 카운터 C3에 따라 리셋신호 RESET를 2차 카운팅 하여 최종 모드로 진입하기 때문에 사용자 모드와 차별성을 갖게 된다.
또한, 본 발명은 특정 모드의 변경을 위한 별도의 입력핀을 할당하지 않고, 사용자 모드에서 사용되는 발진신호 입력핀 OSC_P과 리셋신호 입력핀 RE_P을 그대로 사용하게 된다.
이러한 발진신호 입력핀 OSC_P과 리셋신호 입력핀 RE_P은 사용자 모드에서 필수적으로 사용되며 신호의 변화(0V~5V, 노말 전압)가 거의 없기 때문에 이러한 입력핀을 사용하여 특정 모드를 구현함으로써 안정적인 칩 동작을 보장할 수 있도록 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 사용자 모드시 사용되는 입력핀을 이용하여 사용자 모드와 구분되는 특정 모드로 진입할 수 있도록 하여 안정적인 칩 동작을 보장하고 사용자 모드와의 차별성을 제공할 수 있도록 한다.

Claims (6)

  1. 특정 모드 구간에서 리셋신호 입력핀으로부터 인가되는 리셋신호의 활성화시 발진신호 입력핀으로부터 인가되는 발진신호를 카운팅하여 모드 변경 구간을 나타내는 모드 변경 검출신호를 일정시간 동안 활성화시키는 모드 변경 제어부;
    상기 모드 변경 검출신호의 활성화시 상기 리셋신호를 카운팅하여 모드 진입신호를 활성화시키는 모드 진입 제어부; 및
    상기 모드 진입 신호의 활성화시 상기 리셋신호를 카운팅하여 최종 모드의 진입을 나타내는 최종 모드 신호를 활성화시키는 최종 모드 진입 제어부를 구비함을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
  2. 제 1항에 있어서, 상기 모드 변경 제어부는 상기 모드 변경 검출신호가 하이가 되는 구간동안 특정 모드로 진입하기 위한 상기 리셋신호의 조건이 입력됨을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
  3. 제 1항에 있어서, 상기 모드 변경 제어부는
    상기 리셋신호의 활성화시 상기 발진신호를 카운팅하여 상기 모드 변경 검출신호를 출력하는 제 1카운터; 및
    상기 발진신호와 상기 모드 변경 검출신호를 앤드연산하여 상기 제 1카운터에 출력하는 제 1앤드게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
  4. 제 1항에 있어서, 상기 모드 진입 제어부는
    상기 리셋신호에서 노이즈성 펄스를 제거하여 일정시간 지연한 이후에 클리어 신호를 출력하는 노이즈 제거부;
    상기 리셋신호와 상기 모드 변경 검출신호를 앤드연산하는 제 2앤드게이트; 및
    상기 클리어 신호의 활성화시 상기 제 2앤드게이트의 출력을 카운팅하여 상기 모드 진입신호를 출력하는 제 2카운터를 구비함을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
  5. 제 4항에 있어서, 상기 노이즈 제거부는 상기 모드 변경 검출신호의 활성화 상태에서 상기 리셋신호가 하이가 되는 시점에서 상기 클리어 신호를 활성화시킴을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
  6. 제 1항에 있어서, 상기 최종 모드 진입 제어부는
    상기 발진신호와 상기 모드 진입신호를 오아연산하는 제 1오아게이트;
    상기 리셋신호와 상기 제 1오아게이트의 출력을 오아연산하는 제 2오아게이트; 및
    상기 제 2오아게이트의 활성화시 상기 리셋신호를 카운팅하여 상기 최종 모 드신호를 활성화시키는 제 3카운터를 구비함을 특징으로 하는 반도체 메모리 소자의 모드 제어 장치.
KR1020040077026A 2004-09-24 2004-09-24 반도체 메모리 소자의 모드 제어 장치 KR101024653B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040077026A KR101024653B1 (ko) 2004-09-24 2004-09-24 반도체 메모리 소자의 모드 제어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040077026A KR101024653B1 (ko) 2004-09-24 2004-09-24 반도체 메모리 소자의 모드 제어 장치

Publications (2)

Publication Number Publication Date
KR20060028037A KR20060028037A (ko) 2006-03-29
KR101024653B1 true KR101024653B1 (ko) 2011-03-25

Family

ID=37138893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040077026A KR101024653B1 (ko) 2004-09-24 2004-09-24 반도체 메모리 소자의 모드 제어 장치

Country Status (1)

Country Link
KR (1) KR101024653B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017812A (ko) * 2000-08-31 2002-03-07 박종섭 테스트 모드 핀이 없는 마이크로컨트롤러의 테스트 모드진입을 위한 테스트인에이블신호발생장치
KR20030027217A (ko) * 2001-09-18 2003-04-07 주식회사 하이닉스반도체 반도체 기억 소자의 테스트 모드의 제어 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017812A (ko) * 2000-08-31 2002-03-07 박종섭 테스트 모드 핀이 없는 마이크로컨트롤러의 테스트 모드진입을 위한 테스트인에이블신호발생장치
KR20030027217A (ko) * 2001-09-18 2003-04-07 주식회사 하이닉스반도체 반도체 기억 소자의 테스트 모드의 제어 회로

Also Published As

Publication number Publication date
KR20060028037A (ko) 2006-03-29

Similar Documents

Publication Publication Date Title
KR100227350B1 (ko) 마이크로컴퓨터 시스템의 고장감시장치
JP7046522B2 (ja) イベント信号処理方法及びその方法を遂行するイベント基盤センサー
US7636227B2 (en) Noise immune over current protection with inherent current limiting for switching power converter
US20130195288A1 (en) Single-Wire Programmable MEMS Microphone, Programming Method and System Thereof
KR102020997B1 (ko) 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법
JP2017189027A (ja) 過電流検出回路
JP2008202997A (ja) 温度検出回路
US20190043349A1 (en) Method for traffic control
KR950020157A (ko) 워치독 타이머 장치
JP2011063231A (ja) 車両用電子制御装置
KR101024653B1 (ko) 반도체 메모리 소자의 모드 제어 장치
US9236852B2 (en) Input capture peripheral with gating logic
US6727721B2 (en) Method for switching from a first operating condition of an integrated circuit to a second operating condition of the integrated circuit
US20030088724A1 (en) Asynchronous bus interface apparatus
JP2017060120A (ja) 半導体装置および発振回路の制御方法
TW200623116A (en) Method of controlling mode register set operation in memory device and circuit thereof
JP2019106053A (ja) 半導体装置
KR100280453B1 (ko) 플래시메모리장치
JP2008152621A (ja) マイクロコンピュータ
KR100403339B1 (ko) 프로그램 카운터 컨트롤 프로세서
US6459752B1 (en) Configuration and method for determining whether the counter reading of a counter has reached a predetermined value or not
JP2007155659A (ja) モード設定回路
KR100942943B1 (ko) 반도체 소자
IT201800009272A1 (it) Circuito con avviso di condizioni di funzionamento critiche, dispositivo e procedimento corrispondenti
CN111123085A (zh) 一种测量方法及电路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee