KR101024143B1 - 마이크로패턴 형성 방법 - Google Patents

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Abstract

프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성한다. 레지스트 패턴의 공간부에 남아있는 레지스트막에 대하여 용해 프로세스를 실행하여, 남아있는 레지스트막 제거용 액체에 레지스트막이 용이하게 용해될 수 있도록 한다. 다음에, 남아있는 레지스트막에 액체가 공급된다.
레지스트, 패턴, 패터닝, 리소그래피, 공간부, 홀

Description

마이크로패턴 형성 방법{METHOD OF FORMING MICROPATTERN}
관련 출원의 상호 참조
본 발명은 2007년 7월 10일 출원되고, 본 명세서에서 내용 전체가 참조로 사용되는 일본 특허 출원 번호 제2007-181318호를 기초로 하여 우선권을 주장한다.
본 발명은 반도체 장치를 형성하기 위한 리소그래피 단계에 대한 패턴 형성 방법에 관한 것으로, 미세 패턴 형성을 가능하게 하는 패턴 형성 방법에 관한 것이다.
리소그래피 단계에서 원하는 형상으로 패턴을 형성하기 위해 다양한 패턴 형성 기술이 제안되었다. 특히, 반도체 장치와 액정 장치를 포함하는 다양한 전자 장치의 소형화 및 집적화가 상당히 증가함에 따라, 원하는 형상으로 보다 미세한 패턴을 형성할 수 있는 패턴 형성 기술이 최근에 필요하였다. 예를 들면, 광원으로서 UV(ultraviolet), DUV(deep ultraviolet), EUV(extreme ultraviolet), 또는 EB(electron beam)을 사용하여 노광 장치의 임계 분해능을 초과하는 미세 패턴을 원하는 형상으로 형성할 수 있는 패턴 형성 기술이 필요하였다.
따라서, 예를 들면, 전술한 임의의 광원을 사용하여 노광 장치의 임계 분해 능보다 더 미세하게 패턴을 원하는 형상으로 형성하는, 협소 공간(narrow space) 형성 기술로 불리우는 패턴 형성 기술이 제안되었다. 협소 공간 형성 기술의 예를 간략히 설명한다.
우선, 전술한 임의의 광원을 사용하여 레지스트막 상에 레지스트 패턴을 형성하고, 선정된 프로세스를 기초로 하여 레지스트막과 상호작용하는 상보막(complementary film)을 레지스트막 상에 형성한다. 후속하여, 레지스트막과 상보막 사이에, 예를 들면, 베이킹(baking) 프로세스에 의해 일종의 가교 혼합층을 형성한다. 혼합되지 않은 상보막의 일부를 레지스트막에서 제거하여, 레지스트 패턴을 구성하는 레지스트막에 있는 공간부보다 더 좁은 협소 공간부를 형성한다. 이러한 협소 공간 형성 기술은 전술한 임의의 광원을 사용하는 노광 장치의 임계 분해능보다 더 미세한 비아 플러그, 및 선폭이 임계 분해능보다 더 작은 상호접속부의 형성을 가능하게 한다.
협소 공간부 형성 기술의 한 유형으로서, RELACS™(Resolution Enhancement Lithography Assisted by Chemical Shrink)로 불리는 기술이 제안되었다. 예를 들면, 미쯔비시 전기 주식회사가 제공한 웹 특집 기사 "Semiconductor 0.1-μm hole pattern formation technique RELACS"에 개시된 바와 같이, 이 기술은 우선, 코팅에 의해, 레지스트 패턴의 일부로서 레지스트막에 형성되는 홀과 같은 공간 패턴 상에 상부층을 형성한다. 후속하여, 상부 코팅막과 상호작용하도록 레지스트막에 산성 성분을 가하여 막들 사이의 계면 부분에 열경화층을 형성하도록 레지스트막과 상부 코팅막에 가열 처리가 행해진다. 다음에, 순수한 물에 세척(rinsing)하여 열 경화층에 대응하는 부분을 제외한 상부 코팅막을 제거한다. 따라서, 레지스트막에 형성된 홀 등보다 더 미세한 공간 패턴이 형성된다.
그러나, 이러한 기술은 열경화층에 대응하는 부분을 제외한 상부 코팅막을 충분히 제거하지 못할 수도 있다. 따라서, 홀과 같은 미세한 공간 패턴을 형성하지 못할 수도 있다.
더욱이, 레지스트 상에 얇은 퇴적막 및 더 미세한 공간을 형성할 수 있는 기술이 인터넷 홈 페이지 Lam Research (2300 motif) and in Proc. of SPIE Vol. 6519 (2007)에 개시되어 있다. 이 기술은 임계 분해능에 가까운 크기를 갖는 패턴을 더 축소하는데 유효하다.
그러나, 임계 분해능에 가까운 크기를 갖고 개방된 패턴은, 풋팅(footing) 조건에 있거나, 리소그래피 처리시의 약간의 변동, 예를 들면, 노광량이나 베이킹 온도의 변동, 또는 현상 중 세척 조건의 변동에 기인하여 하프 개방될 수 있다. 이러한 조건에서, 전술한 RELACS 또는 2300MOTIF를 적용하게 되면, 미개방 패턴과 같은 적절하지 않은 패턴이 형성될 수 있다.
본 발명의 일 양상에 따라, 프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴의 공간부에 있는 상기 프로세스 타겟 기판의 프론트 표면에 수분 함유막을 형성하고, 상기 수분 함유막에 광을 조사하고, 상기 수분 함유막에 수분 함유 액체를 공급하는 단계를 포함하는 패턴 형성 방법이 제공된다.
본 발명의 다른 양상에 따라, 프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막에 대해 용해 프로세스를 실행하는 단계; 상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막을 제거하기 위해 상기 레지스트막 제거를 위한 액체를 공급하는 단계; 상기 레지스트막과의 상호작용을 통해 막으로 형성되는 패턴 형성 상보막을 위한 재료를, 상기 레지스트 패턴의 공간 부분에 도입하는 단계; 상기 패턴 형성 상보막을 위한 재료를 상기 레지스트막과 상호작용하도록 하여, 상기 공간 부분의 내측 표면 상에 상기 패턴 형성 상보막을 선택적으로 형성하는 단계; 및 상기 패턴 형성 상보막의 나머지 부분은 상기 공간 부분에 남겨둔 채, 막으로 형성되지 않은 상기 패턴 형성 상보막을 위한 재료의 일부를 상기 공간 부분의 내부로부터 제거하여, 상기 공간 부분의 바닥 표면의 일부를 노출시키는 단계를 포함하는 패턴 형성 방법이 제공된다.
본 발명의 또 다른 양상에 따라, 프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막에 대해 용해 프로세스를 실행하는 단계; 상기 레지스트막 제거를 위한 액체를 공급하는 단계 - 상기 액체는 상기 레지스트막과의 상호작용을 통해 막으로 형성되는 패턴 형성 상보막을 위한 재료를 포함함 -; 상기 패턴 형성 상보막을 위한 재료를 상기 레지스트막과 상호작용하도록 하여, 상기 공간 부분의 내측 표면 상에 상기 패턴 형성 상보막을 선택적으로 형성하는 단계; 및 상기 패턴 형성 상보막의 나머지 부분은 상기 공간 부분에 남겨둔 채, 막으로 형성되지 않은 상기 패턴 형성 상보막을 위한 재료의 일부를 상기 공간 부분의 내부로부터 제거하여, 상기 공간 부분의 바닥 표면의 일부를 노출시키는 단계를 포함하는 패턴 형성 방법이 제공된다.
본 발명에 따르면, 미세 패턴이 형성될 수 있도록 하는 패턴 형성 방법이 제공될 수 있다.
(제1 실시예)
우선, 본 발명의 제1 실시예에 따른 패턴 형성 방법을 도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하여 설명할 것이다. 본 실시예에서는 패턴 형성 상보막이 레지스트 패턴으로 작용하도록 함으로써 협소 공간을 형성하는 기술을 주로 설명할 것이다. 협소 공간의 형성을 가능하게 하는 것에 더하여, 본 실시예에 따른 협소 공간 형성 기술은 공간부에서 결함을 감소시킨다.
예를 들면, 레지스트막에 형성된 제1 레지스트 패턴의 공간부(공간 패턴)에 남아있는 레지스트 결함은 제거되는 한편, 공간부는 협소하게 된다. 다음에, 협소해진 공간 패턴을 기초로, 상호접속부를 형성하는 비아 플러그 또는 콘택트 플러그 또는 트렌치 패턴과 같은 플러그 형성을 위한 홀 패턴이 형성된다. 본 실시예에 따라 형성된 협소 공간 패턴을 구비한 제2 레지스트 패턴은 결함이 거의 없는 마이크로패턴이다. 따라서, 본 실시예를 적용하게 되면 반도체 장치 및 액정 장치와 같은 다양한 전자 장치의 신뢰성을 향상시킨다. 즉, 본 실시예에 따른 패턴 형성 기술은 반도체 장치 및 액정 장치를 제조하는 방법과 같은 전자 장치 제조 방법에 적용가능하다. 이하에 본 실시예를 상세히 설명한다.
우선, 도 1 및 도 2a에 도시된 바와 같이, 예를 들면, SiO2로 구성된 층간 절연막(2)이, 프로세스 타겟 기판으로서의 반도체 기판(1)의 하나의 주면(프론트 표면) 상에 일종의 프로세스 타겟 막으로서 형성된다. 이것은 도 1의 흐름도에서 단계 1 (S-1)로서 도시되어 있다. 계속해서, ArF 광에 대한 반사 방지막(3)이 스핀 코팅법에 의해 층간 절연막(2) 상에 또한 일종의 프로세스 타겟 막으로서 형성된다. 이것은 도 1의 흐름도에서 단계 2 (S-2)로서 도시되어 있다. 계속해서, AfF 광에 대한 감광성인 화학 증폭 레지스트막(4)이 스핀 코팅법에 의해 반사 방지막 상에 형성된다. 이것은 도 1의 흐름도에서 단계 3 (S-3)로서 도시되어 있다.
다음에, 방사 또는 대전 입자 라인을 사용하여 레지스트막(4) 상에 잠상(latent image)이 형성된다. 이 경우에, 반도체 기판(1) 상에 형성될 상호접속 패턴(도시 생략)에 정렬되지만, 이하에 설명되는 패턴(5a)은 ArF 노광 장치(도시 생략)를 사용하여 노광된다. 이것은 도 1의 흐름도에서 단계 4 (S-4)로 도시되어 있다. 이러한 ArF 노광 단계에서, 도면에는 도시되지 않았지만, ArF 노광 장치 상에 설치된 노광 마스크에 형성되는 홀 패턴을 포함하는 마스크 패턴이, 감소되도록 반도체 기판(1) 상의 레지스트막(4) 상에 투영된다. ArF 노광 단계에서, 노광 마스크 및 반도체 기판(1)은 마스크 패턴을 노광하고 마스크 패턴 정렬 동안 레지스트 마스크(4)의 프론트 표면으로 마스크 패턴을 이송하도록 서로 상대적으로 이동된다.
계속해서, 마스크 패턴이 노광되고 이송되는 레지스트막(4)을 포함하는 전체의 반도체 기판(1) 상에 적어도 대략 75℃에서 가열 프로세스가 실행된다. 이것은 도 1의 흐름도에서 단계 5 (S-5)로 도시되어 있다. 후노광 베이킹 프로세스가 실행되는 온도는 레지스트막(4)에 산확산 반응이 유효하게 발생하는 값으로 설정될 필요가 있다. 이 경우에, 후노광 베이킹 프로세스는 현상된 레지스트 패턴의 치수 균일도가 수용가능한 범위 내에 들어오는 대략 120℃에서 실행된다. 다음에, 후노광 베이킹 프로세스가 행해지는 전체의 반도체 기판(1)은 실온으로 냉각된다.
다음에, 잠상이 형성된 레지스트막(4)의 영역 또는 잠상이 형성되지 않은 레지스트막의 영역이 선택적으로 제거하여 제1 레지스트 패턴(5)을 형성한다. 이 경우에, 냉각된 레지스트막(4)에 현상 프로세스를 실행하여, 레지스트막(4) 상에 공간 패턴(공간부)으로 홀 패턴(5a)을 포함하는 제1 레지스트 패턴(5)을 형성한다. 이것은 도 1의 흐름도에서 단계 6 (S-6)으로 도시되어 있다. 이 경우에, 형성된 제1 홀 패턴(5a)의 직경은 대략 100nm이다. 또한, 현상 프로세스 단계의 완료 후에, 본 발명자들은 분해능이 대략 60nm인 DUV 광 결함 검사 장치를 사용하여 결함에 대한 결과 구조를 검사하였다. 제1 레지스트 패턴(5)의 프론트 표면에서는 미개방된 제1 홀 패턴(5a)은 관찰되지 않았다. 그러나, 제1 홀 패턴(5a) 내측에 원치않는 레지스트막(4a)이 잔류물로서 남아있었다.
도 1 및 도 2b에 도시된 바와 같이, 제1 레지스트 패턴(5a)에 이방성 에칭 프로세스, 일종의 건식 에칭을 실행하여, 제1 홀 패턴(5a) 내측으로부터 잔류물(4a)을 제거한다. 이것은 도 1의 흐름도에서 단계 7 (S-7)로 도시되어 있다. 이 경우에, 제1 레지스트 패턴(5)이 형성되는 반도체 기판(1)이 건식 에칭 장치에 설치된다. 다음에, 산소 플라즈마에 의해 주소 제1 홀 패턴(5a)이 건식 에칭된다. 이 때, 건식 에칭 조건은, 반도체 기판(1)의 프론트 표면(1a)에 수직인 방향에서의 에칭율이 다른 방향에서의 에칭율보다 높도록 설정된다. 보다 상세하게는, 제1 홀 패턴(5a)에 있는 잔류물(4a)을 그 잔류물(4a)의 크기 또는 양에 따라 위로부터 파쇄하여 제거할 수 있는 에칭율로 건식 에칭을 수행할 수 있다. 이 경우에, 두께(높이)가 대략 5nm인 잔류물(4a)을 위로부터 파쇄하여 제거할 수 있는 에칭율로 건식 에칭을 수행한다. 잔류물(4a)이 없는 것으로 나타나는 제1 홀 패턴(5a)에 대한 것이더라도, 상기 프로세스는 공간 패턴의 프론트 표면으로부터 유기 오염물을 제거하는데 유효하다.
잔류물 제거 프로세스는 건식 에칭에 한정되는 것은 아니다. 제1 홀 패턴(5a) 내측으로부터 잔류물(4a)을 제거하거나 가능한 패턴 결함을 회피할 수 있도록 잔류물의 크기를 줄일 수 있는 방법에 대응하는 임의의 다른 프로세스를 사용해도 된다. 그러나, 잔류물 제거 프로세스에서, 공간 패턴의 폭이 증가되면 후속의 홀 감소 효과가 열화된다. 따라서, 잔류물 제거 프로세스는 반도체 기판(1)의 프론트 표면(1a)에 수직인 방향에서의 에칭율이 다른 방향에서의 에칭율보다 높도록 이방성 에칭에 의해 수행되는 것이 바람직하다.
다음에, 도 1 및 도 3a에 도시된 바와 같이, 스핀 코팅법에 의해 제1 레지스트 패턴(5) (레지스트막(4)) 상에 패턴 형성 상보막(7)용 재료(6)가 제공되면서, 잔류물(4a)이 제거된 홀 패턴(5a)에 채워지고, 레지스트막(4)과의 상호작용에 의해 패턴 형성 상보막(7)에 재료(6)가 형성된다. 이것은 도 1의 흐름도에서 단계 8 (S-8)로 도시되어 있다. 패턴 형성 상보막(7)의 재료(6)는 RELACS™(Resolution Enhancement Lithography Assisted by Chemical Shrink) 재료로 불린다.
다음에, 도 1 및 도 3b에 도시된 바와 같이, RELACS™ 재료(6) 및 레지스트막(4)에 그 RELACS™ 재료(6)와 레지스트막(4)이 서로 상호작용하여 제1 레지스트 패턴(5) (레지스트막(4))의 프론트 표면 위에 패턴 형성 상보막(7)을 형성하도록 가열 프로세스(베이킹 프로세스)를 실행한다. 이것은 도 1의 흐름도에서 단계 9 (S-9)로 도시되어 있다. 특히, RELACS™와 레지스트막(4)이 혼합되는 혼합층을 열적으로 가교화하기 위해 베이킹 프로세스를 실행함으로써 패턴 형성 상보막(7)이 형성된다. 따라서, 패턴 형성 상보막(7)은 제1 홀 패턴(5a)의 전체 내부를 채우기 위해 형성되는 것은 아니다. 패턴 형성 상보막(7)은 제1 홀 패턴(5a)의 내부측 표면을 커버하기 위해 홀 패턴(5a)의 바닥 표면의 에지에 선택적으로 성장됨으로써 형성된다. 패턴 형성 상보막(7)은 이후 RELACS™막으로 칭한다. 계속해서, RELACS™막(7)이 형성되는 전체의 반도체 기판(1)이 냉각된다.
다음에, 도 1 및 도 4a에 도시된 바와 같이, 냉각된 전체의 반도체 기판(1)을, 예를 들면, 순수한 물로 세척하여, 제1 홀 패턴(5a) 내측으로부터 그리고 제1 레지스트 패턴(5)의 프론트 표면으로부터 아직 막으로 형성되지 않은 RELACS™ 재료(6)를 제거한다. 따라서, 제1 홀 패턴(5a)의 내부 측 표면 상에 그리고 제1 레지스트 패턴(5)의 프론트 표면 상에 RELACS™막(7)만이 남게 된다. 이것은 도 1의 흐름도에서 단계 10 (S-10)으로 도시되어 있다. 결과적으로, 제1 홀 패턴(5a)은 부분적으로 노광, 즉, 바닥 표면의 에지를 제외한 제1 홀 패턴(5a)의 전체 영역을 노광함으로써 줄어든다. 이 경우에, 제1 홀 패턴(5a)은 패턴(5a)의 직경이 전술한 대략 100nm에서 대략 80nm로 감소되도록 줄어든다. 제1 홀 패턴(5a)이 감소된 협소 공간 패턴을 이후 제2 홀 패턴(8a)이라 칭한다. 제2 홀 패턴(8a)을 포함하고 제1 레지스트 패턴(5)과 RELACS™막(7)으로 구성된 레지스트 패턴을 제2 레지스트 패턴(8)이라 칭한다. 세척 프로세스 단계를 완료한 후, 본 발명자들은 분해능이 대략 60nm인 DUV 광을 사용하여 결함에 대해 결과의 반도체 기판을 검사하였다. 다음에, 미개방 제2 홀 패턴(8a) 대 개방 제2 홀 패턴(8a)의 비율은 대략 1 대 1억(100 million)이었다. 따라서, 본 실시예에 따른 패턴 형성 방법의 주요 단계가 완료된다.
다음에, 도 1 및 도 4b에 도시된 바와 같이, 마스크로서 제2 레지스트 패턴(8)을 통해 반사 방지막(3)이 프로세싱되어, 제2 홀 패턴(8a)과 통신하도록 반사 방지막(3)을 관통하는 제1 쓰루홀(9)이 형성된다. 이 경우에, 제1 쓰루홀(9)은 반도체 기판(1)의 프론트 표면(1a)에 수직인 방향에서의 에칭율이 다른 방향에서의 에칭율보다 높도록 반사 방지막(3)에 이방성 에칭 프로세스(건식 에칭 프로세스)를 가하기 위해 산소 플라즈마를 사용하여 형성된다. 계속해서, 마스크로서 제1 쓰루홀(9)이 형성되는 반사 방지막(3)과 제1 레지스트 패턴(8)을 통해 층간 절연막(2)이 프로세싱되어, 제1 쓰루홀(9)과 통신하도록 층간 절연막(2)을 관통하는 제2 쓰 루홀(10)이 형성된다. 이 경우에, 제2 쓰루홀(10)은 플루오르화 탄소 함유 가스를 사용하여 제1 쓰루홀(9)이 형성되는 조건과 동일한 조건 하에서 층간 절연막(2)에 건식 에칭 프로세스를 실행함으로써 형성된다. 플러그 형성 홀 패턴(10)은 미세하고 제2 홀 패턴(8a)과 유사하게 직경이 대략 80nm이다.
다음에, 도 5a에 도시된 바와 같이, 플러그 형성 홀 패턴(10)이 형성되는 층간 절연막의 프론트 표면으로부터 레지스트막(4)과 반사 방지막(3)이 제거된다. 계속해서, 도 5b에 도시된 바와 같이, 콘택트 플러그 (비아 플러그)를 구성하는 장벽 금속막(11)과 컨덕터(12)가 제2 쓰루홀(10) 내측 및 층간 절연막(2)의 프론트 표면 상에 순차적으로 적층된다. 다음에, 도 5c에 도시된 바와 같이, 컨덕터(12) 및 장벽 금속막(11)이, 예를 들면, CMP법에 의해 플러그 형성 홀 패턴(10)에 채워진다. 따라서, 직경이 대략 80nm인 미세한 콘택트 플러그(12)가 층간 절연막(2) 내측에 형성되어, 플러그(12)의 측면과 바닥 표면이 장벽 금속막(11)으로 커버된다. 따라서, 본 실시예에 따른 전자 장치의 제조 방법의 주요 단계가 완료된다.
이제, 본 실시예의 비교예를 설명한다.
본 발명자들은 도 2b를 참조하여 전술되고 도 1의 흐름도에서 단계 7 (S-7)에 대응하는 이방성 에칭 단계(잔류물 제거 프로세스 단계)를 실행하지 않고, RELACS™막을 실험적으로 형성하였다. 즉, 제1 홀 패턴의 내측으로부터 잔류물을 제거하지 않고 제1 레지스트 패턴의 측벽 표면 및 상부 표면에 선택적으로 성장하여 형성된다. 따라서, 제1 홀 패턴의 직경은 대략 100nm에서 대략 80nm로 감소되어 제2 홀 패턴을 형성한다.
본 발명자들은 제2 홀 패턴이 전술한 단계들에 의해 형성되는 레지스트막의 전체 프론트 표면을 결함에 대해 검사하기 위해 분해능이 대략 60nm인, 본 실시예에 사용된 것과 동일한 DUV 광 결함 검사 장치를 사용하였다. 미개방 제2 홀 패턴대 개방 제2 홀 패턴의 비율은 대략 1 대 10000이었다. 또한, 미개방 제2 홀 패턴의 단면 형상을 검사하여, 레지스트막의 잔류물과 그 잔류물 상에 퇴적된 RELACS™막으로 이루어진 대형 잔류물을 발견하였다. 보다 상세하게, 본 발명자들은 레지스트막과 RELACS™막으로 구성된 잔류물이 제2 홀 패턴의 바닥 표면과 내측 표면에 형성되었다는 것을 발견하였다; 잔류물은 레지스트막과 RELACS™ 재료 간 상호작용을 통한 레지스트막과 RELACS™막의 성장 결과로 형성되었고, 그 폭은 대략 70nm였다. 그러한 잔류물은 현상 프로세스(단계 6)의 스테이지에서 제1 홀 패턴 내부의 현상액의 치환의 어려움에 기인한 불완전한 현상 프로세스에 의해 형성된 것으로 생각된다. 따라서, 레지스트막과 RELACS™막으로 구성된 잔류물이 미개방 제2 홀 패턴을 형성하였고, 결함 패턴으로 검출되었다는 것을 발견하였다.
따라서, 본 실시예의 경우와는 달리, 현상 단계(단계 6) 후의 잔류물 제거 프로세스 단계(단계 7)를 생략한 채로 RELACS™막이 형성된 비교예에서는 제1 홀 패턴 내측에 원치않는 레지스트막이 남을 수 있다. 레지스트막이 제1 홀 패턴 내측에 남게 될 때, RELACS™막이 잔류물 상에 형성된다. 따라서, 잔류물이 더 성장하게 되고, 홀이 블록킹될 수 있다. 즉, 제1 홀 패턴은 원하는 개방 형상을 갖도록 형성되지 않을 수 있고, 따라서 결함이 될 수 있다. 결함 패턴은 그 결함 패턴을 기초로 형성되는 플러그 형성 패턴 또는 상호접속 형성 패턴에 결함이 생기게 하는 경향이 있다. 결함있는 플러그 또는 상호접속 형성 패턴에 채워질 때, 컨덕터는 충분한 접촉을 보장하는데 어려움이 있다. 결과적으로, 전자 장치의 성능, 품질, 신뢰성, 내구성 등이 열화된다.
본 발명자들은 전술한 비교예에 따른 패턴 형성 방법에 의해 형성된 제1 및 제2 홀 패턴을 기초로 플러그 형성 패턴을 실험적으로 형성하였다. 실험 결과, 미개방 플러그 형성 패턴 대 수용가능한 플러그 형성 패턴의 비율은 대략 1 대 3,000이라는 것을 알았다. 즉, 그 결과, 플러그 형성 패턴의 형성시 결함 패턴의 발생율은 제2 홀 패턴의 형성시 결함 패턴의 것보다 적어도 3배 이상 높았다. 그러한 결함있는 개구는 제1 홀 패턴이 제2 홀 패턴으로 축소될 때 전술한 잔류물에 기인한 다수의 결함의 결과라는 것을 발견하였다. 또한, 그러한 결함 개구가 있는 플러그 형성 패턴은 층간 절연막을 구성하는 SiO2막을 완전히 에칭하지 못하거나 프로세스동안 SiO2막의 에칭을 정지하지 못하여 형성된다. 또한, SiO2막의 에칭 후, 홀 축소 후의 결과는 결함 패턴 발생율의 증가를 보였다. 이것은 RELACS™막뿐만 아니라 잔류물이 성장한 다수의 플러그 형성 패턴이 레지스트막의 잔류물 상에 남아 있기 때문으로 그 크기는 검출 민감도 이하였다.
대조적으로, 본 실시예에서, 플러그 형성 패턴(10)의 형성 후 미개방 플러그 형성 패턴(10)의 발생 확률은 전술한 바와 같이 대략 1 대 1억의 비율에 대응한다. 즉, 본 실시예에서, 잔류물 제거 프로세스 단계(단계 7)는 현상 단계(단계 6) 후에 실행되어, 제1 홀 패턴(5a) 내측으로부터 레지스트막(4)의 잔류물(4a)을 제거하고, RELACS™막(7)이 홀 축소용으로 형성된다. 따라서, SiO2막 에칭 단계 후에 결함 패턴 발생율이 증가하지 않았다. 따라서, 본 발명은 전술한 비교예에 비해 플러그 형성 패턴(10)의 형성 후 미개방 플러그 형성 패턴(10)의 발생 확률을 상당히 향상시킨다.
전술한 바와 같이, 노광 장치의 분해능의 한계를 초과하는 미세한 협소 공간 패턴(8a)에 대해서라도, 제1 실시예는 그러한 다수의 협소 공간 패턴(8a)을 원하는 형상으로 형성하도록 하는 한편, 협소 공간 패턴(8a)의 결함 발생율을 줄일 수 있다. 또한, 협소 공간 패턴(8a)을 기초로 콘택트 플러그(12) 등을 형성함으로써, 반도체 장치 및 액정 장치 같은 다양한 전자 장치를 그 장치의 성능, 품질, 신뢰성, 내구성 등을 열화시키지 않으면서 매우 소형화하고 집적되도록 제조할 수 있다. 또한, 미세한 콘택트 또는 비아 플러그가 통상적으로 형성될 때, 부적절한 전기 컨덕턴스 같은 결함에 대한 구제책으로서 각각의 상호접속에 대하여 두 개의 콘택트 또는 비아 플러그를 형성하는, 이중 비아라 불리우는 기술을 사용할 수 있다. 그러나, 이 기술은 두 개의 플러그를 형성할 필요가 있고, 따라서 필요한 단계의 수를 증가시켜 제조 효율을 감소시킬 수 있다. 대조적으로, 본 실시예는 미세한 콘택트 또는 비아 플러그가 거의 결함없이 형성되도록 할 수 있다. 결과적으로, 각각의 상호접속에 대해 하나의 콘택트 또는 비아를 형성하면 충분하다. 따라서, 본 실시예는 전자 장치의 제조 효율을 향상시킬 수 있고 제조 비용을 줄일 수 있다.
본 실시예에서, ArF 노출이 전술한 본 방법에 적용된다. 그러나, 본 발명은 이러한 양상에 국한되지 않는다. 예를 들면, ArF 광 대신 KrF 광을 노출 광원으로서 사용하고, ArF 화학 증폭 레지스트(chemical amplification resist)(4) 대신 KrF 화학 증폭 레지스트를 이용한 노출 처리에 본 실시예를 적용함으로써 전술한 것과 유사한 효과가 발휘될 수 있다. 대안으로, 전술한 것과 유사한 효과는 미세한 홀 패턴이 노출되게 하는 EUV 노출 처리 또는 EUV 노출 처리에 비해 상대적으로 큰 패턴을 노출시키는 수은(mercury) 램프로부터의 I 라인을 이용한 노출 처리에 본 발명을 적용함으로써 발휘될 수 있다. 게다가, 물론, 전술한 것과 유사한 효과는 많은 홀이 개방되지 않는 경우, 예를 들면, 매우 높은 프로세싱 정확도를 요구하며, 필라(pillar) 패턴의 팁이 부러지거나 닿아 해진 나노-인쇄(nano-imprint) 리소그라피 프로세스라고 불리는 것에 본 발명을 적용함으로써 발휘될 수 있다.
본 실시예는 제1 홀 패턴의 직경을 약 100nm 내지 약 80nm로 감소시키는 프로세스를 수행한다. 그러나, 제1 홀 패턴(5a) 또는 제2 홀 패턴(8a)의 크기는 이 양상에 국한되지 않는다. 본 실시예는 예를 들면, 노광 장치에 대한 조명 조건 및 NA 조건에 의해 결정된 임계 분해능에 근접한 크기로 홀 패턴 또는 공간 패턴의 폭을 감소시키는 단계에 물론 적용가능하다. 게다가, 제1 홀 패턴(5a)에서 제2 홀 패턴(8a)로의 축소량(홀이 좁아지는 양)은 약 20nm이다. 그러나, 축소량은 이 양상에 국한되지 않는다. 일반적으로, 결함 패턴 발생율은 축소량과 일관되게 증가한다. 따라서, 물론 협소 공간 패턴 형성 프로세스동안의 축소량의 증가는 본 발명의 응용성을 보다 편리하게 한다.
더욱이, 통상의 반사 방지막(3)은 산(acid)을 포함할 수도 있다. 산은 RELACSTM 재료(6)와 반응하여 제1 홀 패턴(5a)의 바닥 표면 전체에 걸쳐 RELACSTM막(7)을 형성할 수도 있다. 따라서, 본 실시예에서, 반사 방지막(3)이 형성되는 온도는 반사 방지막내의 산이 비활성화되는 온도로 증가된다. 이는 RELACSTM 막(7)이 반사 방지막(3) 상에 형성되어, 제1 홀 패턴(5a)의 바닥 표면을 형성하는 것을 억제한다.
이에 비해, 만일 반사 방지막(3)이 형성되는 온도가 반사 방지막내의 산이 비활성화되는 온도보다 낮은 경우, 반사 방지막(3)내에 산이 계속해서 존재하게 된다. 따라서, 반사 방지막(3)이 낮은 온도에서 형성될 때, RELACSTM 막(7)의 일부가 레지스트 패턴(5)(레지스트막(4))의 프론트 표면 상에 형성된 RELACSTM 막(7)의 일부만큼 두껍지 않다고 할지라도, RELACSTM 막(7)은 제1 홀 패턴(5a)의 바닥 표면으로부터 노출된 반사 방지막(3)의 일부 상에 형성될 수도 있다. 그러나, 반사 방지막(3)상에 형성된 RELACSTM 막(7)의 일부가 매우 얇기 때문에, 이 부분은 반사 방지막(3)내에 제1 쓰루홀(9)이 형성될 때 스크랩(scrap)된다. 따라서, 이 경우, 전술한 것과 유사한 효과가 발휘될 수 있다.
(제2 실시예)
이제, 본 발명의 제2 실시예에 따른 패턴 형성 방법이 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 기술될 것이다. 제1 실시예의 것과 동일한 제2 실시예의 구성요소들은 동일 참조 번호로 표시되며 상세히 기술되지 않을 것이다. 제1 실시예와는 달리, 본 실시예는 반사 방지막 대신에 하드 마스크층을 사용한다. 게다가, 레지스트 패턴 노출시, 소프트 X-레이(극도로 짧은 파장의 자외선; 극자외선(EUV: extreme ultraviolet))는 ArF 광 대신에 노출 광원으로서 사용된다. 게다가, 이방성 에칭 대신에, 홀 패턴 내부로부터의 잔류물을 제거하기 위해 액체가 사용된다. 본 실시예에 따른 패턴 형성 방법이 상세히 기술될 것이다.
우선, 도 6 및 도 7a에 나타난 바와 같이, 하드 마스크층(21), 일종의 프로세스 타켓막은 반도체 기판(1)의 프론트 표면(1a) 상에 형성된 층간 절연막(2)상에 스핀 코팅법으로 형성된다. 이 경우, 하드 마스크층(21)은 탄소 함유 코팅막과 스핀 온 글라스 코팅막을 순차적으로 형성함으로써 제조되었다. 이는 도 6의 흐름도에 단계 11(S-11)로서 나타나 있다. 순차적으로, 소프트 X-레이(EUV)에 민감한 화학 증폭 레지스트막(22)은 스핀 코팅법에 의해 하드 마스크층(21)상에 형성된다. 이는 도 6의 흐름도에 단계 12(S-12)로서 나타나 있다.
그 다음에, 제1 실시예에 따른 단계 4(S-4)의 경우에서와 같이, 잠상(미도시됨)은 레지스트막(22) 상에 선택적으로 형성된다. 그러나, 제1 실시예의 경우와 달리, 본 실시예에서는, 레지스트막(22)이 ArF 노광 장치 대신에 EUV 노광 장치(미도시됨)를 사용하여 잠상에 노출된다. 이는 도 6의 흐름도에 단계 13(S-13)으로서 나타나 있다.
다음으로, 제1 실시예에 따른 단계 5(S-5)의 경우에서와 같이, 잠상이 형성되는 레지스트막(22)을 포함한 전체 반도체 기판(1)은 약 75℃에서 가열된다. 후노광되는 전체 반도체 기판(1)은 실온로 냉각된다.
그 다음에, 제1 실시예에 따른 단계 6(S-6)의 경우에서와 같이, 제1 홀 패턴(23a)을 포함한 제1 레지스트 패턴(23)은 레지스트막(22) 상에 형성된다. 그러나, 본 실시예는 제1 실시예의 경우에서와 같이 직경이 100nm인 제1 홀 패턴 대신에 직경이 45nm인 제1 홀 패턴(5a)을 형성한다. 제1 실시예에 따른 제1 홀 패턴(5a)의 경우에서와 같이 제1 홀 패턴(23a) 내부에 원치 않는 레지스트막(22a)이 남겨져 있다.
다음으로, 제1 실시예에 따른 단계 7(S-7)의 경우에서와 같이, 잔류물(22a)은 제1 홀 패턴(23a)로부터 제거된다. 그러나, 제1 실시예와는 달리, 본 실시예는 잔류물(22a)를 제거하기 위해 이방성 에칭을 사용하지 않는다. 본 실시예에서, 우선, 레지스트 패턴(23)에 대해 용해 프로세스를 수행하며, 이는 레지스트막(22)이 제1 홀 패턴(23a) 내부에 남겨져 있는 잔류물(22a)을 제거하는데 사용되는 액체에 쉽게 용해되도록 하기 위한 것이다. 그 다음으로, 제거용 액체는 잔류물(22a)을 제거하는데 사용된다. 이 프로세스는 이하에 보다 구체적으로 기술될 것이다.
우선, 제1 레지스트 패턴(23)의 전체 프론트 층 부분 및 전체 잔류물(22a)에 대해 물 용해 프로세스를 수행하여, 레지스트막(22)의 프론트 표면이 수용액에 쉽게 용해되도록 한다. 이 경우, 레지스트막(22)의 프론트 표면(제1 레지스트 패턴(23))은 물에 세척된다. 다음으로, 레지스트막(22)은 건조 시간을 적절히 조절 하면서 스핀 건조된다. 이는 레지스트막(22)의 프론트 표면이 수분(수증기)을 흡착하게 하여 얇은 수분 함유막을 형성한다. 이러한 흡착 프로세스는 전술한 방법에 국한되지 않는다. 도면에는 나타나 있지 않지만, 얇은 수분막(moisture film)(24)은 또한 다음과 같이 레지스트막의 프론트 표면상에 형성될 수 있다. 레지스트막(22)의 프론트 표면 상에 형성된 수막(water film)으로 인해, 반도체 기판(1)은 많아야 0℃로 냉각되어 레지스트막(22)의 프론트 표면상에 얼음층을 형성한다. 동결되지 않은 수막은 레지스트막(22)의 프론트 표면으로부터 빠르게 제거되어 레지스트막(22)의 프론트 표면상에 약 1㎛ 두께의 얼음막을 형성한다. 대안으로, 얇은 수분막(24)은 높은 습도 영역에서, 반도체 기판(1)을 냉각하거나 반도체 기판(1)상에 응결수를 유발시킴으로써 레지스트막(22)의 프론트 표면상에 형성될 수 있다.
다음으로, 도 6 및 도 7b에 나타난 바와 같이, 수분 함유막(24)로부터 수분를 흡수하여 래디컬(radical)을 생성하기 위해, 프론트 표면상에 형성된 수분 함유막(24)를 갖는 레지스트막(22)(제1 레지스트 패턴(23))에는 약 200nm 미만의 파장 λ을 갖는 광이 조사된다. 따라서, 제1 레지스트 패턴(23) 상에 흡착된 수분은 소수성 수지층인, 제1 레지스트 패턴(23)의 프론트 표면에 수산기(OH기)를 첨가하여 래디컬화된다. 그 결과, 제1 레지스트 패턴(23)의 프런트층 부분은 친수성층(25)으로 바뀐다. 도면에 도시되지 않았지만, 약 200nm 미만의 파장 λ을 갖는 광을 레지스트막(22)에 조사할 수 있는 간단한 장치의 일례로는 엑시머 램프(excimer lamp)가 있다. 바람직하기로는, 엑시머 램프용 노출 광원은, 예를 들면, 172nm의 파장 λ을 갖는 Xe2 광원, 146nm의 파장 λ을 갖는 Kr2 광원, 또는 126nm의 파장 λ을 갖는 Ar2 광원이 있다. 본 발명자의 실험의 결과는 레지스트막(22)에 방사된 조사광의 감소된 파장은 조사광의 촉진을 막 표면에서 억제할 수 있게 한다. 이는 전술한 물에 의한 세척 단계동안 레지스트 패턴(23)의 디싱(dishing)을 쉽게 방지할 수 있게 한다.
물론, 상술되었으며 흡착 프로세스 및 광 조사 프로세스로 이루어진 물 용해 프로세스는 제1 홀 패턴(23a)내의 잔류물(22a)에 대해서도 유사하게 수행된다. 따라서, 잔류물(22a)은 전술한 것과 유사한 반응을 하기 때문에 친수성 잔류물(25)로 바뀐다.
다음으로, 도 6 및 도 8a에 나타난 바와 같이, 프런트층 부분 및 친수성 잔류물(25) 상에 형성된 친수성층(25)을 갖는 제1 레지스트 패턴(23)의 프론트 표면에 대해 세척이 수행된다. 따라서, 제1 레지스트 패턴(23)(레지스트막(22)의 프런트층 부분은 약 3nm만큼 용해된다. 제1 홀 패턴(23a)내에 남겨진 약 30nm의 폭을 가진 친수성 잔류물(레지스트 결함)(25)은 물에 용해됨으로써 제거된다. 전술한 물 용해 프로세스 및 물 세정 프로세스는 도 6의 흐름도에서 단계 14(S-14)로서 나타나 있다. 단계 I4에 나타난 물 용해 프로세스 및 물 세정 프로세스는 습식 에칭 프로세스용 프리프로세스(preprocess) 및 습식 에칭 프로세스의 종류라고 고려될 수 있다.
다음으로, 도 6 및 도 8b에 나타난 바와 같이, 제1 실시예에 따른 단계 8(S- 8)의 경우에서와 같이, RELACSTM 막(7)을 포함하는 수용액(26)이 제1 레지스트 패턴(23)(레지스트막(22))에 제공되어, 잔류물(25)이 제거되어진 제1 홀 패턴(23a)의 내부에 수용액(26)이 채워지게 된다.
다음으로, 도 6 및 도 9A에 나타난 바와 같이, 수용성 RELACSTM 재료(26)는 스핀 건조된다. 따라서, 수용성 RELACSTM 재료(26)내에 포함된 거의 모든 수분은 증발하게 되어 RELACSTM 재료(26)는 건조 스핀 코팅막(27)으로 바뀐다.
다음으로, 도 6 및 도 9b에 나타난 바와 같이, 제1 실시예에 따른 단계 9(S-9)의 경우에서와 같이, RELACSTM 재료(26)를 포함하는 스핀 코팅막(27)과 레지스트막(22)에 대해 베이킹 프로세스가 수행된다. 이러한 스핀 코팅막(27)의 RELACSTM 재료는 레지스트막(22)과 상호작용하여 제1 레지스트 패턴(23)(레지스트막(22))의 프론트 표면 상에 RELACSTM 막(28)을 형성한다. 다음으로, RELACSTM 막(28)이 형성된 전체 반도체 기판(1)이 냉각된다.
다음으로, 도면에는 도시되지 않았지만, 제1 실시예에 따른 단계 10(S-10)의 경우에서와 같이, 전체 냉각된 반도체 기판(1)은 물로 세정되어, 제1 홀 패턴(23a)의 내부로부터 그리고 제1 레지스트 패턴(23)의 프런트 표면으로부터, RELACSTM 막(28)으로 바뀌지 않은 수용성 스핀 코팅막(27)을 제거한다. 따라서, RELACSTM 막(28)만이 제1 홀 패턴(23a)의 내부측 표면과 제1 레지스트 패턴(23)의 프론트 표면상에 남겨진다. 그 결과, 제1 홀 패턴(23a)는 부분적으로 노출됨으로써 감소되며, 즉 바닥 표면의 에지를 제외한 제1 홀 패턴(23a)의 전체 영역을 노출함으로써 감소된다. 이 경우, 제1 홀 패턴(23a)이 감소되어, 패턴(23a)의 직경이 전술한 약 45nm에서 약 30nm로 감소되게 된다. 제1 홀 패턴(23a)이 감소되어진 협소 공간 패턴은 제2 홀 패턴을 구성한다. 제2 홀 패턴을 포함하고 제1 레지스트 패턴(23)과 RELACSTM 막(28)로 이루어진 레지스트 패턴은 제2 레지스트 패턴을 구성한다. 단계 10, 즉, 물 세정 단계에서, 수용액은 물 대신에 세정액(wash fluid)로서 사용되는 경우, 수용액은 세정용으로 사용될 수 있다. 따라서, 본 실시예에 따른 패턴 형성 방법의 주요 단계들이 완료되었다.
다음으로, 도면에는 도시되지 않았지만, 도 4b 및 도 5a 내지 도 5c를 참조하여 제1 실시예에서 기술된 것과 유사한 단계들은 층간 절연막(2) 내부에, 측면 및 하부면상에 베리어 금속막으로 피복되며 약 45nm의 직경을 갖는 미세한 콘택 플러그(12)를 형성하기 위해 수행된다. 따라서, 본 실시예에 따른 전자 장치를 제조하는 방법의 주요 단계들이 완료되었다.
본 발명자들은 전자빔의 조사에 기초한 충전 현상(charge up phenomenon)을 활용하는 전압 콘트라스트 방법을 이용하여 결함 홀 발생율을 위하여, 제2 홀 패턴에 기초하여 층간 절연막(2)에 콘택 플러그가 형성되는 콘택 홀 패턴을 실험하였다. 그 결과, 미개방 콘택 홀 패턴 대 수용가능한 콘택 홀 패턴의 비율은 1 대 1억이었다. 즉, 실험 결과는, 본 실시예에 따르면, 미세한 콘택 플러그가 형성되는 콘택 홀 패턴의 결함의 발생율은 제1 실시예의 경우만큼 매우 낮다는 것을 나타낸다. 따라서, 본 실시예는 잔류물 제거 프로세스가 수행되지 않은 경우에 비해 결함 발생율이 현저하게 향상시킨다.
이제, 본 실시예의 비교예가 기술될 것이다. 본 발명자들은 잔류물 제거 프로세스 단계를 생략한 채로 RELACSTM 막을 형성하였다; 이 잔류물 제거 프로세스 단계는 물 용해 단계 및 물 세정 단계로 이루어지며, 도 6의 흐름도의 단계 14(S-14)에 대응하고 도 7a, 도7b 및 도 8a를 참조하여 상술되었다. 즉, 전술한 제1 실시예의 비교예의 경우에서와 같이, 제1 홀 패턴에 남겨진 레지스트막의 잔류물을 제거하지 않고, RELACSTM 막은 제1 레지스트 패턴의 상부면 및 측벽 표면상에 선택적으로 성장 및 형성되었다. 따라서, 제1 홀 패턴의 직경은 약 45nm에서 약 30nm로 감소되어 제2 홀 패턴을 형성하였다.
그 다음으로, 전술한 단계들로 형성된 제2 홀 패턴에 기초하여, 콘택 플러그가 형성된 콘택 홀 패턴은 층간 절연막내에 형성되었다. 그 다음, 콘택 홀 패턴은 전술한 전압 콘트라스트 방법을 이용하여 결함 홀 발생율에 대해 실험되었다. 그 결과, 미개방 콘택 홀 패턴 대 수용가능한 콘택 홀 패턴의 비율은 약 10 대 1만이었다. 이 콘택 홀 패턴의 결함 홀 발생율은 전술한 본 발명에 따른 것보다 훨씬 더 높으며, 즉, 본 실시예에 따른 것만큼 약 10만배 높다.
또한, 본 발명의 발명자들은 미개방 제2 홀 패턴의 단면 형태를 조사하여, 약 30㎚ 폭의 레지스트막의 잔류물이 미개방 제2 홀 패턴 내에 형성된다는 것을 발견하였다. 이 레지스트막의 잔류물은 RELACS™ 재료와 상호작용하여 잔류물을 성장시키고, 이에 따라, 제2 홀 패턴의 바닥부를 실질적으로 완전히 채우게 된다. 그 결과, 결함 홀 패턴 대 허용 홀 패턴의 비율은 약 10 대 10000이 된다. 이러한 결함의 발생 메카니즘은 제1 실시예에서 기술한 바와 같으므로 후술하지 않는다.
전술한 바와 같이, 제2 실시예는 전술한 제1 실시예와 유사한 효과를 발휘할 수 있다. 건식 에칭 공정에 의해 잔류물 제거 프로세스를 수행하는 제1 실시예와 달리, 본 실시예는, 습식 에칭 공정에 의해 잔류물 제거 프로세스를 수행한다. 일반적으로, 습식 에칭 공정은 건식 에칭 공정보다 에칭 효율성이 더 높고, 에칭 장치의 구성을 더 간단하게 한다. 따라서, 본 실시예는 제1 실시예보다 더 효율적이며 제조 비용이 덜 요구된다.
본 실시예는 전술한 바와 같이 EUV 노출을 이용한다. 그러나, 본 발명은 이 양상으로 제한되는 것은 아니다. 본 발명자들의 실험의 결과는, 제1 실시예의 경우와 같이, EUV 화학 증폭 레지스트(22) 대신에 KrF 화학 증폭 레지스트를 이용하고 노출 광원으로서 EUV 광 대신에 KrF 광을 이용하는 노출 프로세스를 본 실시예에 적용함으로써, 전술한 것과 유사한 효과를 또한 얻을 수 있다는 것을 보여준다. 마찬가지로, 본 실시예에서는, ArF 노출 프로세스 또는 수은 램프로부터의 I 라인을 사용하는 노출 프로세스가 적용될 때에도 전술한 것과 유사한 효과를 얻을 수 있다는 것이 발견되었다.
본 실시예는 약 45㎚ 내지 약 30㎚의 제1 홀 패턴(23a)의 직경을 감소시키는 프로세스를 수행한다. 그러나, 제1 홀 패턴(23a) 또는 제2 홀 패턴의 사이즈는 이러한 양상으로 제한되는 것은 아니다. 제1 실시예와 유사하게, 본 실시예는, 예를 들어, 노광 장치에 대한 조명 조건 및 NA 조건에 의해 결정되는 임계 분해능에 근접한 사이즈로 홀 또는 공간 패턴의 폭을 감소시키는 공정에도 물론 적용가능하다. 또한, 제1 홀 패턴(23a)으로부터 제2 홀 패턴으로의 축소량(홀이 좁아지는 양)은 약 15㎚이다. 그러나, 이 축소량은 이러한 양상으로 제한되는 것은 아니다. 제1 실시예의 경우에서와 같이, 협소 공간 패턴 형성 프로세스 동안의 축소량의 증가는 본 실시예의 적용가능성을 더욱 유리하게 한다.
또한, 공간부 또는 홀부와 같은 제1 패턴(23a)이 수축될 필요가 없더라도, 제1 공간 패턴(23a)이 레지스트 패턴의 형성 후에 높은 결함 발생을 나타내는 경우에, 본 프로세스는 물론 효과적으로 적용가능하다. 더욱이, 제1 실시예의 경우와 같이, 본 실시예의 적용은, 노광 장치의 분해능의 한계에 근접한 사이즈로 미세한 공간 패턴을 형성하는 공정으로 제한되는 것은 아니다. 본 실시예는, 예를 들어, 전술한 도 6의 공정 14에서 도시된 물 용해 프로세스 및 물 세척 프로세스에서, 제1 레지스트 패턴(23)(레지스트막(22))이 물 또는 수용액에서 용해되어 제1 공간 패턴(23a)으로 확장하는 경우에 적용가능하고, 그 다음 본 실시예는 확장된 제1 공간 패턴(23a)을 조정한다. 본 실시예는 제1 공간 패턴(23a)의 확장에 대응하는 양의 RELACS™ 막(28)을 형성하여, 제1 공간 패턴(23a)을 좁힐 수 있다. 따라서, 통상 사이즈의 공간 패턴이 노출광으로서 일반적인 자외선 광을 이용해서 형성되더라도, 본 실시예는 결함 발생율을 급격하게 낮추면서 원하는 형태로 패턴을 형성할 수 있다.
또한, 전술한 바와 같이, 본 실시예에서, 용해하기 쉬운 제1 레지스트 패턴(23)을 형성하는 공정은 물에서 용해가능한 제1 레지스트 패턴(23)을 형성하는 공정에 대응한다. 본 실시예는, 물 또는 수용액이 제1 홀 패턴(23a) 내부로부터 잔류물(22a)을 제거하기 위한 부식액(etchant)으로서 사용되는 것을 특징으로 한다. 소수성 잔류물(22a)이 물 또는 수용액을 사용해서 제거되게 하기 위해서, 본 실시예는 소수성 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면 상에 수분 함유 막(24)을 형성한 다음, 자외선 광으로 제1 레지스트 패턴(23)을 조사한다. 따라서, 수산기 래디컬(OH 래디컬)이 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면 상에 생성되어, 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면이 수산기 래디컬과 반응할 수 있도록 한다. 이는, 수산기 래디컬과 반응한 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면에서의 수산기의 수를 증가시킨다. 따라서, 소수성 제1 레지스트 패턴(23) 및 잔류물(22a)은 물 또는 수용액에서 높은 용해도를 나타낸다.
그러나, 이러한 원리는 제1 레지스트 패턴(23)의 프론트 표면이 수분 함유 막(24)을 형성하도록 물을 흡수하게 하는 방법으로 제한되는 것은 아니다. 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면이 예를 들어, 물 대신에 과산화수소를 흡수하도록 함으로써 유사한 효과가 얻어질 수 있다. 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면이 과산화수소를 흡수하게 되면, 제1 레지스트 패 턴(23) 및 잔류물(22a)의 프론트 표면은, 최대 약 250㎚의 파장을 가지며 과산화수소에 의해 흡수될 수 있는 파장을 갖는 광으로 조사될 것이다. 따라서, 패턴 형성 프로세스는, 전술한 바와 같은 본 실시예에 따른 프로세스와 유사하게 구현될 수 있다. 즉, 제1 레지스트 패턴(23) 및 잔류물(22a)로 방사되는 광은 전술한 엑시머 선(excimer ray)으로 제한되는 것은 아니다. 전술한 본 실시예에 따른 프로세스와 유사한 패턴 형성 프로세스가, 제1 레지스트 패턴(23) 및 잔류물(22a)의 프론트 표면 상에 흡수된 물 또는 과산화수소에 의해 흡수될 수 있는 파장을 갖는 광을 이용해서 구현될 수 있다.
또한, 레지스트 패턴(23)의 형성 후에 제1 홀 패턴(공간부)(23a)에 남아 있는 원하지 않는 레지스트막(잔류물)(22a)을 제거하기 위해서, 전술한 방법은 레지스트 패턴(23) 상에 용해 프로세스를 수행하여 액체에 쉽게 용해될 수 있는 레지스트막을 형성한 다음, 그 액체를 사용해서 제거 프로세스를 수행한다. 그러나, 이 방법의 적용예는, 본 실시예의 경우에서와 같이 제거 프로세스 후에 공간 패턴을 감소시키는 프로세스로 제한되는 것은 아니다. 본 실시예에서 사용된 방법은, 프로세스가 프로세싱 공정으로 바로 진행하는 공간부에 남아 있는 원하지 않는 레지스트막의 제거 프로세스에도 물론 적용가능하다. 이 경우에, 용해 프로세스가 아직 수행되지 않은 공간 패턴은, 레지스트 패턴이 용해 프로세스 및 제거 프로세스의 결과로서 확장되는 공간 폭만큼 미리 좁아지는(미리 가늘어지는) 것이 바람직하다.
(제3 실시예)
이제, 본 발명의 제3 실시예에 따른 패턴 형성 방법이 도 10, 11a 및 11b를 참조해서 설명될 것이다. 제1 및 제2 실시예의 구성요소와 동일한 제3 실시예의 구성요소는 동일한 참조 번호로 표시되고 상세하게 설명되지 않을 것이다. 본 실시예는 홀 패턴 내부로부터 잔류물을 제거하는 공정을 제외하고는 제1 실시예와 실질적으로 유사하다. 제3 실시예가 구체적으로 후술될 것이다.
먼저, 도 10 및 11a에 도시된 바와 같이, 제1 실시예에 따른 공정 1(S-1) 내지 6(S-6)의 경우에서와 같이, 약 100㎚ 직경의 제1 홀 패턴(5a)을 포함하는 제1 레지스트 패턴(5)이 반도체 기판(1)의 프론트 표면(1a) 상에 제공되는 레지스트막(4) 상에 형성된다. 원하지 않는 레지스트막(4a)이 잔류물로서 제1 홀 패턴 내에 남아 있다.
후속하여, 제1 실시예의 공정 7(S-7)의 경우에서와 같이, 원하지 않는 레지스트막(4a)이 제1 홀 패턴(5a) 내부로부터 제거된다. 그러나, 제1 실시예와 달리, 본 실시예는 잔류물(22a)을 제거하기 위해 이방성 에칭을 이용하지 않는다. 본 실시예에서는, 먼저, 제2 실시예에 따른 공정 14(S-14)의 경우에서와 같이, 제1 홀 패턴(5a)에 남아 있는 원하지 않는 레지스트막(4a)을 제거하기 위해서, 용해 프로세스가 레지스트 패턴(5) 상에 수행되어 레지스트막(4)이 액체에 쉽게 용해되도록 한다. 후속하여, 제거 액체는 원하지 않는 레지스트막(4a)을 제거하는 프로세스를 수행하는데 사용된다. 그러나, 제2 실시예와는 달리, 본 실시예는 물 대신에 알칼리 용액을 사용해서 원하지 않는 레지스트막(4a)을 제거하는 프로세스를 수행한다. 본 실시예는 보다 구체적으로 후술될 것이다.
우선, 용해 프로세스가 레지스트막(4)의 전체 제1 레지스트 패턴(5) 및 잔류물(4a) 상에서 수행되어 레지스트막(4)의 프론트 표면이 알칼리 용액에 쉽게 용해되도록 한다. 도시하지는 않았지만, 잔류물(4a)을 형성하는 레지스트막(4) 및 제1 레지스트 패턴(5)의 프론트 표면은 193㎚ 파장의 ArF 광으로 전체적으로 조사된다. 따라서, 도 11a에 도시된 바와 같이, 레지스트막(4)으로 구성된 전체 잔류물(4a) 및 제1 레지스트 패턴(5)의 프론트 표면 층 부분 상에 산이 생성되어, 제1 레지스트 패턴(5)의 제1 층 부분의 프론트 표면 층 부분 및 전체 잔류물(4a)을, 알칼리 용액에 쉽게 용해될 수 있는 쉽게 용해가능한 막(31)으로 변화시킨다. 이 경우에, ArF 광의 조사량은, 부식액으로서 약 12의 pH 값을 갖는 알칼리 용액을 이용해서 잔류물(4a)이 제거될 때, 레지스트막(4)의 프론트 표면 층 부분이 약 5㎚만큼 용해되어 디싱을 발생시키는 조건을 만족하도록 설정된다.
그 다음, 도 10 및 11b에 도시된 바와 같이, 제1 홀 패턴(5a)의 내부는, 세척액으로서, 순수 물로 테트라메틸 암모늄 수산화물(TMAH;tetramethyl ammonium hydroxide) 현상액을 희석하여 생성되는 약 12의 pH 값을 갖는 알칼리 용액을 이용해서 세척된다. 레지스트 결함으로서 제1 홀 패턴(5a) 내에 남아 있는 잔류물(31)(4a)은 패터닝 동안에 이미 노출되었다. 따라서 잔류물(31)(4a)은, 패터닝 동안에 노출되지 않은 레지스트 패턴부(레지스트막(4)) 보다 약 12의 pH 값을 갖는 알칼리 용액에 더욱 잘 용해될 수 있다. 그 결과, 약 20㎚의 사이즈를 갖더라도, 잔류물(31)(4a)은 제1 홀 패턴(5a) 내부로부터 실질적으로 완전하게 제거될 수 있다. 그러나, 레지스트막(4)의 프론트 표면 층 부분은 약 5㎚만큼 알칼리 용액에 용해되어 디싱을 발생시킨다. 전술한 용해 프로세스(광 조사 프로세스) 및 세척 프로세스는 도 10의 플로우차트에서 공정 21(S-21)로 도시된다.
후속하여, 도시하지는 않았지만, 제1 실시예에 따른 공정 8(S-8) 내지 10(S-10)의 경우에서와 같이, RELACS™ 막(7)은 제1 홀 패턴(5a)의 바닥면의 에지 상, 및 제1 홀 패턴(5a)의 내부측 표면에 걸쳐 선택적으로 형성된다. 이에 따라 약 80㎚ 직경의 제2 홀 패턴(8a)이 형성된다. 제2 홀 패턴(8a)의 형성 공정이 완료된 후에, 본 발명의 발명자들은, 제1 실시예의 경우에서와 같이, 약 60㎚의 분해능을 갖는 DUV 광 결함 검사 장치를 사용해서 결함 검사를 수행한다. 그 다음, 미개방 제2 홀 패턴(8a) 대 수용가능한 제2 홀 패턴(8a)의 비율은, 제1 실시예의 경우에서와 같이 약 1 대 100,000,000이 된다. 이에 따라 본 실시예에 따른 패턴 형성 방법의 주 공정이 완료된다.
그 다음, 도시하지는 않았지만, 도 4b 및 5a 내지 5c를 참조해서 제1 실시예에서 기술된 공정과 유사한 공정이 수행되어, 층간 절연막(2) 내부에, 측면 및 바닥면 상에 장벽 금속막이 피복되고 약 80㎚의 직경을 갖는 미세 컨택 플러그(12)를 형성한다. 이에 따라 본 실시예에 따른 전자 장치 제조 방법의 주 공정이 완료된다.
전술한 바와 같이, 제3 실시예는 전술한 제1 및 제2 실시예와 유사한 효과를 발휘할 수 있다. 또한, RELACS™ 막(7)의 재료(6)가 약 12의 pH 값을 갖는 알칼리 수용액이면, 잔류물(4a)을 제거하는 공정은 RELACS™ 막(7)을 형성하는 공정과 결합될 수 있다. 이는 제5 실시예에서 후술될 것이다. 세척액(부식액)의 pH 값은 반드시 약 12로 설정될 필요는 없다. 세척액의 pH 값은, 잔류물(4a)이 잔류물(4a)의 사이즈 등에 따라 적절하게 제거될 수 있도록 적절하게 변경될 수 있다.
본 실시예는 제1 홀 패턴(5a)의 직경을 약 100㎚에서 약 80㎚로 줄이는 프로세스를 수행한다. 그러나, 제1 홀 패턴(5a) 및 제2 홀 패턴(8a)의 사이즈는 이러한 양상으로 제한되는 것은 아니다. 제1 실시예와 마찬가지로, 본 실시예는 예를 들어, 노광 장치에 대한 조명 조건 및 NA 조건에 의해 결정되는 임계 분해능에 근접한 사이즈로 홀 또는 공간 패턴의 폭을 감소시키는 공정에도 물론 적용가능하다. 또한, 본 실시예에서, 제1 홀 패턴(5a)으로부터 제2 홀 패턴(8a)으로의 축소량은 제1 실시예의 경우에서와 같이, 약 20㎚(알칼리 세척 공정 후에, 약 30㎚)이다. 그러나, 이 축소량은 이러한 양상으로 제한되는 것은 아니다. 제1 실시예의 경우에서와 같이, 협소 공간 패턴 형성 프로세스 동안의 축소량의 증가는 본 실시예의 적용가능성을 더욱 유리하게 한다.
전술한 바와 같이, 본 실시예에서, 용해하기 쉬운 제1 레지스트 패턴(5)의 프론트 표면 층 부분을 형성하는 공정은, 제1 레지스트 패턴(5)의 프론트 표면 층 부분 상에 산을 생성하여 이 프론트 표면 층 부분이 알칼리 용액에 쉽게 용해가능하게 하는 공정에 대응한다. 본 실시예는, 알칼리 용액이 제1 홀 패턴(5a)에서 잔류물(4a)을 제거하기 위한 세척액(부식액)으로서 사용되는 것을 특징으로 한다. 또한, 제1 레지스트 패턴(5)의 프론트 표면 층 부분 상에 산을 생성하기 위해서, 본 실시예는, 레지스트막(4)이 민감한 파장을 갖는 광으로 레지스트막(4)의 프론트 표면을 조사한다. 프론트 표면에 방사된 광의 강도는, 제1 홀 패턴(5a)에 남아 있 는 잔류물(4a)(레지스트 결함)이 이 광에 의해 용해될 수 있을 때 충분하고, 디싱과 같은 제1 레지스트 패턴(5)의 저하가 허용가능한 범위내에 포함되도록 설정되는 것이 바람직하다.
또한, 알칼리 세척액은 전술한 TMAH 현상액의 희석 용액으로 제한되는 것은 아니다. TMAH 현상액의 희석 용액 대신에 세척액으로서 콜린과 같은 유기 알칼리 용액 또는 KOH와 같은 무기 알칼리 용액을 이용해서 본 실시예와 유사한 효과가 얻어질 수 있다. 즉, 제1 레지스트 패턴(5)을 형성하는 레지스트막(4)을 실질적으로 용해시키지는 않으면서, 레지스트막(4)의 잔류물(4a)을 용해하도록 용액의 농도 및 pH값이 설정된 임의의 다양한 타입의 알칼리 용액이 세척액으로서 사용될 수 있다.
(제4 실시예)
이제, 본 발명의 제4 실시예에 따른 패턴 형성 방법이 도 12 및 13을 참조하여 설명될 것이다. 제1 내지 제3 실시예의 구성요소와 동일한 제4 실시예의 구성요소는 동일한 참조 부호에 의해서 표시되며, 상세히 설명되지 않을 것이다. 본 실시예는 RELACSTM 물질을 포함하는 수용액이 잔류물을 제거하기 위한 세척액(부식액)으로 사용된다는 점을 제외하고는 제2 실시예와 실질적으로 유사하다. 제4 실시예가 아래에서 보다 구체적으로 기술될 것이다.
먼저, 도 12 및 13에 도시된 바와 같이, 약 45㎚의 직경을 가지는 제1 홀 패턴(23a)을 포함하는 제1 레지스트 패턴(23)이, 제1 실시예에 따른 단계 1(S-1) 내지 단계 6(S-6)에서처럼 반도체 기판(1)의 프론트 표면(1a) 상에 제공되는 레지스 트막(22) 상에 형성된다. 도면에 도시되지는 않지만, 불필요한 레지스트막(22a)은 제1 홀 패턴(23a) 내부에 잔류물로서 남는다.
이어서, 도면에 도시되지는 않았지만, 용해 프로세스(물 용해 프로세스)가 전체 잔류물(22) 및 제1 레지스트 패턴(23)의 프론트 표면층부 상에서 수행되어, 레지스트막(22)의 프론트 표면이 RELACSTM 막(7)을 포함하는 수용액에서 용해되기 쉽게 한다. 이 경우에, 레지스트막(22)의 프론트 표면은, 도 6, 7a 및 7b를 참조하여 제2 실시예에서 기술된 바와 같이, 흡착 프로세스 및 발광 프로세스로 이루어지는 물 용해 프로세스에 의해서 RELACSTM 재료(6)를 포함하는 수용액(26)에 용해되기 쉽게 할 수 있다. 이것은 도 12의 흐름도의 단계 31(S-31)에 도시되어 있다.
이어서, 도 12 및 13에 도시된 바와 같이, 제2 실시예에 따른 단계 8(S-8)과 유사한 단계가 수행되어 제1 레지스트 패턴(23)(레지스트막, 22)의 물에 용해된 프론트 표면 상에, 그리고 제1 홀 패턴(23a) 내부에 RELACSTM 재료(6)를 포함하는 수용액을 제공한다. 이리하여, 제1 홀 패턴(23a) 내의 물에 용해된 잔류물(22a)이 수용액(26)에 용해되어 세척된다(에칭됨).
그 후에, 도면에 도시되지는 않았지만, 제2 실시예에 따른 단계 9(S-9) 및 단계 10(S-10)의 경우에서처럼, RELACSTM 막으로 형성되지 않은 수용액(26)은 제1 홀 패턴(23a)의 내부로부터, 그리고 제1 레지스트 패턴(23)의 프론트 표면으로부터 제거된다. 이때에, 수용액에 용해된 잔류물(22a)은 RELACSTM 막(28)으로 형성되지 않은 수용액(26)과 함께 제1 홀 패턴(23a)의 내부로부터 제거된다. 이리하여, 제2 실시예에서와 마찬가지로, RELACSTM 막(28)은 제1 홀 패턴(23a)의 바닥 표면의 에지 및 제1 홀 패턴(23a)의 내측 표면 위에 선택적으로 남겨져서 약 30㎚의 직경의 제2 홀 패턴을 형성한다. 본 실시예에 따른 패턴 형성 방법의 주 단계는 이렇게 완료된다.
그 후에, 도면에 도시되지는 않았지만, 도 4b, 5a-5c를 참조하여 제1 실시예에서 기술된 것과 유사한 단계들이 수행되어 층간 절연막(2) 내부에 측면 및 하부면 상에 장벽 금속막으로 피복되고, 약 30㎚의 직경을 가지는 미세 콘택트 플러그(fine contact plug, 12)를 형성한다. 이리하여, 본 실시예에 따른 전자 장치 제조 방법의 주 단계가 완료된다.
전술한 바와 같이, 제 4 실시예는 제1 내지 제3 실시예의 효과와 유사한 효과를 낼 수 있다. 또한, RELACSTM 재료(6)를 포함하는 수용액(26)이 제1 홀 패턴(23a)의 내부로부터 잔류물(22a)을 제거하기 위한 세척액으로서 사용될 수도 있다. 따라서, 본 실시예는, 제2 실시예와 비교하여, 단순화를 위하여 필요한 패턴 형성 단계 및 전자 장치 제조 단계의 수를 감소시킬 수 있다. 이것은 패턴 형성 단계와 전자 장치 제조 단계에서의 효율성의 증가 및 패턴 형성 단계 및 전자 장치 제조 단계의 비용의 추가적인 감소를 가능하게 한다.
(제5 실시예)
이제, 본 발명의 제5 실시예에 따른 패턴 형성 방법이 도 14, 15a 및 15b를 참조하여 기술될 것이다. 제1 내지 제3 실시예의 구성요소와 동일한 구성요소는 동일한 참조부호에 의해서 표시되며, 상세히 기술되지 않을 것이다. 본 실시예는 RELACSTM 재료를 포함하는 알칼리 용액이 잔류물을 제거하기 위한 세척액(부식액)으로서 이용된다는 점을 제외하고는 제3 실시예와 실질적으로 동일하다. 아래에 제5 실시예가 구체적으로 기술될 것이다.
먼저, 도 14 및 15a에 도시된 바와 같이, 약 100㎚의 직경을 가지는 제1 홀 패턴(5a)을 포함하는 제1 레지스트 패턴(5)이, 제3 실시예에 따른 단계 1(S-1) 내지 단계 6(S-6)의 경우에서처럼, 반도체 기판(1)의 프론트 표면(1a) 상에 제공되는 레지스트막(4) 상에 형성된다. 도면에 도시되지는 않았지만, 불필요한 레지스트막(4a)이 제1 홀 패턴(5a) 내부에 잔류물로서 남는다.
이어서, 용해 프로세스(물 용해 프로세스)가 전체 잔류물(4a) 및제1 레지스트 패턴(5)의 프론트 표면층부 상에서 수행되어 레지스트막(4)의 프론트 표면이 RELACSTM 재료(6)를 포함하는 알칼리 용액(41)에 용해되기 쉽도록 한다. 이러한 경우에, 도 10 및 11a를 참조하여 제3 실시예에서 설명한 바와 같은 발광 프로세스로 이루어지는 용해 프로세스를 수행함으로써, 레지스트막(4)의 프론트 표면이 RELACSTM 재료(6)를 포함하는 알칼리 용액에 용해되기 쉽도록 한다. 이것은 도 14의 흐름도의 단계 41(S-41)에 도시되어 있다.
그 후에, 도 14 및 15a에 도시된 바와 같이, 제3 실시예의 단계 8(S-8)에서 처럼, RELACSTM 재료(6)를 포함하는 알칼리 용액이 제1 레지스트 패턴(5)의 용해된 프론트 표면(레지스트막, 4) 상에, 그리고 제1 홀 패턴(5a) 내부에 제공된다. 이리하여, 제1 홀 패턴(23a) 내의 용해된 잔류물(31, 4a)은 수용액(26)에 용해되어 세척된다(에칭됨).
그 후에, 도면에 도시되지는 않았지만, 제3 실시예에 따른 단계 9(S-9) 및 단계 10(S-10)의 경우에서처럼, RELACSTM 막(7) 내에 형성되지 않은 알칼리 용액(41)이 제1 홀 패턴(5a) 내부 및 제1 레지스트 패턴(5)의 프론트 표면으로부터 제거된다. 이때에, 알칼리 용액(41)에 용해된 잔류물(31)은 RELACSTM 막(7) 내에 형성되지 않은 알칼리 용액(26)과 함께 제1 홀 패턴(5a) 내부에서 제거된다. 따라서, 제3 실시예와 마찬가지로, RELACSTM 막(7)은 제1 홀 패턴(5a)의 하부면의 에지 상에, 그리고 제1 홀 패턴(5a)의 내측 표면 위에 선택적으로 남겨져서 약 80㎚의 직경의 제2 홀 패턴을 형성한다. 본 실시예에 따른 패턴 형성 방법의 주 단계는 이렇게 완료된다.
그 후에, 도면에 도시되지는 않았지만, 도 4b, 5a 내지 5c를 참조하여 제1 실시예에서 기술된 것과 유사한 단계가 수행되어, 층간 절연막(2) 내부에, 측면 및 하부면 상에 약 80㎚의 직경을 가지는 장벽 금속막으로 피복된 미세 콘택트 플러그(12)를 형성한다. 본 실시예에 따른 전자 장치 제조 방법의 주 단계가 이렇게 완료된다.
전술한 바와 같이, 제5 실시예는 제1 내지 제4 실시예에서의 효과와 유사한 효과를 얻을 수 있다. 또한, RELACSTM 재료(6)를 포함하는 알칼리 용액(41)은 제1 홀 패턴(5a) 내부로부터 잔류물(31, 4a)을 제거하기 위한 세척액으로도 이용될 수 있다. 이처럼, 본 실시예는 제3 실시예와 비교할 때에 단순화를 위하여 필요한 패턴 형성 단계와 전자 장치 제조 단계의 수를 감소시킬 수 있다. 이것은 패턴 형성 단계 및 전자 장치 제조 단계의 효율성의 증가 및 패턴 형성 단계 및 전자 장치 제조 단계에서의 비용의 추가적인 감소를 가능하게 한다.
(제6 실시예)
이제, 본 발명의 제6 실시예가 도 16, 17a, 17b, 18a, 18b, 19a, 19b 및 20을 참조하여 기술될 것이다.
제6 실시예는, 전술한 제1 내지 제5 실시예에 따른 제조 단계에 대응하며, 레지스트 패턴(기준 패턴)의 바닥 공간의 폭(공간 상부 치수)이 레지스트 패턴의 상부의 폭(공간 바닥 치수)보다 상당히 작아 레지스트 패턴이 개방되지 않을 가능성을 나타내며, 패턴은 레지스트 패턴의 바닥 공간의 폭이 레지스트 패턴의 상부 공간의 폭에 근접하도록 보정된다.
임계 분해능에 가까운 크기를 가지는 마이크로패턴에 대하여, 도 17a에 도시된 바와 같이, 그렇지 않은 경우에는 프로세스 타겟 막(51) 상에 개방되는 레지스트 패턴(52)이, (예를 들면 노출량 또는 베이킹 온도의 변화, 또는 현상 중의 세정 조건의 변화와 같은) 리소그래피 프로세스에서의 약간의 변동에 기인하여, 도 18a 에 도시된 바와 같이 풋팅 조건(footing condition)이거나, 도 19a에 도시된 바와 같이 하프 개방 조건일 수 있을 것이다. 이러한 조건에서, 전술한 RELACS 또는 2300MOTIF가 인가되어 퇴적막(53)을 형성하고, 도 17b에 도시된 바와 같이 공간 퇴적막이 제거되며, 도 18b 및 19b에 도시된 바와 같이 패턴이 개방되지 않을 수 있을 것이다.
이리하여, 레지스트 패턴이 개방되지 않을 경우에는, 레지스트 패턴이 전술한 바와 같이 형성된 후에, 바닥 공간 폭이 상부 공간 폭에 근접하도록 패턴이 보정된다.
이제, 패턴 보정이 보다 상세하기 구체적으로 기술될 것이다.
도 20은 제6 실시예에 따른 프로세스 흐름을 도시한다. 먼저, 프로세스 타겟 기판이 준비된다. 그 후에, 레지스트막이 기판의 프로세스 타겟 막 상에 형성된다. 100㎚의 직경의 상호접속 비아가 형성되는 홀 패턴이 노출 및 현상에 의해서 형성된다(단계 S-51). 본 발명자는 SEM을 이용하여 패턴 형상에 대하여 기판의 전체 프론트 표면을 위에서 관찰하여(S-52) 몇몇 패턴의 바닥 공간의 폭이 매우 작음을 발견하였다.
따라서, 기판은 진공 챔버로 운반된다(S-53). 산소 기체가 진공 챔버(chamber)로 유입되어 이방성 에칭을 위한 산소 플라즈마를 형성한다(S-54). 패턴의 하부에 남은 레지스트는 주로 현상 동안의 부적절한 세정에 기인한다. 남은 레지스트는 레지스트 패턴, 즉 기준 패턴보다 더 많은 공극을 가지는 막이다. 따라서, 가속 전압, 전계, 자계 등의 이방성 및 처리 속도를 포함하는 제어 인자를 최적화함으로써, 패턴 형태가 거의 유지되면서 바닥 공간 폭이 상부 공간 폭과 실질적으로 동일하게 커질 수 있다.
그 후에, 기판이 배치된 동일한 챔버 내의 기체 종류가 CF4를 포함하는 플루오르화 탄소 기체로 교환된다(S-55). 플루오르화 탄소가 분해되고 레지스트 패턴 상에 퇴적되는 조건하에 처리가 수행되어, 레지스트 패턴의 프론트 표면 상에 플루오르화탄소의 퇴적막을 형성한다(S-56). 이어서, 기체 종류가 산호 및 플루오르화탄소(예를 들면, C4F6 함유 기체)로 교환된다(S-57). 기준 패턴 공간부에서의 퇴적막은 더 에칭되어 프로세스 타겟막을 노출시킨다(S-58).
이어서, 기판이 진공 챔버 밖으로 운반된다(S-59). 새롭게 형성된 패턴은 75㎚의 직경을 가지는데, 이것은 최초 패턴보다 25㎚ 더 작다. 프로세스 타겟 막은 새로운 패턴을 마스크로 하여 에칭된다(S-60). 그 후에, 프로세스 타겟 막 상에 금속이 퇴적된다(S-61). 과도한 금속은 CMP에 의해서 제거된다(S-62). 상호접속 비아가 형성된다(S-63).
전술한 제조 방법에 따르면, 레지스트 패턴의 바닥 공간의 폭이 레지스트 패턴의 상부 공간의 폭보다 상당히 작은 경우에는, 레지스트 패턴이 개방되지 않을 가능성을 나타내며, 레지스트 패턴의 바닥 공간의 폭이 레지스트 패턴의 상부 공간의 폭에 가까워지도록 패턴이 보정된다. 이것은 본 발명이 이용되지 않는 경우와 비교할 때에, 결함, 즉 개방되지 않은 패턴의 수의 상당한 감소를 가능하게 한다. 본 발명자는 결함 검사를 통해서 결함, 즉 개방되지 않는 패턴의 수는 최대 1/10까 지 감소될 수 있음을 확인하였다.
본 실시예에서, 미세 비아의 형성이 예시되었다. 그러나, 본 실시예는 미세 매립 상호접속(마이크로글로브) 패턴 형성에도 적용가능하다. 또한, 본 실시예는 임계 분해능에 근접한 크기를 가지고, 충분한 프로세스 마진을 제공하기 어려운 패턴 타입에도 적용가능하여, 분해능에 대한 충분한 마진을 제공하는 크기를 가지는 패턴의 소형화를 향상시키고, 제조 수율을 향상시킨다.
또한, 전술한 것과 동등한 마이크로홀이 다음의 단계에 의해서 형성될 수 있다. 하드 마스크가 레지스트막 아래에 사전형성된다. 레지스트는 패터닝되고, 기판이 진공 챔버로 운반된다. 레지스트의 하부 폭은 개방(opening) 프로세스를 거치고, 하드 마스크가 처리된다. 그 후에, 플루오르화탄소를 이용하여 하드 마스크 패턴 상에 퇴적막이 형성된다. 퇴적막이 하드 마스크의 리세스부로부터 제거된다. 프로세스 타겟 마스크가 또한 처리된다.
전술한 바와 같이, 본 발명의 제6 실시예에 따른 패턴 형성 방법은 프로세스 타겟 기판 준비 단계, 기준 패턴의 바닥 공간의 폭을 증가시켜서 기준 패턴의 바닥 공간의 폭을 기준 패턴의 상부 공간의 폭에 근접시키는 바닥 공간 폭 증가 단계 및 측벽막 증가 단계를 포함한다. 측벽막 증가 단계는 기준 패턴의 프론트 표면 상에 퇴적막을 형성하는 퇴적 단계와, 이방성 에칭에 의한 기준 패턴의 바닥 공간상의 퇴적막을 제거하여 기준 패턴의 바닥 공간보다 협소한 바닥 공간의 일부를 노출시키는 단계를 포함한다.
바람직하게, 측벽막 증가 단계는 복수 회 수행된다. 또한, 이방성 에칭은 바람직하게 제어되어 퇴적막이 기준 패턴의 프론트 표면 상에 형성되어, 기준 패턴의 바닥 공간상의 퇴적막에 대한 에칭율이 기준 패턴의 측벽부 상의 퇴적막에 대한 에칭율보다 높도록 된다.
기준 패턴이 반사를 방지할 필요가 있는 경우에, 프로세스 타겟 막 상에 반사 방지막이 형성되고, 레지스트막이 반사 방지막 상에 형성된다. 그 후에, 노광 장치가 이용되어 노출 원판 또는 빔 스캐닝 단위로 레지스트 상에 잠상을 형성한다. 필요한 경우에는 가열과 같은 잠상을 증폭하는 단계가 수행된다. 또한, 현상 단계 및 세정 단계가 수행되어 패턴을 생성한다.
이와 달리, 마크스로서의 전술한 레지스트 패턴에 의해 프로세스 타겟 막을 처리함으로써 획득되는 높은 탄소 콘텐츠를 가지는 산화막, 질화막 또는 유기막으로 기준 패턴이 형성될 수 있을 것이다.
바닥 공간 폭의 개구부에 대하여, 패턴이 프로세스 조건의 변화 등에 의해서 저하되는 경우에는, 가능한 원인은, 개구부의 노출에도 불구하고, 낮은 강도의 노출광, 또는 불충분한 반응이다. 따라서, 기체 조건의 밸런싱(balancing) 또는 가속 전압의 변경에 의해서 에칭 선택율이 적절하게 설정됨으로써 바닥 공간 폭이 증가하도록 보정이 수행된다. 객체가 레지스트인 경우에는 보정은 알칼리 용액의 활동성을 변경함으로써(예를 들면, 알칼리 용액의 농도를 변경하거나, 기능수(functional water)를 추가함으로써) 수행될 수 있다. 객체가 산화막인 경우에는, 보정은 알칼리 용액의 농도를 변경하는 데에 플루오르산(fluoric acid) 등을 이용하여 바닥 공간 폭을 증가시킴으로써 수행될 수 있다.
제6 실시예는 패턴 형성 방법에 의해서 형성되는 미세 홀 또는 글루브를 이용하여 미세 비아 또는 트렌치를 처리 타킷 기판상에 형성하는 반도체 장치의 제조 방법을 제공할 수 있다.
제6 실시예는 패턴 형성 방법에 의해서 형성되는 측벽 퇴적막 패턴을 이용하여 미세 상호접속을 형성하는 반도체 장치의 제조 방법 또한 제공할 수 있다.
본 발명에 따른 패턴 형성 방법은 전술한 제1 내지 제6 실시예에 한정되지 않는다. 예를 들면, 제1 내지 제6 실시예는 Mitsubishi Electric Corporation에 의해서 제공된 웹 특집 기사 "Semiconductor 0.1-㎛ hole pattern forming technique RELACS"에 개시된 RELACSTM 재료를 이용하여 수행된다. 그러나, RELACSTM 재료가 반드시 이용될 필요는 없다. 본 발명자의 실험 결과에 의하면, 예를 들면 레지스트 패턴과 상호작용하지 않는 통상의 피복막이 RELACSTM 재료를 대신하여 다음과 같이 이용될 수 있고, 피복막이 제1 홀 패턴(5a 또는 23a) 내에 제공되고 제1 레지스트 패턴(5 또는 23)이 가열되어, 피복막이 레지스트에 내포되며, 제1 홀 패턴(5a 또는 23a)의 직경의 감소를 가능하게 한다. 또한, 실험 결과는 이러한 기술이 제1 내지 제6 실시예의 효과와 유사한 효과를 나타냄을 보여준다.
또한, 제1 내지 제6 실시예의 설명에서, 이들 실시예에 따른 기술은 제1 레지스트 패턴(5 또는 23)의 공간부(5 또는 23a)처럼 노광 장치의 임계 분해능에 근접한 크기를 가지는 제1 홀 패턴(5a 또는 23a)를 형성한다. 그러나, 본 발명은 이러한 측면에 한정되지 않는다. 본 발명자의 실험 결과는 제1 내지 제6 실시예에 따른 기술은 본 기술을 적용하여 통상의 설계 규칙하에 형성된 공간 패턴의 공간 폭을 감소시키고, 상호접속 재료를 층간 절연막 내에 충진함으로써 형성되는 상호접속 패턴에도 적용가능함을 보여주며, 이 경우에 상호접속 패턴의 결함 밀도는 상당이 감소된다.
또한, 본 발명의 실시예에 따른 패턴 형성 방법이 영향을 미치는 제1 홀 패턴(5a 또는 23a)의 직경과 제2 홀 패턴(8a)의 직경은 전술한 치수에 한정되지 않는다. 본 발명에 따른 패턴 형성 방법은, 예를 들면 형성될 홀 패턴의 직경의 치수가 최대 약 100㎚라는 가정하에, 전술한 효과와 유사한 효과를 얻을 수 있다. 또한, 예를 들면 형성될 홀 패턴이 적어도 1의 종횡비를 가진다는 가정하에 전술한 것과 유사한 효과가 얻어질 수 있다. 이와 달리, 본 발명의 실시예에 따른 패턴 형성 방법은, 예를 들면 형성될 L/S 패턴(line-and-space pattern)의 공간 패턴이 최대 약 50㎚의 폭을 가지는 것으로 형성된다는 가정하에 전술한 것과 유사한 효과를 얻을 수 있다. 또한, 본 발명의 실시예에 따른 패턴 형성 방법은, 예를 들면 형성될 L/S 패턴의 공간 패턴이 적어도 2의 종횡비를 가진다는 가정하에 전술한 것과 유사한 효과를 얻을 수 있다.
전술한 바와 같이, 본 발명의 한 측면에 따르면, 미세 패턴이 형성될 수 있도록 하는 패턴 형성 방법이 제공될 수 있다.
본 기술분야의 당업자에게는 추가적인 장점 및 변형이 용이할 것이다. 따라서, 넓은 측면에서의 본 발명은 본 명세서에 도시되고 기술된 상세한 설명 및 대표적인 실시예에 한정되지 않는다. 따라서, 특허청구범위 및 그 등가물에 의해서 규 정되는 본 발명의 기술적 사상 또는 범위로부터 벗어나지 않고서 다양한 변경이 이루어 질 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 패턴 형성 방법을 도시하는 흐름도.
도 2a는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제1 단계를 도시하는 단면도.
도 2b는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제2 단계를 도시하는 단면도.
도 3a는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제3 단계를 도시하는 단면도.
도 3b는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제4 단계를 도시하는 단면도.
도 4a는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제5 단계를 도시하는 단면도.
도 4b는 본 발명의 제1 실시예에 따른 패턴 형성 방법의 제6 단계를 도시하는 단면도.
도 5a는 본 발명의 제1 실시예에 따른 전자 장치를 제조하는 방법의 제1 단계를 도시하는 단면도.
도 5b는 본 발명의 제1 실시예에 따른 전자 장치를 제조하는 방법의 제2 단계를 도시하는 단면도.
도 5c는 본 발명의 제1 실시예에 따른 전자 장치를 제조하는 방법의 제3 단계를 도시하는 단면도.
도 6은 본 발명의 제2 실시예에 따른 패턴 형성 방법을 도시하는 흐름도.
도 7a는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제1 단계를 도시하는 단면도.
도 7b는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제2 단계를 도시하는 단면도.
도 8a는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제3 단계를 도시하는 단면도.
도 8b는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제4 단계를 도시하는 단면도.
도 9a는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제5 단계를 도시하는 단면도.
도 9b는 본 발명의 제2 실시예에 따른 패턴 형성 방법의 제6 단계를 도시하는 단면도.
도 10은 본 발명의 제3 실시예에 따른 패턴 형성 방법을 도시하는 흐름도.
도 11a는 본 발명의 제3 실시예에 따른 패턴 형성 방법의 제1 단계를 도시하는 단면도.
도 11b는 본 발명의 제3 실시예에 따른 패턴 형성 방법의 제2 단계를 도시하는 단면도.
도 12는 본 발명의 제4 실시예에 따른 패턴 형성 방법을 도시하는 흐름도.
도 13은 본 발명의 제4 실시예에 따른 패턴 형성 방법의 단계를 도시하는 단 면도.
도 14는 본 발명의 제5 실시예에 따른 패턴 형성 방법을 도시하는 흐름도.
도 15a는 본 발명의 제5 실시예에 따른 패턴 형성 방법의 단계를 도시하는 단면도.
도 15b는 본 발명의 제5 실시예에 따른 패턴 형성 방법의 단계를 도시하는 단면도.
도 16은 본 발명의 제6 실시예에 따른 패턴 형성 방법에서의 패턴 수정을 도시하는 단면도.
도 17a는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 정상이라는 것을 보여주는 단면도.
도 17b는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 정상이고 정상 패턴이 형성되었다는 것을 보여주는 단면도.
도 18a는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 풋팅(footing) 조건에 있다는 것을 보여주는 단면도.
도 18b는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 풋팅 조건에 있으며 따라서 패턴이 개방되어 있다는 것을 보여주는 단면도.
도 19a는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 하프 개방(half-open)되어 있다는 것을 보여주는 단면도.
도 19b는 본 발명의 제6 실시예에 따른 패턴 형성 방법을 도시하고, 개방 패턴이 하프 개방되고 따라서 패턴이 미개방되어 있다는 것을 보여주는 단면도.
도 20은 본 발명의 제6 실시예에 다른 패턴 형성 방법을 도시하는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: 층간 절연막
3: 반사 방지막
4: 레지스트막
4a: 잔류물
5: 레지스트 패턴
6: 홀 패턴

Claims (20)

  1. 패턴 형성 방법으로서,
    프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계와,
    홀 패턴에 남아있는 잔류물을 드라이 에칭에 의해 제거하는 단계와,
    상기 레지스트 패턴의 공간 부분에 있는 상기 프로세스 타겟 기판의 프론트 표면에 수분 함유막을 형성하고, 상기 수분 함유막에 광을 조사하고, 상기 수분 함유막에 수분 함유 액체를 공급하는 단계
    를 포함하는, 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 프로세스 타겟 기판은 반도체 기판, 상기 반도체 기판의 하나의 주면 상에 형성된 층간 절연막, 및 상기 층간 절연막 상에 형성된 반사 방지막을 포함하는, 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 프로세스 타겟 기판은 반도체 기판, 상기 반도체 기판의 하나의 주면 상에 형성된 층간 절연막, 및 상기 층간 절연막 상에 형성된 하드 마스크층을 포함하는, 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 레지스트 패턴 형성 단계는, 상기 프로세스 타겟 기판 상에 레지스트막을 형성하는 단계, 상기 레지스트막을 노출하여 잠상을 형성하는 단계, 및 상기 레지스트막에 홀 패턴을 형성하는 단계를 포함하는, 패턴 형성 방법.
  5. 삭제
  6. 패턴 형성 방법으로서,
    프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계와,
    상기 레지스트 패턴에 대해 용해 프로세스를 실행하는 단계와,
    상기 레지스트 패턴의 공간 부분에 있는 상기 프로세스 타겟 기판의 프론트 표면에 수분 함유막을 형성하고, 상기 수분 함유막에 광을 조사하고, 상기 수분 함유막에 수분 함유 액체를 공급하는 단계를 포함하고,
    상기 레지스트막은 홀 패턴에 남아있는 잔류물 제거를 위한 액체에 쉽게 용해되고, 상기 액체를 사용하여 상기 잔류물 제거 프로세스를 실행하는, 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 수분 함유막에 광을 조사하고 상기 수분 함유 액체를 상기 수분 함유 막에 공급하는 단계는 상기 레지스트 패턴의 프론트층 부분을 친수층(hydrophilicized layer)으로 변경하는 단계를 포함하는, 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 광의 파장은 200nm 미만이고, 상기 레지스트 패턴에 흡수된 수분은 상기 레지스트 패턴의 프론트 표면에 수산기(hydroxyl group)를 첨가하도록 래디컬화되는(radicalized), 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 레지스트 패턴 형성 후에, 상기 레지스트 패턴의 공간 부분의 바닥 치수가 상기 공간 부분의 상부 치수보다 더 작으면, 바닥 공간 폭이 상부 공간 폭에 근접하도록 상기 패턴을 교정하는 단계를 더 포함하는, 패턴 형성 방법.
  10. 제9항에 있어서,
    상기 패턴을 교정하는 단계는, 상기 바닥 공간 폭이 상기 상부 공간 폭에 근접하도록 상기 바닥 공간 폭을 증가시키는 단계, 및 측벽의 막 두께를 증가시키는 단계를 포함하고,
    상기 측벽의 막 두께를 증가시키는 단계는 상기 레지스트 패턴의 프론트 표면 상에 퇴적막을 형성하고, 상기 퇴적막 형성에 이어, 이방성 에칭에 의해 상기 레지스트 패턴의 바닥 공간의 프론트 표면으로부터 상기 퇴적막을 제거함으로써 상기 레지스트 패턴의 바닥 공간보다 더 좁은 바닥 공간의 일부를 노출하는 단계를 포함하는, 패턴 형성 방법.
  11. 패턴 형성 방법으로서,
    프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막에 대해 용해 프로세스를 실행하는 단계;
    상기 레지스트 패턴의 공간 부분에 있는 상기 프로세스 타겟 기판의 프론트 표면에 수분 함유막을 형성하고, 상기 수분 함유막에 광을 조사하고, 상기 수분 함유막에 수분 함유 액체를 공급하는 단계;
    상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막을 제거하기 위해 상기 레지스트막 제거를 위한 액체를 공급하는 단계;
    상기 레지스트막과의 상호작용을 통해 막으로 형성되는 패턴 형성 상보막을 위한 재료를, 상기 레지스트 패턴의 공간 부분에 도입하는 단계;
    상기 패턴 형성 상보막을 위한 재료를 상기 레지스트막과 상호작용하도록 하여, 상기 공간 부분의 내측 표면 상에 상기 패턴 형성 상보막을 선택적으로 형성하는 단계; 및
    상기 패턴 형성 상보막의 나머지 부분은 상기 공간 부분에 남겨둔 채, 막으로 형성되지 않은 상기 패턴 형성 상보막을 위한 재료의 일부를 상기 공간 부분의 내부로부터 제거하여, 상기 공간 부분의 바닥 표면의 일부를 노출시키는 단계
    를 포함하는, 패턴 형성 방법.
  12. 제11항에 있어서,
    상기 패턴 형성 상보막을 위한 재료와 상기 레지스트막 간의 상호작용은, 베이킹(baking) 처리를 수행하여 상기 레지스트막과 상기 패턴 형성 상보막을 위한 재료 간에 가교 혼합층을 형성하는 단계를 포함하는, 패턴 형성 방법.
  13. 제11항에 있어서,
    상기 공간 부분의 바닥 표면을 부분적으로 노출시킨 후에, 상기 레지스트 패턴 및 상기 패턴 형성 상보막의 나머지 부분을 마스크로서 사용하여 상기 프로세스 타겟 기판을 처리하는 단계를 더 포함하는, 패턴 형성 방법.
  14. 제11항에 있어서,
    상기 레지스트 패턴 형성 후에, 상기 레지스트 패턴의 공간 부분의 바닥 치수가 상기 공간 부분의 상부 치수보다 더 작으면, 바닥 공간 폭이 상부 공간 폭에 근접하도록 상기 패턴을 교정하는 단계를 더 포함하는, 패턴 형성 방법.
  15. 제14항에 있어서,
    상기 패턴을 교정하는 단계는, 상기 바닥 공간 폭이 상기 상부 공간 폭에 근접하도록 상기 바닥 공간 폭을 증가시키는 단계, 및 측벽의 막 두께를 증가시키는 단계를 포함하고,
    상기 측벽의 막 두께를 증가시키는 단계는 상기 레지스트 패턴의 프론트 표면 상에 퇴적막을 형성하고, 상기 퇴적막 형성에 이어, 이방성 에칭에 의해 상기 레지스트 패턴의 바닥 공간의 프론트 표면으로부터 상기 퇴적막을 제거함으로써 상기 레지스트 패턴의 바닥 공간보다 더 좁은 바닥 공간의 일부를 노출하는 단계를 포함하는, 패턴 형성 방법.
  16. 패턴 형성 방법으로서,
    프로세스 타겟 기판의 하나의 주면 상에 제공된 레지스트막을 패터닝하여 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴의 공간 부분에 남아있는 상기 레지스트막에 대해 용해 프로세스를 실행하는 단계;
    상기 레지스트 패턴의 공간 부분에 있는 상기 프로세스 타겟 기판의 프론트 표면에 수분 함유막을 형성하고, 상기 수분 함유막에 광을 조사하고, 상기 수분 함유막에 수분 함유 액체를 공급하는 단계;
    상기 레지스트막 제거를 위한 액체를 공급하는 단계 - 상기 액체는 상기 레지스트막과의 상호작용을 통해 막으로 형성되는 패턴 형성 상보막을 위한 재료를 포함함 -;
    상기 패턴 형성 상보막을 위한 재료를 상기 레지스트막과 상호작용하도록 하여, 상기 공간 부분의 내측 표면 상에 상기 패턴 형성 상보막을 선택적으로 형성하는 단계; 및
    상기 패턴 형성 상보막의 나머지 부분은 상기 공간 부분에 남겨둔 채, 막으로 형성되지 않은 상기 패턴 형성 상보막을 위한 재료의 일부를 상기 공간 부분의 내부로부터 제거하여, 상기 공간 부분의 바닥 부분의 일부를 노출시키는 단계
    를 포함하는, 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 패턴 형성 상보막을 위한 재료와 상기 레지스트막 간의 상호작용은, 베이킹 처리를 수행하여 상기 레지스트막과 상기 패턴 형성 상보막을 위한 재료 간에 가교 혼합층을 형성하는 단계를 포함하는, 패턴 형성 방법.
  18. 제16항에 있어서,
    상기 공간 부분의 바닥 표면을 부분적으로 노출시킨 후에, 상기 레지스트 패턴 및 상기 패턴 형성 상보막의 나머지 부분을 마스크로서 사용하여 상기 프로세스 타겟 기판을 처리하는 단계를 더 포함하는, 패턴 형성 방법.
  19. 제16항에 있어서,
    상기 레지스트 패턴 형성 후에, 상기 레지스트 패턴의 공간 부분의 바닥 치수가 상기 공간 부분의 상부 치수보다 더 작으면, 바닥 공간 폭이 상부 공간 폭에 근접하도록 상기 패턴을 교정하는 단계를 더 포함하는, 패턴 형성 방법.
  20. 제19항에 있어서,
    상기 패턴을 교정하는 단계는, 상기 바닥 공간 폭이 상기 상부 공간 폭에 근접하도록 상기 바닥 공간 폭을 증가시키는 단계, 및 측벽의 막 두께를 증가시키는 단계를 포함하고,
    상기 측벽의 막 두께를 증가시키는 단계는 상기 레지스트 패턴의 프론트 표면 상에 퇴적막을 형성하고, 상기 퇴적막 형성에 이어, 이방성 에칭에 의해 상기 레지스트 패턴의 바닥 공간의 프론트 표면으로부터 상기 퇴적막을 제거함으로써 상기 레지스트 패턴의 바닥 공간보다 더 좁은 바닥 공간의 일부를 노출하는 단계를 포함하는, 패턴 형성 방법.
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