KR101023394B1 - 위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법 - Google Patents

위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법 Download PDF

Info

Publication number
KR101023394B1
KR101023394B1 KR1020057003751A KR20057003751A KR101023394B1 KR 101023394 B1 KR101023394 B1 KR 101023394B1 KR 1020057003751 A KR1020057003751 A KR 1020057003751A KR 20057003751 A KR20057003751 A KR 20057003751A KR 101023394 B1 KR101023394 B1 KR 101023394B1
Authority
KR
South Korea
Prior art keywords
modulating
loop
frequency
signal
variable
Prior art date
Application number
KR1020057003751A
Other languages
English (en)
Other versions
KR20050057171A (ko
Inventor
아드리안 지 스펜서
폴 알 마샬
Original Assignee
엔엑스피 비 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 비 브이 filed Critical 엔엑스피 비 브이
Publication of KR20050057171A publication Critical patent/KR20050057171A/ko
Application granted granted Critical
Publication of KR101023394B1 publication Critical patent/KR101023394B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0991Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895Details of the current generators
    • H03L7/0898Details of the current generators the source or sink current values being variable
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

위상 동기 루프는 가변 주파수 발진기(20)와, 분배기(30)와, 위상 비교기(40)와, 이득 제어 스테이지(240)와, 루프 필터(50)를 포함한다. 루프의 주파수 응답은 위상 비교기에 의해 생성된 에러 신호 상에 다수의 상이한 레이트에서의 변조를 중첩하고 그리고 각각의 변조 레이트에 대해 발진기 주파수를 제어하는 루프 제어 신호의 피크치 간 변동량을 측정함으로써 측정된다. 만약 구성성분 값에서의 에러로 인해 주파수 응답이 원하는 값에서 벗어나게 되면, 루프 이득은 주파수 응답이 원하는 값에 근접하도록 조정된다.

Description

위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법{IMPROVEMENTS RELATING TO PHASE-LOCK LOOPS}
본 발명은 위상 동기 루프를 포함한 장치, 가령 집적 회로 혹은 집적 회로 내에 구현될 수 있는 무선 수신기 혹은 송수신기에 관한 것이다.
다양한 타입의 장치는 집적된 전자 회로를 포함한다. 전자 회로를 집적하기 위해서는 적은 칩 면적, 낮은 동작 전압, 낮은 전력 소비 또는 높은 동작 주파수와 같은 이점을 제공할 수 있는 통합 처리(integration process)를 선택하는 것이 바람직하다. 그러나, 일부의 통합 처리는 단지, 수동 소자(저항, 캐패시터, 인덕터)의 값이 그의 요구된 값으로부터 크게 변화하도록 수동 소자 값에서의 커다란 허용오차만을 제공한다. 커다란 허용오차 처리, 가령 CMOS는 디지털 회로에 대해서는 허용될 수 있지만 그러한 통합 처리로 구현된 아날로그 회로는 목표 규격 내에서는 수행되지 않아 처리 수율이 낮아지게 된다. 따라서, 커다란 허용오차 성분으로 동작할 수 있는 회로를 고안하는 것이 바람직하다.
위상 동기 루프는 여러 전자 회로에 있어 중요한 소자가 된다. 가령 위상 동기 루프는 무선 수신기, 송신기 또는 송수신기용 국부 발진기를 생성하는데 사용 될 수 있다. 이하에서는 본 발명의 이해를 돕기 위해 전형적인 위상 동기 루프(PLL)의 동작의 원리를 기술한다.
전형적인 종래 기술의 PLL은 도 1에 도시된다. 이는 단일 안정 주파수 Fref에서 기준 신호를 생성하는 수정 결정을 일반적으로 사용하는 기준 주파수의 소스(10)와 상기 기준 주파수의 다수배로 발진하는 전압 제어 발진기(VCO)(20)를 포함한다. 상기 다수배는 분배기(30)에 의해 결정된다. 위상 비교기(40)는 분배된 VCO 출력 신호와 상기 기준 신호를 비교하여, 이들 신호 간의 위상차를 나타내는 비교 신호를 생성한다. 전하 펌프(60) 및 루프 필터(50)는 이 비교 신호를 루프 제어 신호로 변환하는데 사용되며, 상기 루프 제어 신호는 커플링 수단(coupling means)(25)에 의해 VCO(20)의 주파수를 제어하는 제어 입력단(22)에 인가된다.
전하 펌프(60)는 위상 비교기(40)에 의해 생성된 비교 신호에 의해 제어되는, 전류 펄스의 소스 혹은 싱크(a source or sink of current pulse)이다. 루프 필터(50)는 적분기(52) 및 로우패스 필터(54)를 포함한다. 적분기(52)는 본래 캐패시터에 연결되는 전하 펌프(60)로 인해 대부분의 실제의 루프 내에 존재한다. 캐패시터에 저장된 전하는 전하 펌프(60)으로/으로부터의 각각의 전하 펄스의 진폭 및 주기에 비례하는 양만큼 증가하거나 감소된다. 이러한 펄스들은 루프 내로 유입되는 노이즈를 최소화하기 위해 매우 짧은 주기와 높은 진폭을 갖는다. 루프 필터(50)는 위상 비교기의 출력단에서 의사 신호 성분들(spurious signal component), 가령 기준 주파수의 2배에서의 합산 주파수를 제거한다. 또한 그 필 터는 루프에서 낮은 주파수 노이즈를 감소시키며, 만약 그렇지 않다면 VCO 출력 신호 스펙트럼 상에서 '클로즈인(close in)' 위상 노이즈, 즉 원하는 VCO 주파스에 근접한 주파수를 생성할 것이다.
PLL이 무선 장치용 회로에 사용될 경우, 통상적으로 분배기(30)의 분할 비율은 분할 제어 입력부(70)에 의해 프로그램되어 다수의 무선 채널들로부터의 선택을 가능하게 한다. 가령, 기준 주파수가 26㎒이고 분배기(30)의 분할 비율이 정수라면, VCO 주파수는 26㎒의 스텝으로 변경될 수 있다. VCO 주파수를 기준 주파수의 스텝 보다 더 작은 스텝으로 스텝핑하도록 요구되는 애플리케이션에 있어서는 분수의 분할 비율이 필요하다. 가령, Bluetooth(상표명으로 등록) 규격은 2400㎒와 2480㎒ 사이에서 1㎒의 간격으로 이격된 무선 채널들을 기술한다. 분수 분할 비율은 원하는 평균 분할 비율을 얻기 위해 두개 이상의 분할 비율들 사이에서 분할이 교번하도록 분할 제어 입력부(70)에 인가된 분할 제어 신호에 의해 구현된다. 가령, 주파수 분배기(30)가 두개의 분할 비율들, N 및 (N+1)을 가지며 시간의 절반에 대해서는 N으로 나머지 절반에 대해서는 (N+1)로 분할하도록 설정되면, 평균 분할 비율은 (N+0.5)가 될 것이다. 루프 필터(50)는 이상적으로는 완전한 평균화 함수를 제공하며, 그에 따라 VCO 출력 신호는 NFref와 (N+1)Fref 사이에서는 지터(jitter)되지 않지만 (N+0.5)Fref에서는 일정하다. 분할 비율이 스위칭되는 비율은 분배기(30)의 출력이 단지 기준 주파수에서만 변경될 수 있다는 사실에 의해 제한된다.
분배기 비율의 고속 변경의 결과는 VCO 출력 신호의 스펙트럼에 존재하는 간 섭 '서퍼스(spurs)'이다. 루프 필터(50)는 클로즈인 스퍼스(close-in spurs)를 제거하는데 사용될 수는 없지만, 하이어 오프셋 스퍼스(higher-offset spurs)를 감쇄할 수는 있다. 시그마 델타 변조는 스퍼스를 성형하는 의사 랜덤 방식으로 분할 비율의 선택을 제어하는데 통상적으로 사용되며, 그에 따라 보다 큰 진폭의 클로즈인 스퍼스는, 루프 필터가 그 스퍼스를 감쇄시킬 수 있는 원하는 VCO 주파수로부터 제거된 주파수로 이동된다. 도 2는 기준 주파수의 소스(10)로부터 클럭을 유도하기 위해 연결되고 그리고 스퍼스를 성형할 목적으로 분배기(30)의 제어 입력부(70)에 연결된 시그마 델타 변조기(100)를 포함하는 PLL을 도시한다. 도 2에서 100 미만의 참조 부호로 표시된 구성요소들은 도 1과 관련하여 위에서 언급한 것과 동일한 방식으로 동작한다. 도 3은 루프 필터(50)의 입력단에서의 단일 측면의 스펙트럼의 그래프로서, 시그마 델타 변조기(100)의 사용으로부터 발생하는, 저주파수에서의 저 레벨의 스퍼스와 고주파수에서의 고 레벨의 스퍼스를 나타낸다. 전체적으로, 그러한 결과에 의하면, 스퍼스는 중앙의 출력 주파수에서 오프셋된 임의의 주파수에서 원하는 레벨 미만으로 유지될 수 있다.
도 1 및 도 2를 참조하면서 위에서 기술한 PLL 아키텍처는 수신된 신호의 다운 컨버전을 위한 국부 발진기 신호를 생성하는 VCO를 구비한 무선 수신기 내로 구현될 수 있다. PLL은 또한 무선 송신기에 의한 송신용 변조 신호를 생성하기 위해 변조될 수도 있다. 블루투스의 경우, 요구되는 변조는 가우션 주파수 시프트 키잉(GFSK)이며, 이를 통해 VCO의 진폭은 일정하지만 위상 및 주파수는 변화된다. 도 2를 참조하면, 송신용 비트 스트림이 가우션 필터(120)의 입력단(110)에 제공되며, 그에 따른 필터링된 비트 스트림은 전술한 바와 같이 클로즈인 노이즈를 감소시키는 시그마 델타 변조기(100)를 변조시키도록 연결된다. 블루투스와 같은 하프 듀플렉스(half-duplex) 애플리케이션의 경우, 도 2의 PLL은 송신 및 수신 모드를 위해 교번적으로 사용될 수도 있다.
만약 PLL이 커다란 허용오차 통합 처리로 구현되면 PLL은 적절히 동작할 수가 없고 불안정하기까지 할 수 있다. VCO(20)의 발진 주파수 및 (입력 제어 전압의 단위 변화량에 대한 VCO 주파수의 변화량인) VCO 이득은 분명치가 않을 것이다. 이는 루프 이득을 분명하지 않게 하며 마찬가지로 루프 필터링 동작을 분명하지 않게 할 것이다. 타입 1의 단위 피드백(unity feedback)을 갖는 2차 루프의 경우, 폐루프 전달 함수는
Figure 112005011527230-pct00001
에 의해 주어지며, 여기서 k는 루프 이득이며, Kv는 VCO(20)의 이득이며, 루프의 임의의 다른 이득들 s는 라플라스 연산자이며, τ는 루프 필터(50)의 시정수이다. 식 s=jω( ω는 주파수)는 진폭 응답, 즉 루프 주파수 응답의 진폭을
Figure 112005011527230-pct00002
으로서 제공한다. 이 진폭 응답은 루프 이득 k의 여러개의 값에 대해서 도 8에 도시되며, 이로부터 루프 주파수 응답 및 특히 루프 대역폭 및 진폭 응답의 피킹(peaking)은 루프 이득 k에 의존적이며, 분명치 않은 루프 이득 k는 분명치 않은 루프 주파수 응답을 발생시킨다. 루프 컷오프 주파수, 즉 진폭이 로우 주파수 값의 3dB 아래인 대역폭은
Figure 112005011527230-pct00003
에 의해 제공 되며,
Figure 112005011527230-pct00004
이며, 댐핑 비율은
Figure 112005011527230-pct00005
이다.
분명치 않은 루프 주파수 응답은 두개의 결과를 발생시킨다. 먼저, 루프 컷오프 주파수는 너무 높아, 불충분한 필터링을 야기하며 이에 따라 루프에는 의사 신호 성분이 생성되며 VCO 출력은 규격을 벗어나게 된다. 대안으로서, 루프 컷오프 주파수는 너무 낮아, 원치않는 변조 필터링을 야기한다. 블루투스 무선 송수신기의 일예에서, 이는 송신 범위를 감소시키거나 비트 에러 레이트를 증가시킨다.
회로 집적의 이점을 향상시키기 위해, 가령 커다란 허용오차 처리가 혼합된 모드(아날로그 및 디지털) 집적 회로용으로 사용가능하도록, 커다란 허용오차 성분을 갖는 허용가능한 성능을 제공할 수 있는 위상 동기 루프를 고안하는 것이 바람직하다.
본 발명의 목적은 위상 동기 루프를 포함하는 장치의 개선과 위상 동기 루프의 캘리브레이션 방법을 제공하는 것이다.
본 발명의 제 1 측면에 의하면, 위상 동기 루프를 포함한 장치가 제공되는데, 이 위상 동기 루프는 가변 주파수 신호를 생성하며 상기 가변 주파수 신호의 주파수를 제어하기 위한 제어 입력단을 갖는 발진기와, 상기 발진기의 출력단에 연결되어 상기 가변 주파수 신호를 분할하기 위한 분할 수단과, 상기 분할 수단의 출력단에 연결되어 분할된 가변 주파수 신호와 기준 신호 간의 위상차를 나타내는 비교 신호를 생성하기 위한 위상 비교기 수단과, 상기 위상 비교기 수단의 출력단에 연결되어 상기 비교 신호를 필터링하기 위한 필터링 수단과, 상기 필터링 수단의 출력단과 상기 발진기의 제어 입력단을 연결하기 위한 커플링 수단과, 상기 비교 신호를 다수의 비율로 변조시키는 변조 수단과, 다수의 레이트의 각각에서 상기 발진기의 제어 입력단에 인가된 제어 신호의 피크 대 피크 변동량의 표시를 측정하기 위한 측정 수단과, 상기 측정에 응답하여 루프 이득을 조정함으로써 사전결정된 루프 주파수 응답을 획득하는 조정 수단을 포함한다.
본 발명의 제 2 측면에 의하면, 발진기의 주파수를 제어하기 위한 제어 입력단을 갖는 가변 주파수 발진기와, 가변 주파수 발진기에 의해 생성된 신호를 분할하기 위한 분배기와, 분할된 신호와 기준 신호 간의 위상차를 나타내는 비교 신호를 생성하기 위한 위상 비교기와, 상기 비교 신호를 필터링하기 위한 필터링 수단과, 상기 필터링 수단의 출력단을 상기 가변 주파수 발진기의 제어 입력단에 연결하기 위한 커플링 수단을 포함하는 위상 동기 루프를 캘리브레이션하는 방법이 제공되며, 이 방법은, 상기 비교 신호를 다수의 레이트로 변조하는 단계와, 상기 다수의 레이트의 각각에서 상기 가변 주파수 발진기의 제어 입력단에 인가되는 제어 신호의 피크 대 피크 변동량의 표시를 측정하는 단계와, 상기 측정에 응답하여 루프 이득을 조정함으로써 사전 결정된 루프 주파수 응답을 획득하는 단계를 포함한다.
가변 주파수 발진기의 제어 입력단에 인가되는 제어 신호는 루프 주파수 응답 및 상기 비교 신호가 변조되는 레이트에 의존한다. 따라서, 피크치 간 변동량이나 상기 비교 신호를 변조하는 다수의 레이트의 각각에 대한 제어 신호의 등가 표시는 루프 주파수 응답의 표시가 된다. 그러한 등가 표시는 가령 발진기 주파수의 피크치 간 변동량이나 분할된 신호의 주파수의 피크치 간 변동량일 수 있다.
PLL을 포함하는 장치는 가령 회로 모듈, 집적 회로, 또는 무선 수신기, 송신기 또는 송수신기일 수 있다.
본 발명은 첨부된 도면을 참조하는 단지 일예에 의해 기술될 것이다.
도 1은 종래의 위상 동기 루프의 개략적인 블럭도이다.
도 2는 의사 랜덤 방식으로 분할 비율을 변경하며 변조를 가능하게 하는 종래의 위상 동기 루프의 개략적인 블럭도이다.
도 3은 루프 필터의 입력단에서 신호의 스펙트럼을 도시한 도면이다.
도 4는 본 발명에 따른 위상 동기 루프의 개략적인 블럭도이다.
도 5는 분할 비율을 가변시키는 레이트의 함수로서 루프 제어 신호의 피크치 간 변동량을 나타내는 그래프도이다.
도 6은 변조를 주입하는 대안의 로케이션을 나타내는 위상 동기 루프의 개략적인 블럭도이다.
도 7은 위상 동기 루프를 포함하는 무선 송수신기의 개략적인 블럭도이다.
도 8은 루프 이득 k의 다양한 값에 대한 루프 주파수 응답의 그래프도이다.
도 4의 PLL의 기본적인 동작은 도 2를 참조하여 위에서 설명한 PLL과 유사하여, 단지 차이점만을 기술할 것이다. 동일한 참조 부호를 갖는 구성요소는 동일한 방식으로 동작한다. 도 4를 참조하면, 분배기(30)의 분할 제어 입력부(70)에 연결된 분할 제어 수단(200)이 존재한다. 선택기 스위치 수단(215)에 의해, 분할 제어 수단(200)은 도 2를 참조하여 기술된 바와 같은 시그마 델타 변조기(100)로부터 혹은 주파수 생성기(210)로부터 분할 제어 신호를 제공할 수 있다. 상기 주파수 생성기(210)는 기준 주파수의 소스(10)로부터 클럭을 유도하기 위해 연결된다. 루프 제어 신호 상에서 측정을 행하고 상기 측정에 응답하여 전하 펌프(240)의 전하 펌프 제어 입력단(230)에 전하 펌프 제어 신호를 제공하기 위해 연결된 측정 수단(200)이 존재한다. 전하 펌프(240)는, 전류 펄스 진폭의 제어를 위한 것이 추가로 마련된 것을 제외하고는 전하 펌프(60)와 동일하다. 대안으로서, 전류 펄스 지속기간은 제어가능하다. 측정 수단(220)은 루프 제어 신호를 디지털화하기 위한 아날로그 디지털 컨버터(222)와, 디지털화된 루프 제어 신호 상에서의 측정을 수행하고 전하 펌프 제어 신호를 생성하기 위한 처리 수단(224)을 포함한다. 전하 펌프 제어 신호에 의해, 전하 펌프(240)에 의해 루프 필터(50)에 제공된 전류 펄스의 진폭은 변화될 수 있다.
도 4의 PLL은 두개의 모드 중의 하나의 모드를 채택할 수 있다. 제 1 모드는 캘리브레이션 모드로서, 분할 제어 신호는 주파수 생성기(210)로부터 공급되고 전하 펌프 제어 신호는 원하는 루프 주파수 응답을 얻도록 조정되며, 제 2 모드는 제 1 모드에서 결정된 전하 펌프 제어 신호를 사용하는 노멀의 인서비스 동작(normal, in-service operation)에 대응하며, 이 동작 모드에서 분할 제어 신호는 시그마 델타 변조기(100)로부터 공급된다. 인서비스 동작은 도 2를 참조하여 기술되었으며, 그에 따라 단지 캘리브레이션 모드만이 후술될 것이다.
캘리브레이션 모드에서, 주파수 생성기(210)는 가변 출력 주파수 Fdiv를 생성하는데, 이 주파수는 분할 비율이 레이트 Fdiv에서 N과 (N+1)로 교번적으로 되도록 제어된다. 주파수 Fdiv는 다양한 값으로 설정되며, Fdiv의 각각의 값에 대해 루프 제어 신호의 피크치 간 변동량은 측정 수단(220)에 의해 측정된다. 최종 데이터, 즉 각각의 주파수 Fdiv에 대한 루프 제어 신호의 피크치 간 변동량은 루프의 측정된 주파수 응답을 나타낸다. 처리 수단(224)은 측정된 주파수 응답과 원하는 주파수 응답의 저장된 표현을 비교하며, 이들이 허용가능한 마진 내에서 정합하지 않는다면 전하 펌프 제어 신호를 조정하여 루프 이득 k를 변경한다.
아래의 설명은 주파수 Fdiv와 루프 필터(50)의 주파수 응답 간의 관계에 대한 것이다.
만약 주파수 Fdiv가 루프 필터(50)의 컷오프 주파수와 비교하여 높도록 선택된다면, VCO 출력 신호는 Fdiv가 50%의 듀티 사이클을 갖는다고 가정할 경우 (N+0.5)의 평균 주파수로 되는데, 이는 루프 필터(50)가 Fdiv의 고주파수 성분을 제 거할 것이기 때문이다. 그러므로, 루프 제어 신호는 Fvco/Kv에서 일정한데, 여기서 Fvco는 VCO 출력 신호의 주파수로서, (N+1)Fref가 되며, Kv는 VCO(20)의 이득이 된다.
만약 주파수 Fdiv가 매우 낮은 주파수가 되도록 선택된다면, VCO 출력 신호는 단순히 교번적으로 시간 주기 동안 NFref가 되고 후속하는 시간 주기 동안 (N+1)Fref가 될 것이다. 이러한 경우, VCO(20)의 입력단에 나타나는 루프 제어 신호는 대략 구형파가 되는데, 그 이유는 로우패스 필터인 루프 필터(50)가 위상 비교기(40)의 출력단에서 매우 낮은 주파수 변동량은 감쇄하지 않기 때문이다. 루프 제어 신호인 구형파는 Fvco1/Kv와 Fvco2/Kv 사이에서 교번하되, Fvco1 및 Fvco2는 VCO가 교번하는 주파수들이다.
두개의 극한 간의 Fdiv의 주파수에 대해, 루프 제어 신호는 루프의 주파수 응답에 의존할 것이다. 루프 제어 신호의 피크치 간 변동량을 측정함으로써, 루프의 주파수 응답은 측정될 수 있다. 일 실시예에서, 루프 제어 신호의 피크치 간 변동량은 정류기 및 필터에 의해 측정될 수 있다. 그러한 측정된 주파수 응답의 일예는 도 5에 도시되며, 주파수 응답에서의 피킹(peaking)은 언더 댐핑(under-damping)에 의한 것이다. 전하 펌프 제어 신호에 의해, 전하 펌프(240) 내의 전류 펄스의 진폭 또는 지속기간은 조정되어 루프 이득이 조정되며, 루프 주파수 응답은 다시 측정된다. 측정 및 조정 단계는 사전결정된 허용가능한 주파수 응답이 획득될 때까지 반복적으로 수행된다.
캘리브레이션 모드에서 전하 펌프 제어 신호를 조정하게 되면, 전하 펌프 제어 신호의 값은 PLL의 노멀 동작 동안 유지되어 PLL의 원하는 동작이 유지된다. 캘리브레이션 모드는 PLL을 포함한 장치의 제조시에 사용될 수 있으며, 또한 장치의 수명 동안 가령 온도 변화에 의한 구성성분 값의 변동의 경우에 PLL을 다시 캘리브레이션하도록 하는데 사용될 수 있다.
전술한 실시예가 N과 (N+1)의 분할 비율을 사용하고 있지만 다른 분할 비율이 사용될 수도 있다.
선택적으로, 비교 신호가 다수의 레이트로 변조되도록 하는 변조는 대안의 로케이션에서 PLL내로 도입될 수 있다. 가령, 기준 주파수의 소스(10)는 다수의 레이트로 변조될 수 있다. 또다른 예로서, 도 6을 참조하면, 커플링 수단(25)을 통해 VCO(20)의 제어 입력단(22)에 인가되는 제어 신호는 가산 수단(400) 내에서 형성된, 필터링된 비교 신호와 입력단(410)에 제공된 다수의 레이트에서의 변조 신호의 합산일 수 있다. 이러한 두개의 변조 방법은 분배기(30)가 고정된 분할 비율을 가지는 경우에도 적용가능하다.
선택적으로, 측정치에 응답하여 루프 이득을 조정하는 대안의 방법이 사용될 수도 있다. 가령, 루프 이득은 루프 내의 가변 이득 스테이지의 이득을 조정함으로써 조정될 수 있다. 그러한 가변 이득 스테이지는 가령 가변 이득 증폭기 혹은 가변 이득 VCO(20)일 수 있다.
만약 캘리브레이션이 단지 제조시에만 수행되고 인서비스 동작(in-service operation) 동안에는 수행되지 않는다면, 비교 신호를 다수의 레이트로 변조시키는 변조 수단은 전체가 PLL의 외부에 위치하거나 일부가 PLL의 외부에 위치할 수가 있다.
선택적으로, 루프 이득은 VCO(20)의 상이한 중심 주파수들에 해당하는 하나 이상의 세트의 분할 비율에 대해 결정될 수 있다. 그러한 루프 이득의 다수의 값이 결정되고 대응하는 조정 데이터가 임의의 원하는 중심 주파수 상에서의 동작 동안 나중의 리콜을 위해 저장될 수 있다. 이러한 방식으로 루프 이득의 다수의 값을 사용하게 되면 동작 주파수의 범위에 걸쳐 VCO 이득에서의 임의의 변동량이 보상되어, 가령 동작 범위에 걸친 무선 송신기에 대한 균일의 최대 주파수 편이가 보장된다.
도 7을 참조하면, PLL을 포함하는 무선 송수신기(300)가 도시된다. 송신기(350)는 데이터를 송신하기 위한 입력단(360)을 가지며 이 송신기에는 PLL(320)로부터 발진기 신호가 제공된다. 송신기(350)에서 발진기 신호는 상기 데이터에 의해 변조되고, 증폭되어 송신기/수신기 전환 스위치(320) 수단에 의해 안테나(310)에 연결된다. 수신기(330)는 송신기/수신기 전환 스위치(320) 수단에 의해 안테나로부터 신호를 수신하며, 이 수신기에는 PLL(320)로부터 국부 발진기 신호가 공급되어, 수신된 신호가 다운 컨버팅된다. 수신기는 수신된 데이터를 출력단(340)에 전달한다.
본 발명의 상세한 설명 및 특허청구범위에서, 단수로 기재된 구성요소는 그 구성요소의 복수개의 존재를 배제하는 것은 아니다. 또한, 포함한다는 단어는 열거된 구성요소나 단계 외의 다른 구성요소나 단계의 존재를 배제하는 것이 아니다.
본 발명의 개시 내용을 통해 당업자는 본 발명에 대해 다른 수정을 가할 수 있다. 그러한 수정은, 위상 동기 루프 및 그 루프를 포함한 장치의 분야에서 이미 알려져 있으며 그리고 이미 개시된 특징을 대신하거나 그에 부가하여 사용될 다른 특징들을 포함할 수가 있다.

Claims (12)

  1. 위상 동기 루프를 포함하는 장치에 있어서,
    상기 위상 동기 루프는,
    가변 주파수 신호를 생성하며 상기 가변 주파수 신호의 주파수를 제어하기 위한 제어 입력단(22)을 갖는 발진기(20)와,
    상기 발진기(20)의 출력단에 연결되어 상기 가변 주파수 신호를 분할하기 위한 분할 수단(30)과,
    상기 분할 수단(30)의 출력단에 연결되어 분할된 가변 주파수 신호와 기준 신호 간의 위상차를 나타내는 비교 신호를 생성하기 위한 위상 비교기 수단(40)과,
    상기 위상 비교기 수단(40)의 출력단에 연결되어 상기 비교 신호를 필터링하기 위한 필터링 수단(50)과,
    상기 필터링 수단(50)의 출력단과 상기 발진기(20)의 제어 입력단(22)을 연결하기 위한 커플링 수단(25)과,
    상기 비교 신호를 다수의 레이트로 변조시키는 변조 수단(210 또는 400,410)과,
    다수의 레이트의 각각에서 상기 발진기(20)의 제어 입력단(22)에 인가된 제어 신호의 피크 대 피크 변동량의 표시를 측정하기 위한 측정 수단(220)과,
    상기 측정에 응답하여 상기 위상 비교기 수단과 상기 필터링 수단 사이의 루프 이득을 조정하여 사전결정된 루프 주파수 응답을 획득하는 조정 수단(230)을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 분할 수단(30)은 가변 분할 비율을 가지며, 상기 비교 신호를 다수의 레이트로 변조시키는 변조 수단(210 또는 400,410)은 상기 가변 분할 비율을 다수의 레이트에서 변조시키는 수단(210 또는 410)을 포함하는
    장치.
  3. 제 1 항에 있어서,
    상기 비교 신호를 다수의 레이트로 변조시키는 변조 수단(210)은 상기 기준 신호의 주파수를 변조시키는 수단(210)을 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 비교 신호를 다수의 레이트로 변조시키는 변조 수단(410,400)은 상기 필터링된 비교 신호를 변조시키는 수단(410,400)을 포함하는 장치.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 위상 비교기(40)는 전류의 펄스를 생성하는 수단(40)을 포함하고, 상기 조정 수단(230)은 상기 전류 펄스의 진폭이나 지속기간을 조정하는 수단(230)을 포함하는 장치.
  6. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 위상 동기 루프(PLL)는 가변 이득 스테이지(20)를 더 포함하며, 상기 조정 수단은 상기 가변 이득 스테이지(20)의 이득을 변화시킴으로써 상기 루프 이득을 조정하는 장치.
  7. 발진기의 주파수를 제어하기 위한 제어 입력단(22)을 갖는 가변 주파수 발진기(20)와,
    상기 가변 주파수 발진기에 의해 생성된 신호를 분할하기 위한 분배기(30)와,
    상기 분할된 신호와 기준 신호 간의 위상차를 나타내는 비교 신호를 생성하기 위한 위상 비교기(40)와,
    상기 비교 신호를 필터링하기 위한 필터링 수단(50)과,
    상기 필터링 수단(50)의 출력단을 상기 가변 주파수 발진기(20)의 제어 입력단(22)에 연결하기 위한 커플링 수단(25)을 포함하는 위상 동기 루프를 캘리브레이션하는 방법에 있어서,
    상기 비교 신호를 다수의 레이트로 변조하는 단계와,
    상기 다수의 레이트의 각각에서 상기 가변 주파수 발진기의 제어 입력단에 인가되는 제어 신호의 피크 대 피크 변동량의 표시를 측정하는 단계와,
    상기 측정에 응답하여 상기 위상 비교기와 상기 필터링 수단 사이의 루프 이득을 조정하여 사전 결정된 루프 주파수 응답을 획득하는 단계를 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 분배기(30)는 가변 분할 비율을 가지며, 상기 비교 신호를 변조하는 단계는 상기 가변 분할 비율을 변조시키는 단계를 포함하는 방법.
  9. 제 7 항에 있어서,
    상기 비교 신호를 변조시키는 단계는 상기 기준 신호의 주파수를 변조시키는 단계를 포함하는 방법.
  10. 제 7 항에 있어서,
    상기 비교 신호를 변조시키는 단계는 상기 필터링된 비교 신호를 변조시키는 단계를 포함하는 방법.
  11. 제 7 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 위상 비교기(40)는 전류 펄스를 생성하는 수단을 포함하며 상기 루프 이득을 조정하는 단계는 상기 전류 펄스의 진폭이나 지속 기간을 변화시키는 단계를 포함하는 방법.
  12. 제 7 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 위상 동기 루프(PLL)는 가변 이득 스테이지(20)를 더 포함하며, 상기 루프 이득을 조정하는 단계는 상기 가변 이득 스테이지의 이득을 변화시키는 단계를 포함하는 방법.
KR1020057003751A 2002-09-05 2003-08-22 위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법 KR101023394B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0220616.7 2002-09-05
GBGB0220616.7A GB0220616D0 (en) 2002-09-05 2002-09-05 Improvements relating to phase-lock loops

Publications (2)

Publication Number Publication Date
KR20050057171A KR20050057171A (ko) 2005-06-16
KR101023394B1 true KR101023394B1 (ko) 2011-03-18

Family

ID=9943536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057003751A KR101023394B1 (ko) 2002-09-05 2003-08-22 위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법

Country Status (8)

Country Link
US (1) US7157979B2 (ko)
EP (1) EP1537670B1 (ko)
JP (1) JP4858868B2 (ko)
KR (1) KR101023394B1 (ko)
CN (1) CN1679239B (ko)
AU (1) AU2003255987A1 (ko)
GB (1) GB0220616D0 (ko)
WO (1) WO2004023656A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200143830A (ko) 2019-06-17 2020-12-28 한국과학기술원 Fsk 신호 변복조 방법 및 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666479B1 (ko) * 2004-08-30 2007-01-09 삼성전자주식회사 시그마 델타 변조기를 공유하는 수신 및 송신 채널 분수분주 위상 고정 루프를 포함한 주파수 합성기 및 그 동작방법
JP4638806B2 (ja) * 2005-03-29 2011-02-23 ルネサスエレクトロニクス株式会社 位相同期ループ回路、オフセットpll送信機、通信用高周波集積回路及び無線通信システム
US20090128242A1 (en) 2005-05-26 2009-05-21 Freescale Semiconductor, Inc. Frequency generation in a wireless communication unit
US7711328B1 (en) * 2005-06-29 2010-05-04 Xilinx, Inc. Method of and circuit for sampling a frequency difference in an integrated circuit
DE102006011682B4 (de) * 2006-03-14 2015-04-09 Intel Mobile Communications GmbH Transceiver-Schaltungsanordnung
US8483985B2 (en) 2007-01-05 2013-07-09 Qualcomm, Incorporated PLL loop bandwidth calibration
JP5621476B2 (ja) * 2010-09-29 2014-11-12 ソニー株式会社 同期回路、同期方法、および受信システム
US9344065B2 (en) 2012-10-22 2016-05-17 Mediatek Inc. Frequency divider, clock generating apparatus, and method capable of calibrating frequency drift of oscillator
US8942315B1 (en) 2014-05-29 2015-01-27 Cypress Semiconductor Corporation Systems, methods, and devices for frequency calibration of transmitters
US9007259B1 (en) * 2014-06-13 2015-04-14 Advanced Testing Technologies Inc. Flight line noise tester
EP3249817B1 (en) * 2016-05-25 2018-12-26 IMEC vzw Dtc-based pll and method for operating the dtc-based pll
CN106658369B (zh) * 2016-12-06 2020-02-07 歌尔科技有限公司 一种双向语音通信设备、通信系统及通信方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668503A (en) * 1994-01-28 1997-09-16 International Business Machines Corporation System and method for calibrating damping factor or analog PLL
WO1999065146A1 (en) * 1998-06-05 1999-12-16 Telefonaktiebolaget Lm Ericsson (Publ) Method for tuning the bandwidth of a phase-locked loop
US6292507B1 (en) * 1999-09-01 2001-09-18 Lexmark International, Inc. Method and apparatus for compensating a spread spectrum clock generator
US6404292B1 (en) * 1998-04-15 2002-06-11 Emhiser Research Ltd. Voltage controlled oscillators with reduced incidental frequency modulation and use in phase locking oscillators

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668503A (en) * 1994-01-28 1997-09-16 International Business Machines Corporation System and method for calibrating damping factor or analog PLL
US6404292B1 (en) * 1998-04-15 2002-06-11 Emhiser Research Ltd. Voltage controlled oscillators with reduced incidental frequency modulation and use in phase locking oscillators
WO1999065146A1 (en) * 1998-06-05 1999-12-16 Telefonaktiebolaget Lm Ericsson (Publ) Method for tuning the bandwidth of a phase-locked loop
US6292507B1 (en) * 1999-09-01 2001-09-18 Lexmark International, Inc. Method and apparatus for compensating a spread spectrum clock generator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200143830A (ko) 2019-06-17 2020-12-28 한국과학기술원 Fsk 신호 변복조 방법 및 장치

Also Published As

Publication number Publication date
CN1679239A (zh) 2005-10-05
EP1537670A1 (en) 2005-06-08
US7157979B2 (en) 2007-01-02
EP1537670B1 (en) 2015-10-21
GB0220616D0 (en) 2002-10-16
JP2005538595A (ja) 2005-12-15
US20050250464A1 (en) 2005-11-10
KR20050057171A (ko) 2005-06-16
AU2003255987A1 (en) 2004-03-29
WO2004023656A1 (en) 2004-03-18
CN1679239B (zh) 2010-06-23
JP4858868B2 (ja) 2012-01-18

Similar Documents

Publication Publication Date Title
KR101023394B1 (ko) 위상 동기 루프를 포함하는 장치 및 위상 동기 루프를 캘리브레이션하는 방법
US7486147B2 (en) Low phase noise phase locked loops with minimum lock time
US7616935B2 (en) Method and apparatus for matching receiver carrier frequency
US7893773B2 (en) Phase locked loop modulator calibration techniques
US7800452B2 (en) Phase locked loop circuit
US7002417B2 (en) RC and SC filter compensation in a radio transceiver
US6057735A (en) Amplifier for continuous high gain, narrowband signal amplification
WO2010025563A1 (en) Method and system for calibrating a frequency synthesizer
US6700447B1 (en) Trimming of a two point phase modulator
US20150263670A1 (en) Frequency Modulation Based on Two Path Modulation
US7508276B2 (en) Frequency modulator
US7675369B2 (en) Frequency hopping oscillator circuit
JP5190028B2 (ja) スペクトラム拡散クロック生成器
JP2005072876A (ja) 広帯域変調pllおよびその変調度調整方法
EP1624574A1 (en) Digital spread spectrum clock signal generation
US7095992B2 (en) Phase locked loop calibration
US6690210B2 (en) Transmitting device
US12101094B2 (en) Fast frequency hopping of modulated signals
US11552644B2 (en) Fast frequency hopping of modulated signals
RU2280945C1 (ru) Синтезатор частот с частотной или фазовой модуляцией
US7129788B2 (en) Method and apparatus for driving a direct current or voltage controlled oscillator with modulation slope feedback
TW202310569A (zh) 基於鎖相迴路兩路調變的頻率調變系統
WO2006030335A2 (en) Compensated high-speed pll circuit
JP2005340979A (ja) Plo型変調器
JPH05114921A (ja) 変調特性補正回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190107

Year of fee payment: 9