KR101003576B1 - 코드 분할 다중 접근 통신 시스템에서 블록-방식 칩 타이밍추정을 위한 방법 및 장치 - Google Patents

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Abstract

본 발명의 코드 분할 다중 접근 통신 시스템의 수신기는 블록-방식 칩 타이밍 추정을 포함한다. 칩 타이밍 추정은 얼리-레이트 싱크로나이저의 제 1 및 제 2 레그 각각에서 칩들의 지정된 블록 위로 평균 연산을 실행함으로써 수신된 신호의 샘플들로부터 생성된다. 상기 칩 타이밍 생성은 상기 제 1 레그의 출력과 제 2 레그의 출력 사이의 차이에 상응하는 에러 신호의 함수로서 결정되고, 그리고 코드 생성기 클럭을 조정하거나 또는 상기 수신기에서 칩 타이밍을 제어하는데 이용된다. 도시된 실시예에서, 독립된 블록-방식 칩 타이밍 추정기는 레이크 수신기의 각각의 핑거 내에 구현된다.

Description

코드 분할 다중 접근 통신 시스템에서 블록-방식 칩 타이밍 추정을 위한 방법 및 장치{METHOD AND APPARATUS FOR BLOCK-BASED CHIP TIMING ESTIMATION IN A CODE DIVISION MULTIPLE ACCESS COMMUNICATION SYSTEM}
본 발명은 CDMA 통신 시스템의 분야에 관한 것으로, 특히 칩 타이밍 추정(chip timing estimation) 기술에 관한 것이다.
CDMA 시스템에서 용어 "칩(chip)"은 일반적으로 코드 심볼에 관한 것으로, 상기 심볼은 하나이상의 슈도랜덤(pseudorandom) 스프레딩 코드의 응용에 따른다. 주어진 시스템에서 스프레딩 인자(M)는 T/TC로 주어지고, 이때 T는 원래의 심볼 지속기간(duration)을 나타내고, TC는 칩 지속기간을 나타낸다. 상기 칩 지속기간은 또한 칩 구간(interval)으로도 흔히 불린다.
주어진 칩 타이밍 추정 기술은 일반적으로 초기 신호 획득 단계 및 뒤이어 신호 추적 단계를 포함한다. 상기 초기 획득 단계는 상기 칩 타이밍의 개략적 추정에 의존하고, 상세한 추정은 상기 추적 단계에서 제공된다.
정확한 칩 타이밍은 최근에 개발된 초고속 CDMA 시스템의 성공적인 동작에 특히 중요한데, 상기 초고속 CDMA 시스템의 예로는 3GPP(3rd Generation Partnership Project) WCDMA(Wideband CDMA) 시스템이 있고 3GPP 기술 규격 TS 25.1xx(가령, 25.101, 25.211, 25.212, 25.212 등)에 설명되어 있으며 본원에서 참조로 인용된다.
CDMA 시스템에서, 부정확한 칩 타이밍은 코드 직교성이 잘못 조정된 신호의 에너지를 낮추기 때문에 성능 손실을 일으킨다. 게다가, 다중경로 효과가 상기 시스템에 존재할 때, 가령, 종래의 레이크 수신기(Rake receiver)를 이용하여 다중 경로에서 수신된 신호 에너지를 조정하고 구조적으로 결합하도록 서로 다른 경로 지연들이 정확하게 결정될 필요가 있다. 특히, 각각의 경로 도달 시간에 대하여, 송신기 및 수신기에서 칩 타이밍은 상기 데이터의 정확한 재구성을 가능하게 하도록 잘 조정될 필요가 있다. 만일 타이밍 불일치가 충분히 크면, 상기 코드의 직교성(orthogonality)은 상기 수신된 신호가 노이즈처럼 보이게 할 수 있다.
수많은 공지된 종래의 타이밍 추정 기술은 J.G.Proakis의 "Digital Communications" 1995, McGraw-Hill, 3rd Edition(가령, pp.358-364 및 744-752)에 설명되어 있으며, 그 내용은 본원에서 참조로 인용된다. 상기 추정 기술에는 얼리-레이트 싱크로나이저(early-late synchronizer)를 바탕으로한 기술 및 DLL(delay-locked loop)을 바탕으로한 기술이 포함된다.
또 다른 종래의 기술은 R.De Gaudenzi, M.Luise and R.Viola, "A Digital Chip Timing Recovery Loop for Band-Limited Direct-Sequence Spread-Spectrum Signals" IEEE Trans. On Communications, Vol.41, No.11,pp.1760-1769, Nov.1993에 설명되어 있으며, 본원에서 참조로 인용된다.
앞서 언급된 바와 같이, 상기 타이밍 추정 기술의 목적은 송신기 칩 타이밍과 수신기 칩 타이밍 사이의 조정을 유지하는 것이다. 일반적으로, 상기 타이밍 조정을 상기 칩 지속기간 TC의 1/8 내에서 유지함으로써 시스템 성능에 영향을 거의 주지 않는 것이 선호된다.
불행히도, 앞서 설명된 공지된 칩 타이밍 추정 기술은 일부 시스템에서 원하는 타이밍 조정을 유지하는데 어려움이 있을 수 있거나, 또는 과도한 회로 복잡성과 같은 다른 결점을 보일 수도 있다. 이는 특히 상기 3GPP WCDMA 시스템과 같은 초고속 CDMA 시스템에서 그러하다. 따라서 이러한 시스템에서 사용하기 위해 상기 칩 타이밍 추정 기술을 향상시킬 필요성이 존재한다.
본 발명은 CDMA 시스템의 수신기에서 블록-방식(block-based) 칩 타이밍 추정을 위한 방법 및 장치를 제공한다.
본 발명의 한 태양에 따르면, 얼리-레이트 싱크로나이저의 제 1 및 제 2 레그(leg)의 각각에서 칩의 지정된 블록 위로 평균 연산을 실행함으로써 수신된 신호의 샘플들로부터 상기 수신기 내에 칩 타이밍 추정이 생성된다. 상기 칩 타이밍 추정은 상기 제 1 레그의 출력과 제 2 레그의 출력 사이의 차이에 따르는 에러 신호의 함수로서 결정되고, 그리고 코드 생성기 클럭을 조정하거나 또는 상기 수신기 내에서 칩 타이밍을 제어하는데 이용된다. 상기 칩 타이밍 추정은 단일 칩 지속기간의 정확도 내에서 상기 수신기에 대하여 생성된 비정밀(coarse) 칩 타이밍 추정을 추가로 정밀하게 한다. 예를 들어, 상기 칩 타이밍 추정은 칩 지속기간 TC에 정규화된 칩 타이밍 에러의 추정을 추가로 포함할 수 있다.
도시된 실시예에서, 개별 블록-방식 칩 타이밍 추정기는 레이크 수신기의 핑거(fingers) 각각에서 구현된다. 특히, 칩 타이밍 추정은 생성되고 상기 레이크 핑거의 각각에서 독립적으로 이용된다.
상기 칩 타이밍 추정은 상기 수신된 신호의 샘플들로부터 생성될 수 있는데, 이는 상기 얼리-레이트 싱크로나이저의 제 1 레그 내의 칩들의 특정 수 Nc 위로 주어진 평균 연산을 실행하고 또한 제 2 레그 내의 칩들의 동일한 특정 수 Nc 위로 동일한 평균 연산을 실행함으로써 이루어진다. 칩의 특정 수 Nc는 가령, 대략 32-64개의 칩 정도가 될 수 있고, 또한 칩 타이밍 추정이 생성되는 추정 구간을 정의하는 칩의 수 Nb보다 작을 수 있다. 예를 들어, Nb는 주어진 데이터 프레임에서 슬롯 당 칩의 수에 의해 근사화될 수 있거나, 또는 앞서 언급된 3GPP WCDMA 시스템에서 2,560개의 칩으로 근사화될 수 있다. Nc의 다른 값이 사용될 수 있는데, 가령, 그 값은 특히 노이즈 환경에서 64개 이상의 칩을 사용하는 것이 선호될 수 있다.
도시된 실시예에서, 본 발명은 상기 칩 타이밍 추정이 개방 루프, 피드-포워드(feed-forward) 방식으로 결정되도록 구성된다. 따라서, 본 발명은 향상된 칩 타이밍 추정기를 제공함으로써, 하드웨어-방식의 타이밍 루프에 대한 필요성을 없애주고, 따라서 소프트웨어의 형태로 주로 구현될 수 있다. 이러한 배열은 상기 3GPP WCDMA 시스템 및 다른 초고속 CDMA 시스템에서 향상된 성능을 제공하고 반면 비용 및 수신기 회로의 복잡성을 줄여준다.
도 1은 본 발명이 구현될 수 있는 레이크 수신기를 보여준다.
도 2는 도 1의 수신기에서 하드웨어-방식의 타이밍 루프에 사용하기에 적합한 칩 타이밍 추정기를 보여준다.
도 3은 본 발명의 도시된 실시예에 따라 블록-방식 칩 타이밍 추정기를 보여준다.
도 4는 도 1에 보여진 형태의 레이크 수신기로 상기 블록-방식 칩 타이밍 추정기를 통합하는 것을 보여준다.
본 발명은 CDMA 통신 시스템의 예시적 레이크 수신기에서 구현되도록 도시될 것이다. 그러나, 본 발명은 특정 통신 표준이나 실시예와 관련된 수신기 구조를 이용할 필요는 없으며, 칩 타이밍 추정을 향상시킬 수 있는 CDMA 수신기에서 사용하기에 보다 적합하다.
도 1은 본 발명이 구현될 수 있는 레이크 수신기(100)를 보여준다. 상기 레이크 수신기(100)는 베이스-대-모바일 다운링크(base-to-mobile downlink)와 관련된 다중경로 효과를 상쇄하도록 CDMA 셀룰러 통신 시스템의 모바일 유닛으로 통합될 수 있다.
상기 레이크 수신기(100)는 L개의 개별 경로에서 수신된 CDMA 신호(102)를 처리하고, 상기 경로의 각각은 곱셈기(104-i), 조정 회로(106-i), 곱셈기(108-i), 및 디스프레더(despreader)(110-i)를 포함하고, 이때 i=1,2,...l,...L이다. L개의 경로 각각은 또한 상기 레이크 수신기(100)의 "핑거(finger)"로 일컬어진다. 상기 신호(102)는 일반적으로 기저대역 CDMA 신호에 상응하고, 그리고 상기 수신기의 다른 기저대역 처리 회로와 관련된 ADC(analog-to-digital) 컨버터로부터 수신된 입력 샘플을 포함할 수 있다. 주어진 RF 수신된 CDMA 신호를 기저대역으로 전환하는데 적합한 수신기 회로는 당분야에 공지되어 있고 따라서 본원에서 상세히 설명되지는 않는다.
상기 수신기(100)의 L개의 경로 각각에서 상기 제 1 곱셈기(104-i)는 기저대역 수신된 CDMA 신호(102)에 ej φi로 표시된 상응하는 전환 신호를 곱함으로써 페이딩(fading) 또는 다른 채널 변동에 따른 랜덤 상태 변화를 제거하게 된다. 조정 회로(106-i)는 결과적인 기저대역 데이터를 특정 경로 지연(di)으로 조정한다. 상기 제 2 곱셈기(108-i)는 이후 상기 조정된 데이터를 디스크램블링(descrambling)하도록 적절한 다운링크(DL) 스크램블링(scrambling) 코드를 인가하고, 그 결과적인 디스크램블링된 데이터는 이후 디스프레더(110-i)에서 디스프레딩된다. 프로세싱 요소(112)는 출력 신호(114)를 생성하도록 각 경로로부터 디스프레딩된 신호를 결합한다.
일반적으로, 상기 경로가 적어도 상기 칩 지속기간(Tc)만큼 서로 분리되어 있기만 하다면, 상기 수신된 CDMA 신호의 다중경로 성분을 도 1에 도시된 방식으로 분리하는 것이 가능하다.
도 1에 도시된 바와 같은 레이크 수신기의 종래의 태양에 관한 추가 상세사항은 앞서 언급된 J.G.Proakis 레퍼런스에서 발견될 수 있다.
도 1의 수신기는 앞서 언급된 3GPP 문헌에서 설명된 방식의 3GPP WCDMA 시스템에서 모바일 유닛 수신기일 수 있다. 3GPP WCDMA 시스템에서 상기 베이스-대-모바일 다운링크는 0.22의 롤-오프(roll-off)를 갖는 정형(root-raised) 코사인 펄스-모양을 갖는 QPSK(Quadrature Phase Shift Keying) 시그널링(signaling)을 이용한다. 상기 다운링크는 모든 로직 "1"값과 같은 공지된 패턴을 갖는 공통의 파일럿 채널뿐만 아니라 전용 채널, 방송 채널 및 다른 공유 채널 상에서 시간-다중화된 컨트롤 및 데이터를 포함한다. 상기 다운링크 채널은 OVSF(Orthogonal Variable Spreading Factor) 스프레딩 코드를 이용하여 확산되고 그리고 결과로서의 확산 신호는 기지국 특정 복합 스크램블링 코드로써 스크램블링된다. 상기 스프레딩 코드는 채널화 코드로서 또한 흔히 일컬어진다. 상기 기지국 특정 복합 스크램블링 코드는 골드(Gold) 코드이다. 스프레딩 또는 채널화 코드는 가변 길이 또는 4부터 512까지의 스프레딩 인자(M)를 갖는 반면, 상기 스크램블링 코드 길이는 38,400 칩으로서 매 프레임마다 반복된다. 전송된 데이터의 프레임은 10ms 길이이고, 각각 2,560개의 칩을 갖는 15개의 슬롯을 포함한다. 상기 칩 지속기간 또는 구간은 따라서 Tc=260ns이고, 칩 비율은 초 당 38.4 Mchip이다.
상기 3GPP WCDMA 규격은 칩 타이밍 클럭 및 캐리어 주파수 클럭이 주파수가 자동 주파수 제어 시스템을 이용하여 추적되는 단일 크리스털로부터 유도된다고 추가로 규정한다.
도 1에서 종래의 칩 타이밍 추정을 갖는 수신기의 한 구현예에서, 각각의 레이크 핑거는 일반적으로 자체 코드 생성기를 포함하고, 이때 상기 코드 생성기의 타이밍은 하드웨어-방식의 타이밍 루프에 의해 제어된다. 이러한 구현예에서 상기 하드웨어-방식 타이밍 루프는 코드 생성기 클럭, 인터폴레이터의 타이밍, 또는 다른 타이밍 회로를 조정하거나 제어함으로써, 샘플 값들이 올바른 샘플링 순간에서 생성되도록 한다.
도 2는 앞서 언급된 하드웨어-방식의 타이밍 루프와 결합하여 사용하기에 적합한 칩 타이밍 추정기(200)를 보여준다. 특히, 상기 칩 타이밍 추정기(200)는 상기-레이트 싱크로나이저 접근방식을 바탕으로하고, 그리고 DLL(delay-locked loop)의 형태인 하드웨어-방식 타이밍 루프에서 사용하도록 구성된다. 앞서 언급된 바와 같이, 이러한 형태의 타이밍 추정 기술의 종래의 태양은 앞서 언급된 J.G.Proakis 레퍼런스에서 보다 상세히 설명된다.
상기 칩 타이밍 추정기(200)는 상응하는 수신기에서 기저대역 ADC로부터 일반적으로 수신되는 입력 샘플들을 처리한다. 상기 샘플들은 MF(matched filter)(202)로 적용되고, 그리고 필터된 샘플들은 칩 당 두 개의 샘플을 만드는 다운샘플러(downsampler)(204)에서 2의 인자만큼 다운샘플링되고, 이때 상기 두 개의 샘플은 kTc+τk로 표시된 제 1 또는 소위 "점(punctual)" 샘플 및 (k+0.5)Tc+τk 로 표시된 제 2 샘플이다. 상기 양 τk는 송신기와 수신기 사이의 클럭 페이즈 에러를 표시한다. 상기 점 샘플(punctual sample)은 종래의 방식으로 디스프레더, 캐리어 추적 회로, 채널 추정 회로 등으로 공급될 수 있다. 상기 제 2 샘플은 제 1 곱셈기(208)로 공급되고 그리고 Tc 지연 요소(206)를 통해 제 2 곱셈기(210)로 공급된다.
앞서 언급된 바와 같이, 주어진 칩 타이밍 추정 기술은 신호 추적 단계가 뒤따르는 초기 신호 획득 단계를 일반적으로 포함한다. 초기 획득 단계는 일반적으로 칩 타이밍의 비정밀 추정에 의존하고, 미세한 추정은 상기 추적 단계에 의해 제공된다. 상기 칩 타이밍 추정기(200)는 신호 추적 단계의 일부로서 τk의 미세한 추정 및 추적을 제공하도록 구성되고, τk의 초기 비정밀 추정은 상기 획득 단계의 일부로서 결정된다.
도 2에서, 상기 제 2 샘플 및 그 지연된 버전은 각각의 곱셈기(208 및 210)에서, 현재 셀(current cell)의 제 1 기지국 특정 스크램블링 코드에 의해 곱해진다. 그 결과 출력은 각각의 단일-폴, 단일-탭 필터(212 및 214)에서 필터되고, 각각의 절대값 성분(216 및 218)을 통과하고, 그리고 이후 신호 합성기(220)에서 빼진다(subtracted). 성분(208, 212 및 216)은 얼리-레이트 싱크로나이저의 "얼리(early)" 레그를 포함하는 것으로 보일 수 있는 반면, 성분(210, 214 및 218)은 상기 얼리-레이트 싱크로나이저의 "레이트" 레그를 포함한다. 상기 신호 합성기의 출 력은 에러 신호(ek)로서 앞서 언급된 하드웨어-방식 타이밍 루프와 관련된 루프 필터(222)에 인가되고, 그리고 종래의 방식으로 클럭 조정 또는 다른 타이밍 제어 함수를 제공하는데 이용된다. 상기 에러 신호(ek)는 송신기와 수신기 사이의 클럭 단계 에러(τk)에 비례한다.
본 발명은 한 태양에서 도 2의 칩 타이밍 추정기와 관련된 많은 결점을 극복하는 향상된 블록-방식 칩 타이밍 추정기를 제공한다. 특히, 도 3과 결합하여 아래에 설명될 도시된 실시예에서 본 발명은 앞서 설명된 하드웨어-방식 타이밍 루프에 대한 필요성을 제거하는 향상된 칩 타이밍 추정기를 제공하고, 따라서 소프트웨어의 형태로 주로 구현될 수 있다. 이러한 배열은 3GPP WCDMA 시스템 및 다른 고속 CDMA 시스템에서 향상된 성능을 제공하면서 수신기 회로의 비용 및 복잡도를 또한 감소시키는 것이 선호된다.
도 3은 본 발명의 도시된 실시예에 따른 칩 타이밍 추정기(300)를 보여준다. 상기 칩 타이밍 추정기(300)는 상기 3GPP WCDMA 시스템과 같은 CDMA 시스템에서 송신기와 수신기 사이의 클럭 페이즈 에러(τk)의 추정을 제공하도록 구성된다. 도 2의 칩 타이밍 추정기(200)와 같이, 상기 칩 타이밍 추정기(300)는 신호 추적 단계의 일부로서 τk의 미세한 추정 및 추적을 제공하는 것으로 보일 수 있고, τk의 초기 비정밀 추정은 초기 신호 획득 단계의 일부로서 결정된다. 상기 초기 비정밀 추정은 당업자에게 분명하듯이 다양한 공지된 종래의 기술을 이용하여 결정될 수 있 다.
도 3의 도시된 실시예의 목적에 제한없이 상기 초기 비정밀 추정은 하나의 칩 지속기간(Tc)의 정확도 내에서 상기 레이크 수신기(100)의 L개의 경로 각각에 대한 칩 타이밍을 제공하는 것으로 가정된다. 다시 말해서, 상기 비정밀 추정은 경로 지연으로도 일컬어지는 각 경로의 도달 시간을 │τ│< 0.5Tc에서 만들어낸다. 칩 타이밍 추정기(200)는 이후 Nc 칩의 블록에 대한 평균을 포함하는 본 발명의 블록-방식 접근을 예시적으로 구현하여 τk의 추정을 추가로 정밀하게 한다. 이러한 추가 정밀화는 개방-루프, 피드-포워드 방식으로 실행됨으로써, 하드웨어-방식 타이밍 루프에 대한 필요성을 막는다. 초기 신호 획득 이후, 상기 비정밀 추정은 만일 하나의 칩 지속기간(Tc)의 원하는 정확도 이상으로 이동할 경우 상기 경로 지연을 추적하도록 프레임 당 대략 한두 번 재계산될 수 있다.
도 3에서, 향상된 칩 타이밍 추정기(300)는 가령, 상응하는 수신기에서 ADC로부터 수신된 입력 샘플과 같은 입력 샘플들을 처리한다. 칩 당 샘플들의 지정된 수 Ns에 대하여 추정이 실행된다. 상기 타이밍 에러는 기본적으로 이러한 추정 구간에 대하여 일정한 것이 제한없이 또한 가정된다. 상기 스크램블링 코드 세그먼트는 상기 칩들이 칩들의 수신된 블록으로부터의 칩들과 정렬되도록 선택되는 것이 선호된다.
상기 가정 및 본원에서 언급되는 다른 가정들은 예시의 목적이며 본 발명의 범위를 제한하는 것으로 생각되어서는 안 된다. 본 발명은 이러한 특별한 가정들이 적용되지 않는 실시예에서 구현될 수 있다.
입력 샘플들은 수신 필터(302)에 인가되고, 그리고 필터된 샘플들은 다운샘플러(304)에서 2의 인자만큼 다운샘플되고, 이때 상기 다운샘플러(304)는 칩 당 적어도 두 개의 샘플을 생산하며, 상기 두 개의 샘플은 제 1 또는 "점(punctual)" 샘플 kTc+τk 및 제 2 샘플 (k+0.5)Tc+τk이다. 앞서 언급된 바와 같이, 상기 양 τk는 송신기와 수신기 사이의 클럭 페이즈 에러를 표시한다. 상기 점 샘플은 종래의 방식으로 디스프레더, 캐리어 추적 회로, 채널 추정 회로 등으로 공급될 수 있다. 상기 제 2 샘플은 제 1 곱셈기(308)로 공급되고 그리고 Tc 지연 성분(306)을 통해 제 2 곱셈기(310)로 공급된다. 상기 제 2 샘플 및 그 지연 버전은 각각의 곱셈기(308 및 310)에서 현재 셀의 주요 기지국 특정 스크램블링 코드에 의해 곱해진다.
본 발명의 한 태양에서, 상기 곱셈기(308 및 310)로부터 결과적인 출력은 각각의 평균 성분(312 및 314)에서 Nc 칩에 대하여 평균되고, 상기 평균들의 절대값은 각각의 제곱(squaring) 성분(316 및 318)에서 제곱되며, 그리고 이후 그 결과적인 신호는 도시된 바와 같이 신호 합성기(320)에서 감산된다. 성분(308, 312 및 316)은 얼리-레이트 싱크로나이저의 "얼리" 레그를 포함하는 것으로 보일 수 있는 반면, 성분(310, 314 및 318)은 상기 얼리-레이트 싱크로나이저의 "레이트" 레그를 포함한다. 상기 신호 합성기(320)의 출력은 송신기와 수신기 사이의 클럭 페이즈 에러(τk)에 비례하는 에러 신호(ek)이다. 상기 에러 신호(ek)는 곱셈기(322)에서 스케일 인자(A)에 의해 곱해짐으로써, 송신기와 수신기 사이의 클럭 페이즈 에러(τk)의 추정을 생성한다. 상기 스케일 인자 A는 입력 신호 이득과 펄스 모양의 함수이고, 당분야의 통상의 기술 수준에서 직접적인 방식으로 결정될 수 있다. 다른 실시예에서, 상기 스케일 인자는 제거될 수 있고 그리고 당분야에 공지된 형태의 대안적 신호 진폭 제어 회로가 사용될 수 있다.
평균 성분(312 및 314)의 하나이상은 본 발명의 대안적 실시예에서 상응하는 필터와 대체될 수 있다. 필터들은 가령, 특정 노이즈 환경에서 보다 적합할 수 있다.
수신 필터(302)에 관하여, 가우스 노이즈 시나리오에 대한 최적의 수신기 필터는 송신 펄스 모양에 정확하게 매칭되는 것이다. 앞서 언급된 바와 같이, 상기 3GPP WCDMA 시스템은 0.22의 롤-오프를 갖는 정형(root-raised) 코사인 펄스-모양을 이용한다. 이상적인 정형 코사인 필터는 길이가 무한하다. 그러나, 수신 필터(302)는 윈도우드(windowed) 정형 코사인 필터로서 구성될 수 있다. 특히, 수신 필터(302)는 실시예에서 그리고 제한없이, 19개의 탭을 갖는 윈도우드 정형 코사인 필터로서 구성될 수 있으며, 19개의 필터 계수는 [0.05023 0.02475 -0.03263 -0.08963 -0.09990 -0.02866 0.12330 0.31256 0.46931 0.53006 0.46931 0.31256 0.12330 -0.02866 -0.09990 -0.08963 -0.03263 0.02475 0.0502] 이다. 물론, 다른 필터 배열도 사용될 수 있으며, 본 발명은 어떤 특정수신 필터 배열에 제한되지는 않는다.
추정기(300)는 매 Nc 칩마다 타이밍 에러의 추정을 제공하도록 구성된다. 상기 추정은 실시예에서 그리고 제한없이, 페이즈 에러(τ)로 정규화되도록 표현될 수 있고, 상기 페이즈 에러(τ)는 상기 칩 지속기간(Tc)에 정규화된 클럭 페이즈 에러(τk)에 일반적으로 상응한다. 상기 정규화된 페이즈 에러는 상기 점 샘플의 타이밍에 인가될 보정(correction)을 제공할 수 있다. 즉, 상기 점 샘플의 샘플링 순간은 에러의 양에 의해 보정되어야 한다. 상기 수신된 데이터가 3GPP WCDMA 구현예에서 4의 인자만큼 오버샘플(oversampled)되므로, 사용가능한 동일한 칩의 다수의 샘플 값이 존재한다. 이러한 값들은 일반적으로 샘플링 순간의 정수에서 칩 펄스의 값들이다. 상기 페이즈 에러는 상기 샘플링에 사용되는 타임 그리드(time grid)에 반드시 떨어지지는 않는다. 그러나, 상기 샘플이 사용가능한 가장 가까운 샘플링 순간이 사용될 수 있도록 근사화될 수 있다. 예를 들어, 클럭 페이즈 에러(τk)의 추정은 가장 근접한 공지된 샘플 값을 사용하도록 반올림될 수 있다. 3GPP WCDMA 구현예에서, 칩 당 네 개의 샘플이 존재하므로, 반올림에 따른 최대 오차는 Tc/8을 넘지 않는다.
수신된 신호 샘플들은 일반적으로 버퍼 또는 수신기의 다른 메모리 소자 내에 보유된다. 따라서, 보정된 샘플링 순간에서 샘플 값을 생성하는 프로세스는 상기 버퍼의 다른 엔트리(entry)를 이용하게 된다. 특히, 상기 페이즈 에러 추정은 입력 데이터 버퍼 또는 상기 레이크 수신기(100)의 상응하는 핑거와 관련된 다른 메모리 소자에서 상기 보정된 샘플링 경우에 상기 샘플 값을 가리키는 어드레스 포인터를 생성하는데 사용될 수 있다.
대안적 접근 방식은 정확한 샘플 값을 획득하기 위해, 상기 클럭 페이즈 에러(τk)의 추정을 이용하여 인터폴레이션(interpolation) 동작을 실행하는 것이다. 특히, 상기 추정된 에러는 공지된 샘플 값들 사이의 인터폴레이션에 의해 샘플값을 생성하는데 사용될 수 있다. 이러한 대안적 접근 방식은 앞서 설명된 반올림 접근방식에 비하여 계산시 복잡도가 증가하게 될 것이다.
도 3의 칩 타이밍 추정기(300)는 도 2의 칩 추정기(200)에 비하여 많은 장점을 제공한다. 예를 들어, 상기 칩 타이밍 추정기(300)는 필터(212 및 214)를 제거하고 그리고 그 대신 상기 시스템이 모든 로직 "1" 값과 같은 공지된 패턴으로써 앞서 언급된 공통의 파일럿 채널을 포함한다는 사실을 이용한다. Nc개의 칩에 대한 평균은 SNR(신호 대 잡음 비)을 개선하고 그리고 정규화된 페이즈 에러(τ)의 신뢰할 만한 추정을 만든다. 상기 하드웨어-방식의 타이밍 루프가 제거되므로, 상기 루프 필터(222)는 또한 제거되고, 추가로 수신기 비용 및 복잡도를 감소시킨다.
앞선 설명으로부터, 도 3의 타이밍 에러는 칩의 수 Nc에 의해 정의된 짧은 관찰(observation) 블록 위로 얼리-레이트 레그 차이의 평균으로서 획득된다. 칩들의 수 및 사용된 특정 평균 연산이 실시예에서 상기 얼리-레이트 싱크로나이저의 각 레그에 대하여 동일하지만, 이는 본 발명의 필수요건은 아니다.
상기 블록-방식 칩 타이밍 추정기(300)는 개방-루프, 피드-포워드 방식으로 동작하고 그리고 칩 지속기간 Tc의 부분으로서 Nb >> Nc인 모든 Nb 개의 칩에 대하여 상기 타이밍 에러(τk)의 정확한 추정을 제공하도록 구성될 수 있다. 앞서 설명된 3GPP WCDMA 시스템에서 추정을 위한 적절한 블록 길이 Nc는 대략 32-64개의 칩이 될 수 있다. 일반적으로 상기 경로가 느리게 변하고 클럭 드리프트는 무시할 만하기 때문에, 상기 추정이 자주 실행될 필요는 없다. 예를 들어, 하나의 가능한 구현예에서 상기 추정은 매 Nb = 2,560 개의 칩마다 한번 실행될 수 있는데, 이는 즉 Nc = 32 개의 칩에서 블록 위로, 상기 3GPP WCDMA 시스템에서 각각의 슬롯에 대하여 한번 실행될 수 있음을 의미한다.
물론, Nc의 다른 값들이 사용될 수 있고, 사용된 특정 수는 용도에 따라 변할 수 있다. 하나의 가능한 예로서, 특히 노이즈 환경에서 64개의 칩 이상을 사용하는 것이 선호될 수 있다. 본 발명은 따라서 Nc의 특정 값을 사용할 필요는 없다.
앞서 설명된 다중경로 효과와 관련된 다른 경로들이 서로 무관하게 변하기 때문에, 각 경로에 대한 칩 타이밍은 개별적으로 조정되어야 한다. 따라서, 상기 레이크 수신기(100)의 L개의 서로 다른 핑거에 대하여 L개의 개별 칩 타이밍 추정기가 있을 것이다. 그 결과적인 칩 타이밍 추정은 상기 레이크 수신기(100)에서 처리하기 위하여 올바른 데이터 샘플을 획득하는데 사용된다.
도 4는 도 3의 타이밍 추정기(300)와 같은 타이밍 추정기가 레이크 수신기(400)로 통합될 수 있는 방식을 보여준다. 도 4에 도시된 단지 일부분인 상기 레이 크 수신기(400)는 도 1의 수신기(100)와 결합하여 설명된 방식으로 동작하도록 가정되고, 또한 유사한 프로세싱 소자를 포함하도록 가정된다. 상기 수신기(400)는 401-1, 401-2,...401-L로 표시된 L개의 레이크 핑거를 포함한다. 입력 샘플들은 3GPP WCDMA 시스템에서 정형 코사인 필터링을 제공하는 수신 필터(402)를 통해 상기 핑거들 중 하나인 핑거(401-1)로 인가된다. 상기 주어진 핑거(401-1)는 도 3의 칩 타이밍 추정기(300)에 일반적으로 상응하는 칩 타이밍 추정기(404)를 포함하고, 그리고 앞서 설명된 방식으로 입력 샘플들을 처리한다. 상기 칩 타이밍 추정기(404)는 타이밍 보정 회로(406)를 포함하는 것으로 도시되고, 상기 타이밍 보정 회로(406)는 앞서 설명된 방식으로 추적 회로(408)에 의해 생성된 칩 타이밍 추정을 바탕으로 샘플 변화를 구현한다. 상기 보정 회로(406)로부터의 신호 출력은 도 1의 곱셈기(108-1)에 일반적으로 상응하는 디스크램블러(descrambler)(412)에 인가되고, 그 결과적인 디스크램블링된 출력은 도 1의 디스프레더(110-1)에 일반적으로 상응하는 디스프레더(414)로 인가된다. 핑거(401-1)의 디스프레더 출력은 최적의 합성기(417)로 인가되고, 상기 합성기(417)는 도 1의 계량(weigh) 및 합성 요소(112)에 일반적으로 상응한다.
또한 L개의 핑거(401)와 관련되어 추가 프로세싱 회로(410)가 있으며, 상기 프로세싱 회로(410)는 CDMA 디지털 수신기에서 일반적으로 실행되는 다른 처리 동작을 실행한다. 상기 프로세싱 회로로부터의 피드백(415)은 도면에 표시되어 있지는 않지만 상기 레이크 수신기(400)의 다른 부분으로 재공급된다. 상기 추가 프로세싱 회로(410) 및 피드백(415)은 공지된 종래의 방식으로 구성될 수 있어서, 본원 에서는 상세히 설명되지 않는다. 도 4에서 각각의 레이크 핑거(401)는 레이크 핑거(401-1)에 대하여 도시된 것과 동일한 방식으로 구성된다. 주어진 레이크 핑거의 하나이상의 타이밍 추정, 디스크램블링, 및 디스프레딩 요소는 상기 레이크 핑거와 관련된 프로세싱 회로(410) 내에 부분적으로 또는 전체적으로 통합될 수 있다.
비록 도 4에 도시된 수신기(400)의 구조에서 상기 프로세싱 회로(410)의 적어도 한 부분이 상기 레이크 핑거의 각각에서 반복되더라도, 이는 단지 설명을 위한 것이다. 대안적 구성에서, 상기 프로세싱 회로(410)는 수신기(400) 내에 집중될 수 있어서 어떤 특정 핑거내에 포함되지 않는다.
앞서 설명된 본 발명의 실시예들은 설명을 위한 것으로서 청구항의 범위내에서 수많은 대안적 실시예들이 당업자에게 분명할 것이다. 예를 들어, 본 발명은 다른 칩 타이밍 추정 회로, 및 본원에서 설명된 레이크 수신기를 제외한 수신기 구조를 이용하여 구현될 수 있다. 또한, 블록-방식 칩 타이밍 추정에 이용된 칩의 수 Nc는 주어진 용도의 특정 필요에 따라 변경될 수 있다.

Claims (20)

  1. 코드 분할 다중 접근 통신 시스템의 수신기에서 칩 타이밍을 추정하기 위한 방법에 있어서, 상기 방법은
    - 얼리-레이트 싱크로나이저(early-late synchronizer)의 제 1 및 제 2 레그 각각에서 칩들의 지정 블록에 걸쳐 평균 연산을 실행함으로써 수신된 신호의 샘플들로부터 칩 타이밍 추정치를 생성하는 단계로서, 이때 상기 칩 타이밍 추정치는 상기 제 1 레그의 출력과 제 2 레그의 출력 사이의 차이에 상응하는 에러 신호의 함수로서 결정되는 특징의, 상기 칩 타이밍 추정치를 생성하는 단계
    - 수신기에서 칩 타이밍을 조절하도록 상기 칩 타이밍 추정치를 이용하는 단계
    를 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  2. 제 1 항에 있어서, 이때 상기 코드 분할 다중 접근 통신 시스템은 3세대 파트너십 플랜(partnership plan) 광대역 코드 분할 다중 접근 통신 시스템을 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  3. 제 1 항에 있어서, 생성하는 단계는, 칩 당 둘 이상의 샘플을 바탕으로 상기 칩 타이밍 추정치를 생성하는 단계를 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  4. 제 1 항에 있어서, 이때 상기 수신기는 다수의 레이크 핑거를 갖는 레이크 수신기를 포함하고, 상기 생성 및 이용 단계들은 상기 레이크 수신기의 핑거들 중 특정 핑거에서 구현되는 것을 특징으로 하는 칩 타이밍 추정 방법.
  5. 제 4 항에 있어서, 이때 생성 및 이용 단계들은 상기 다수의 레이크 핑거 각각에서 독립적으로 구현되는 것을 특징으로 하는 칩 타이밍 추정 방법.
  6. 제 1 항에 있어서, 이때 상기 칩 타이밍 추정은 단일 칩 지속기간의 정확도 내에서 상기 수신기에 대하여 생성된 비정밀 칩 타이밍 추정의 추가 정제(refinement)를 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  7. 제 1 항에 있어서, 이때 상기 생성하는 단계는 상기 제 1 레그에서 칩의 특정 수 Nc에 대하여 평균 연산을 실행하고, 상기 제 2 레그에서 동일한 칩의 특정 수 Nc에 대하여 동일한 평균 연산을 실행함으로써, 상기 수신된 신호의 샘플들로부터 칩 타이밍 추정치를 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  8. 제 7 항에 있어서, 이때 칩의 특정 수 Nc는 32보다 크거나 같은 것을 특징으로 하는 칩 타이밍 추정 방법.
  9. 제 7 항에 있어서, 이때 칩의 특정 수 Nc는 칩 타이밍 추정이 생성되는 추정 구간을 정의하는 칩의 수 Nb보다 작은 것을 특징으로 하는 칩 타이밍 추정 방법.
  10. 제 9 항에 있어서, 이때 Nb는 주어진 데이터 프레임에서 슬롯 당 칩의 수로 주어지는 것을 특징으로 하는 칩 타이밍 추정 방법.
  11. 제 9 항에 있어서, 이때 Nb는 2,560인 것을 특징으로 하는 칩 타이밍 추정 방법.
  12. 제 7 항에 있어서, 이때 상기 칩 타이밍 추정치는 칩 지속기간에 정규화된 칩 타이밍 에러의 추정을 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  13. 제 1 항에 있어서, 이때 상기 생성 단계는 디스크램블된(descrambled) 칩의 지정 블록에 걸쳐 평균 연산을 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  14. 제 1 항에 있어서, 이때 생성 단계는 개방-루프, 피드-포워드 방식으로 칩 타이밍 추정치를 결정하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  15. 제 1 항에 있어서, 이때 상기 생성 단계는 스케일링 인자를 상기 에러 신호에 인가함으로써 상기 칩 타이밍 추정치를 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  16. 제 1 항에 있어서, 이때 상기 이용 단계는 상기 칩 타이밍 추정치를 가까운 샘플 값으로 반올림하는 단계를 추가로 포함하고, 상기 반올림된 추정치는 수신기의 메모리 소자에서 샘플값으로 지정하는 어드레스 포인터를 생성하는데 이용되는 것을 특징으로 하는 칩 타이밍 추정 방법.
  17. 제 1 항에 있어서, 이때 상기 이용 단계는 다수의 알려진 샘플값들 사이의 인터폴레이션에 의하여 샘플값을 생성하도록 상기 칩 타이밍 추정치를 이용하는 단계를 추가로 포함하는 것을 특징으로 하는 칩 타이밍 추정 방법.
  18. 코드 분할 다중 접근 통신 시스템의 수신기에서 칩 타이밍을 추정하기 위한 칩 타이밍 추정기에 있어서, 상기 칩 타이밍 추정기는
    -제 1 레그 및 제 2 레그를 포함하는 얼리-레이트 싱크로나이저(early-late synchronizer), 및
    - 상기 얼리-레이트 싱크로나이저의 상기 제 1 레그 및 제 2 레그 각각에서 칩들의 지정 블록 위로 평균 연산을 실행함으로써, 수신된 신호의 샘플들로부터 칩 타이밍 추정치를 생성하도록 구성되는 추정 모듈
    을 포함하고, 이때 상기 칩 타이밍 추정기는 상기 제 1 레그의 출력과 제 2 레그의 출력 사이의 차이에 상응하는 에러 신호의 함수로서 추정치를 결정하고, 이때 상기 칩 타이밍 추정기에 의해 생성된 칩 타이밍 추정치는 수신기 내에서 칩 타이밍을 제어하는데 이용되는 것을 특징으로 하는 칩 타이밍 추정기.
  19. 다수의 신호 처리 경로를 포함하는 코드 분할 다중 접근 통신 시스템 수신기에 있어서, 상기 코드 분할 다중 접근 통신 시스템 수신기는,
    - 코드 분할 다중 접근 통신 신호를 수신하도록 구성되는 수신기 모듈, 및
    - 상기 수신기 모듈에 연결되는 복수의 신호 처리 경로, 여기서 상기 신호 처리 경로 중 하나 이상은 칩 타이밍 추정기를 포함하고, 상기 칩 타이밍 추정기는, 제 1 레그 및 제 2 레그를 갖는 얼리-레이크 싱크로나이저(early-late synchronizer)를 포함하고, 칩 타이밍 추정기 내에 구현된 얼리-레이트 싱크로나이저의 상기 제 1 레그 및 제 2 레그 각각에서 칩들의 지정 블록 위로 평균 연산을 실행함으로써 수신된 코드 분할 다중 접근 통신 신호의 샘플들로부터 칩 타이밍 추정치를 생성하도록 구성되며, 상기 칩 타이밍 추정치는 제 1 레그의 출력과 제 2 레그의 출력 사이의 차이에 상응하는 에러 신호의 함수로서 결정되는 특징의, 상기 복수의 신호 처리 경로
    를 포함하고, 이때 상기 칩 타이밍 추정기에 의해 생성된 상기 칩 타이밍 추정치는 수신기에서 칩 타이밍을 제어하는데 이용되는 것을 특징으로 하는 코드 분할 다중 접근 통신 시스템 수신기.
  20. 코드 분할 다중 접근 통신 시스템의 수신기에서 칩 타이밍을 추정하는 프로그램을 기록하는 컴퓨터 판독가능형 기록 매체에 있어서, 상기 프로그램은,
    얼리-레이트 싱크로나이저의 제 1 및 제 2 레그 각각에서 칩의 지된 블록에 걸쳐 평균 연산을 실행함으로써 실행시 수신된 신호의 샘플들로부터 칩 타이밍 추정치를 생성하는 단계
    를 실행하며, 이때 상기 칩 타이밍 추정치는 상기 제 1 레그의 출력과 상기 제 2 레그의 출력 사이의 차이에 상응하는 에러 신호의 함수로서 결정되고, 상기 칩 타이밍 추정치는 상기 수신기에서 칩 타이밍을 제어하는데 이용되는 것을 특징으로 하는 코드 분할 다중 접근 통신 시스템의 수신기에서 칩 타이밍을 추정하는 프로그램을 기록하는 컴퓨터 판독가능형 기록 매체.
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