KR101003558B1 - 전기적 가공 제어를 위한 확률 제약 최적화 - Google Patents

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Abstract

디바이스를 제조하기 위한 공정 모델, 다수의 단계들을 갖는 공정을 정의하는 것을 포함하는 방법이 제시된다. 다수의 인라인(inline) 공정 목표들이 공정 단계들의 적어도 서브세트(subset)를 위해 정의된다. 상기 모델은 인라인 공정 목표와 다수의 공정 출력 파라미터들을 관련시킨다. 인라인 공정 목표에 대한 확률 제약조건의 제 1 세트가 정의된다. 공정 출력 파라미터에 대한 확률 제약조건의 제 2세트가 정의된다. 목적 함수(objective function)가 상기 모델 및 상기 다수의 공정 결과 파라미터에 기초하여 정의된다. 각각의 공정 단계에서 인라인 공정 목표에 대한 값을 결정하기 위해서, 각각의 공정 단계에 대한 확률 제약조건의 제 1 및 제 2 세트를 조건으로 상기 목적 함수를 최적화함으로써 공정 출력 파라미터의 궤적이 결정되며, 여기서 상기 최적화는 각각의 공정 단계가 완료된 후에도 잔여 공정 단계를 위해서 반복된다.

Description

전기적 가공 제어를 위한 확률 제약 최적화{PROBABILITY CONSTRAINED OPTIMIZATION FOR ELECTRICAL FABRICATION CONTROL}
본 발명은 일반적으로 산업 공정과 관련된 것으로, 더욱 상세히는 이동 구간(receding horizon)을 갖는 확률 제약 최적화(probability constrained optimization)를 사용하여 공정 목표들을 결정하기 위한 방법 및 장치에 관한 것이다.
반도체 산업 분야에서는 집적회로 디바이스, 예컨대 마이크로프로세서, 메모리 디바이스, 등등과 같은 디바이스의 품질, 신뢰도, 그리고 성능을 향상시키기 위한 끊임없는 시도가 있어 왔다. 이러한 시도는 더욱 신뢰성 있게 동작하는 고품질의 컴퓨터 및 전자 디바이스들을 위한 고객의 요구에 의해 주도되어 왔다. 이러한 요구들은 반도체 장치, 예컨대 트랜지스터와 같은 장치들의 제조 및 그러한 트랜지스터를 통합한 집적회로 디바이스의 제조에 있어서의 지속적인 개선을 가져왔다. 또한, 부차적으로, 전형적인 트랜지스터의 컴포넌트의 제조에 있어서 결함을 감소시키는 것은 또한 트랜지스터당 총 비용 및 그러한 트랜지스터들을 통합한 집적회로 디바이스들의 비용을 감소시켜 왔다.
일반적으로, 일련의 제조 단계들이 포토리소그래피 스텝퍼(photolithography stepper), 식각 툴, 증착(deposition) 툴, 연마(polishing) 툴, 급속 열처리 툴, 주입(implantation) 툴, 등등을 포함하는 다양한 공정 툴을 사용하여 웨이퍼 상에서 수행된다. 반도체 공정 라인의 작동을 개선하기 위한 하나의 기법으로서, 다양한 공정 툴의 작동을 자동적으로 제어하기 위해 공장 전반 제어 시스템(factory wide control system)을 사용하는 것이 있다. 제조 툴들은 제조 프래임워크(framework) 또는 제조 모듈의 네트워크와 통신한다. 각각의 제조 툴들은 일반적으로 장비 인터페이스와 연결된다. 상기 장비 인터페이스는 상기 제조 툴과 상기 제조 프레임워크 사이의 통신을 용이하게 하는 장치 인터페이스와 연결된다. 상기 장치 인터페이스는 일반적으로 고급 공정 제어(APC : advanced process control) 시스템의 부분이다. 상기 APC 시스템은 제조 모델에 기반한 제어 스크립트(script)를 개시하며, 여기서 상기 제어 스크립트는 제조 공정을 실행하는데 필요한 데이터를 자동적으로 검색하는 소프트웨어 프로그램일 수 있다. 종종 반도체 디바이스들은 복수의 공정들을 위한 복수의 제조 툴들을 통하여 단계적으로 이동되고, 복수의 제조 툴들은 처리된 반도체 디바이스들의 품질에 관련된 데이터를 생성한다. 선-공정(pre-processing) 및/또는 후-공정(post-processing) 계측 데이터가 상기 툴들을 위한 공정 제어기에 제공된다. 가능한 한 목표 값과 근접한 후-공정 출력을 얻으려는 시도로서, 성능 모델 및 계측 정보에 기초하여 작동 레시피 파라미터(operating recipe parameter)들이 공정 제어기에 의해 계산된다. 이러한 방식으로 편차를 감소시킴으로써 처리량의 증대, 비용의 감소, 디바이스의 고성능화, 등등을 달성할 수 있는바, 이러한 모든 것은 수익의 증대와 직결된다.
제품 사양들이 제품 품질의 편차 허용치가 더욱 작아지도록 요구하는 추세인데, 이에 따라 반도체 산업에서 공정 제어가 점층적으로 중요한 요소가 되고 있다. 역사적으로 보면, 반도체 공정 제어는 공정 목표들이 개별적인 동작 모델들에 의해 결정되고 상기 공정을 전체로서 고려하지 않는 독립 유닛 동작 런투런 제어기(run-to-run controller)들로 구성되어 왔다. 런투런 제어기는 화학적 기계적 평탄화(planarization), 화학 기상 증착(chemical vapor deposition), 급속 열처리(rapid thermal annealing), 플라즈마 식각, 등등과 같은 이러한 독립 유닛 동작들을 제어하는데 사용되어져 왔으며, 유닛 동작들을 바람직한 공정 목표 내로 유지하는 런투런 제어 알고리즘들은 일반적으로 잘 알려져 있다. 런투런 제어기는 일반적으로 단지 하나의 공정과 그것과 관련된 공정 목표 값에만 초점을 둔다. 각각의 런투런 제어기는 그것의 공정 목표 값이 허용 편차 범위 내에 있도록 시도를 한다. 상기 공정 목표 값은 일반적으로 제어된 특성에 대한 허용 값들의 중간 범위 근처로 설정된다. 그러나 완성된 디바이스의 특정한 성능 특성의 결과에 영향을 주는 수많은 공정 단계들이 존재한다. 각각의 개별 공정들이 그 자신의 공정 목표 값 및 상기 공정 목표 값에 도달하려 시도하는 제어기를 갖기 때문에, 성능 특성을 제어하는 것은 어려운 문제다.
일부의 경우에는, 가공된 디바이스들의 성능을 결정하는 측정이, 가공 공정의 상대적으로 나중 단계까지 수행되지 않거나, 때로는 최종 테스트 단계 전까지 수행되지 않는다. 디바이스들의 가공과 그것들의 성능 특성의 측정 간의 이러한 지연은 성능 목표를 달성하려는 제조 공정의 자동제어를 어렵게 만든다.
일반적으로, 피처에 대한 크기 및 재료에 대해 결정된 디자인 값들을 기초로하여 디바이스들의 물리적 특성들을 제어함으로써 제조된 디바이스들의 성능 특성들(예컨대, 속도, 접촉 저항, 전력 소비, 등등)이 간접적으로 제어된다. 실제 디바이스 특성과 상기 공정 목표 값과의 편차는 성능 특성에 있어서 대응하는 편차가 발생되게 한다. 일부의 경우에, 편차가 발생되게끔 하는 다수의 원인들은 완성된 디바이스의 전기적 성능 특성을 떨어뜨리거나 전혀 허용될 수 없게 만드는 부가적 방식(additive fashion)으로 조합될 수 있다.
일반적으로, 특정한 성능 특성 목표를 달성하기 위해 사용될 수 있는 디자인 또는 공정 목표 값들의 적어도 하나 이상의 세트가 존재할 수 있다. 그러나 전기적 성능 특성을 제어하기 위해 간접적인 방법이 사용되기 때문에, 상기 공정 목표 값들은 일반적으로 고정적(static)이다. 일부의 상황에서, 하나 이상의 가공 공정들은 공정 목표를 신뢰할만하게 충족시키는데 어려움을 가지고 있을 수 있다. 툴 청결도, 소모품의 수명, 등등과 같은 다양한 펙터(factor)들이 툴의 성능 및 제어가능성에 영향을 줄 수 있다. 목표로부터의 이러한 편차는 간접 제어에 의해서는 쉽게 설명될 수 없는 방식으로 완성된 디바이스의 전기적 성능 특성에 유해한 영향을 준다.
본 발명은 상술한 하나 이상의 문제들의 영향을 극복, 또는 적어도 감소시키기 위한 것이다.
본 발명의 일 양상으로서 디바이스를 제조하기 위한 공정의 모델을 정의하는 것을 포함하는 방법이 제시되며, 상기 공정은 복수의 단계들을 포함한다. 복수의 인라인(inline) 공정 목표들이 공정 단계들의 적어도 서브세트(subset)에 대해 정의된다. 상기 모델은 인라인 공정 목표와 복수의 공정 출력 파라미터들을 관련시킨다. 인라인 공정 목표들에 대한 확률 제약조건의 제 1 세트가 정의된다. 공정 결과 파라미터에 대한 확률 제약조건의 제 2세트가 정의된다. 목적 함수(objective function)가 상기 모델 및 상기 다수의 공정 결과 파라미터에 기초하여 정의된다. 각각의 공정 단계에서 인라인 공정 목표에 대한 값을 결정하기 위해서, 각각의 공정 단계에 대한 확률 제약조건의 제 1 세트 및 제 2 세트를 조건으로 상기 목적 함수를 최적화함으로써 공정 출력 파라미터의 궤적이 결정되며, 여기서 상기 최적화는 각각의 공정 단계가 완료된 후에도 잔여 공정 단계를 위해서 반복된다.
본 발명의 또 다른 양상이 다수의 단계들 상에서 디바이스를 제조하기 위한 다수의 툴들, 적어도 상기 툴들의 서브세트와 관련된 다수의 공정 제어기, 그리고 관리 제어기(supervisory controller)를 포함하는 시스템으로 제시된다. 각각의 공정 제어기가 인라인 공정 목표를 기초로 하여 적어도 하나의 관련 툴의 공정을 제어하도록 구성된다. 상기 관리 제어기는 디바이스를 제조하기 위한 공정 단계의 모델을 사용하도록 구성되고, 여기서 상기 모델은 인라인 공정 목표와 다수의 공정 출력 파라미터를 연계 시키며, 상기 인라인 공정 목표에 대한 확률 제약조건의 제 1세트를 정의하도록 구성되고, 공정 출력 파라미터에 대한 확률 제약조건의 제 2세트를 정의하도록 구성되고, 상기 모델 및 다수의 공정 출력 파라미터에 기초하여 목적 함수를 정의하도록 구성되고, 관련 공정 제어기를 갖는 각각의 공정 단계에서 상기 인라인 공정 목표 값을 결정하기 위해서 각각의 공정 단계에 대한 확률 제약조건의 제 1 세트 및 제 2 세트를 조건으로 목적 함수를 최적화함으로써 상기 공정 출력 파라미터의 궤적을 결정하도록 구성되고, 여기서 상기 최적화는 각각의 공정 단계 후에 잔여 공정 단계를 위해 반복된다.
본 발명은 첨부되는 도면과 하기의 설명을 참조함으로써 이해될 수 있으며, 첨부되는 도면은 구성요소들을 식별하기 위해서 부호가 부기되어 있다.
도 1은 본 발명의 예시적인 일 실시예를 따르는 제조 시스템을 간략화한 블록도이다.
도 2는 공정 목표 및 출력에 대한 제약조건을 이용하여 최적화를 해결함으로써 생성된 최적 궤적 및 실제 궤적을 도시하는 그래프이다.
도 3은 공정 목표를 충족시키는 툴과 관련된 확률 분포를 도시하는 그래프이다.
도 4는 공정 목표 및 출력에 대한 확률 제약조건을 사용하여 최적화를 해결함으로써 생성된 최적 궤적 및 강건 궤적(robust trajectory)을 도시하는 그래프이다.
도 5는 본 발명의 또 다른 실시예를 따라 제조 공정에 대한 공정 목표를 결정하기 위한 간략화된 흐름도이다.
본 발명의 다양한 수정과 대안적인 형태가 가능하지만, 그 중에서 특정한 실시예들만을 예시적으로 도면에 도시하며 이에 대해 설명한다. 그러나 특정한 실시예에 대한 설명이 본 발명을 개시된 특정한 형태로만 제한하는 것은 아니며, 청구범위에 의해 한정되는 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정, 균등물, 대안적인 형태가 가능하다.
본 발명의 예시적인 실시예가 하기에 기술된다. 명확성을 위해서, 실제 구현의 일부 특징들만이 본 명세서에 기술된다. 물론 이러한 특정한 실제적인 실시예를 전개하는데에 있어서, 구현별 특정한 많은 결정들이 시스템 관련, 및 비지니스 관련 제약에 부합하는 것과 같은 그러한 개발자의 목표를 달성하기 위해 만들어져야 함이 물론 이해될 것이다. 더욱이, 그러한 개발 노력은 복잡하고 많은 시간이 드는 것일 수 있으나, 본 발명의 개시의 이득을 얻는 이득을 얻는 당업자에게는 일상적인 일이 될 것이다.
도 1을 참조하면, 예시적인 제조 시스템(10)의 간략화된 블록도가 제공된다. 도시된 실시예에서, 상기 제조 시스템(10)은 반도체 디바이스들을 제조하도록 구성된다. 본 발명은 반도체 제조 장비로 구현되는 것처럼 기술되었으나, 본 발명은 이것에만 한정되는 것은 아니며, 다른 제조 환경에도 적용될 수 있는 것이다. 여기에 기술된 기술들은 마이크로프로세서, 메모리 디바이스, 디지털 신호 프로세서들, 주문형 반도체(ASIC: application specific intergrated circuit), 또는 다른 디바이스들을 포함-이것에만 한정되는 것은 아님-하는 다양한 워크피스(workpiece)들 또는 제조된 아이템들에도 적용될 수 있다. 또한, 상기 기술은 반도체 디바이스 이외의 워크피스 혹은 제조된 아이템들에 적용될 수도 있다.
네트워크(20)가 상기 제조 시스템(10)의 다양한 컴포넌트들을 연결하여, 그들이 정보 교환을 할 수 있도록 한다. 상기 예시적인 제조 시스템(10)은 다수의 툴들(30-80)을 포함한다. 각각의 툴(30-80)들은 상기 네트워크(20)와 인터페이스 하기 위해서 컴퓨터와 연결될 수 있다. 상기 툴(30-80)들은 접미사로 표시된 것처럼 동류의 툴들 세트로 그룹 지어진다. 예를 들면, 툴(30A-30C)의 세트는 화학적 기계적 평탄화 툴과 같은 특정 타입의 툴들을 나타낸다. 특정한 웨이퍼 또는 웨이퍼들의 로트는 이것들이 제조되어감에 따라, 공정 플로우에서 특정한 기능을 수행하는 상기 툴(30-80)들을 거쳐간다. 반도체 디바이스 제조 환경을 위한 예시적인 공정 툴은 계측 툴, 포토리소그래피 스텝퍼, 식각 툴, 증착 툴, 연마 툴, 급속 열처리 툴, 주입 툴들, 등등을 포함한다. 상기 툴(30-80)들은 단지 예시적인 목적을 위해서 그룹 된 랭크(rank) 및 파일로 도시되어 있다. 실제 구현에서, 상기 툴(30-80)들은 임의의 물리적인 순서 또는 그룹으로 배열된다. 부가적으로, 특정 그룹들 내의 상기 툴들 간의 연결은 상기 툴(30-80)들간의 상호연결이라기보다 상기 네트워크(20) 간의 연결을 나타내는 것을 의미한다.
MES(manufacturing execution system) 서버(90)는 제조 시스템(10)의 상위 레벨 동작을 가르킨다. 상기 MES 서버(90)는 제조 시스템(10)에서의 다양한 엔티티(entity)들(즉, 로트, 툴(30-80))의 상태를 모니터하고, 공정 플로우를 통하여 제조 품목들(articles)(예컨대, 반도체 웨이퍼의 로트들)의 흐름을 제어한다. 상기 다양한 엔티티들의 상태 및 상기 공정 플로우내의 제조 품목의 상태와 관련된 데이터를 저장하기 위해서, 데이터베이스 서버(10)가 제공된다. 상기 데이터베이스 서버(100)는 하나 이상의 데이터 저장소(110) 내에 정보를 저장할 수 있다. 상기 데이터는 전-공정 및 후-공정 계측 데이터, 툴 상태, 로트 우선순위 등을 포함할 수 있다.
본 발명의 부분들 및 대응되는 상세한 설명은 소프트웨어, 즉 알고리즘 및 컴퓨터 메모리 내의 데이터 비트의 동작에 대한 상징적 표현으로 제시된다. 이러한 설명 및 표현들은 어떤 당업자가 다른 당업자에게 자신의 연구내용을 효율적으로 전달할 수 있는 것들이다. 여기서 사용되는 용어, 알고리즘은 바람직한 결과를 낳는 일관성 있는 단계들의 시퀀스로서 인식될 수 있다. 상기 단계들은 물리적 양들을 물리적으로 조작해야 하는 것을 요구하는 단계들이다. 비록 필연적이지는 않지만 일반적으로는 이러한 양들은 저장되고, 전송되고, 조합되고, 비교되고, 그리고 조작될 수 있는 광학적, 전기적, 또는 자기적(magnetic) 신호 형태를 취한다. 원칙적으로는 공통적인 사용을 위한 이유 때문에 이러한 신호들을 때때로 비트, 값, 요소, 부호, 문자, 용어, 숫자, 또는 기타 등으로 언급하는 것이 편리하다.
그러나 이들 및 비슷한 용어들 모두는 적절한 물리적 량과 관련이 있으며, 그리고 이러한 량에 적용되는 단지 편의상의 표기라는 점이 감안되어야만 한다. 만약 특별히 다르게 언급되지 않거나 혹은 다른 논의로부터 명백한 것이 아니라면, "프로세싱" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 또는 이와 유사한 용어들은, 컴퓨터 시스템 레지스터 및 메모리 내의 물리적, 전기적 양으로 표현된 데이터를 조작하여, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장소, 전송 또는 디스플레이 디바이스내의 물리적 양과 비슷하게 표현된 다른 데이터로 변환하는 컴퓨터 시스템(또는 유사한 전자 컴퓨팅 장치)의 동작 및 공정을 의미하는 것이다.
또한, 상기 제조 시스템(10)은 워크스테이션(workstation)(150) 상에서 실행되는 관리 제어기(140)를 포함한다. 상기 관리 제어기(140)는 각각의 툴(30-80)들과 관련된 하나 이상의 공정 제어기(160)(예컨대, 런투런(run-to-run) 제어기)와 인터페이스 한다. 상기 공정 제어기(160)는 웨이퍼들을 가공하는 동안 수집된 계측 데이터를 기초로 하여 공정 툴로서 동작하는 툴(30-80)들중 선택된 하나를 제어하기 위해서 제어 행동을 (즉, 계측 툴로서 동작하는 툴(30-80)들중 다른 것들에 의해서) 결정한다. 상기 공정 제어기(160)에 의해 사용되는 특정한 제어 모델들은 제어되는 툴(30-80)들의 타입에 의존한다. 상기 제어 모델들은 흔히 알려진 선형 또는 비선형 기법을 사용하여 경험적으로 개발될 수 있다. 상기 제어 모델들은 상대적으로 간단한 방정식 기반 모델들(예컨대, 선형, 지수, 가중평균(weighted average), 등등), 또는 중성 네트워크 모델, PCA(principal component analysis) 모델, PLS(partial least squares projection to latent structure) 모델과 같은 더욱 복잡한 모델일 수 있다. 제어 모델의 특정 실시예는 선택된 모델링 기술 및 제어되는 프로세스에 따라 변할 수 있다. 특정한 제어 모델들의 선택 및 개발은 당업자의 능력 내에 있는 것이며, 따라서, 상기 제어 모델들은 명확성과 본 발명의 불명료함을 회피하고자 더 상세히 기술하지는 않는다.
관리 제어기(supervisory controller)(140)는 공정 제어기(160)들과 인터페이스하여 상기 공정 제어기들이 그것들의 관련된 툴들(30-80)을 제어하는데 사용하는 공정 목표들을 설정한다. 일반적으로, 상기 관리 제어기(140)는 특정한 성능 특성에 영향을 주는 제조 공정의 단계들을 거치는 웨이퍼의 최적 궤적을 찾기 위하여 상기 공정 목표들을 선택한다.
상기 제조 시스템(10)에서 사용하는데 적합한 예시적인 정보의 교환 및 공정 제어 프래임워크는 고급 공정 제어(APC : advanced process control) 프래임워크이며, 그러한 것은 KLA-Tencor, Inc에 의해 제공되는 Catalyst 시스템을 사용함으로써 구현될 수 있다. 상기 Catalyst 시스템은 SEMI(Semiconductor Equipment and Materials International)는 컴퓨터 통합 제조(CIM : Computer Integrated Manufacturing) 프래임워크 적응 시스템 기술을 사용하고, 그리고 고급 공정 제어(APC) 프래임워크를 기반으로 한다. CIM(CIM SEMIE81-0699-Provisional Specification for CIM Framework Domain Architecture) 및 APC(SEMI E93-0999-Provisional Specification for CIM Framework Advanced Process Control Component) 사양서들은 SEMI로부터 공개적으로 이용가능하다.
일반적인 독립 및 중앙 정보 스토리지를 제공하기 위해서, 프로세싱 및 데이터 스토리지 기능들은 도 1의 다른 컴퓨터들 또는 워크스테이션들 간에 분산될 수 있다. 물론, 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 컴퓨터의 대수 및 다른 배열이 사용될 수도 있다.
하기의 설명은 플래쉬 메모리 디바이스를 생산하기 위한 제조 공정에 대한 상기 관리 제어기(140)의 어플리케이션에 중점을 두지만, 본 발명의 응용이 여기에만 제한되는 것은 아니며, 다른 타입의 디바이스들 및 워크피스들, 또는 반도체 디바이스 이외의 제조된 아이템들에도 적용될 수 있는 것이다. 상기 플래쉬메모리 디바이스의 복잡성에 따라, 플래쉬 메모리 제조는 결정 성장, 산화, 증착(유전체, 실리콘, 금속), 물리적 기상 증착, 도펀트(dopant) 확산, 도펀트 이온 주입, 포토리소그래피, 식각, 그리고 화학적 기계적 연마를 포함하는 개별적인 공정 단계들(30 및 100)로 구성된다. 상기 관리 제어기(140)는 제조 공정 전반에 걸쳐 이 유닛 동작들 각각에 대한 공정 목표들을 생성하는데 사용될 수 있지만, 제어되는 특정 성능 특성에 가장 큰 영향을 미치는 공정 단계들의 서브세트를 식별함으로써 시스템의 복잡도가 감소될 수 있다. 일 예에서, 전기적 특성의 및 디바이스의 성능의 대부분을 결정하는 6개 내지 10개의 제조 단계들이 상기 관리 제어기(140)에 의해서 식별되고 제어될 수 있다. 선택되는 상기 특정한 공정 단계들은 제조되는 디바이스의 특정한 타입 및 제어되는 특정한 성능 특성에 의존한다.
플래쉬 메모리 디바이스에 대한 예시적인 성능 특성은 프로그램/소거 사이클 시간, 델타 VT 소거 등을 포함한다. 로직 회로들에 대한 예시적인 성능 특성들은 구동 전류, 링 오실레이터 주파수(ring oscillator frequency), 임계 전압(threshold voltage), 컨택 저항 등을 포함한다. 플래쉬 메모리 디바이스의 성능 특성에 영향을 줄 수 있는 예시적인 특성들(제어될 수 있음)은 터널 산화물 두께, 플로팅 게이트 폭(floating gate width), 플로팅 게이트 길이, 제어 게이트 폭, 고온 산화물 두께, 질화물 두께, 증착된 산화물 두께, 급속 열 처리 온도 또는 시간, 주입 도우즈(implant dose)들이다. 로직 디바이스의 성능 특성들에 영향을 줄 수 있는 예시적인 성능 특성들-제어될 수 있음-은 게이트 산화물 폭, 게이트 길이, 게이트 폭, 주입 도우즈 또는 에너지, 플라즈마 식각 파라미터, 급속 열 처리 온도 또는 시간, 스페이서(spacer) 폭 등이다.
상기 관리 제어기(140)는 공정 데이터로부터 개발된 디바이스들의 제조를 위하여 모델을 사용한다. 직교(orthogonal) 잠재 변수들의 세트 상에 데이터를 투영(project)함으로써 데이터의 차원(dimensionality)을 감소키는데 PLS(partial least squares) 회귀(regression)가 사용될 수 있다. 이러한 프로젝션(projection)은 더 강건한 모델(robust model)을 가능하게 하는데, 왜냐하면 정확한 모델을 만들기 위해 더 적은 데이터가 필요하기 때문이다. 예를 들면, 만약 20개의 독립 변수를 갖는 50개의 데이터 포인트를 모델링하는 것이 바람직하다면, 상기 모델의 출력은 거의 전반적으로 공정 노이즈(noise)에 근거하지만(즉, 부정확한 모델임), 상기 모델에 의해 캡쳐된 편차의 잘못된 총 양을 보고할 것이다. 반면에 PLS를 이용하면, 상기 20개의 독립 변수가 직교 변수들의 세트로 감소되어, 상기 데이터는 현저히 적은 독립 변수들로서 모델링될 수 있을 것이다. 두 개 또는 세 개의 변수로 50개의 데이터 포인트들을 모델링하는 것이 20개의 변수를 가지고 모델링하는 것보다 훨씬 더 강하다. PLS 모델링의 두 번째 이점(최소 자승 회귀에 비해서)은 랭크 부족 데이터(rank deficient data)를 회귀시킬 수 있는 특성이다.
입력 행렬 X 및 출력 행렬 Y가 거의 선형 관계라고 가정하면,
Y = XC + V (1)
PLS 회귀는 먼저, 입력 X 행렬, 그리고 출력 Y 행렬을 직교 잠재 변수들의 세트에 투영(projecting)하여 선형 모델을 작성한다.
X = t 1 p 1 t + E 1 (2)
Y = u1q1 T + F1 (3)
여기서 t1 및 u1 은 스코어(scores)들(XXTYYT 및 YYTXXT 각각의 최대 아이겐밸류(eigenvalue)에 대응되는 아이겐벡터(eigenvectors)로부터 결정됨)이며, p1 및 q1 은 로딩(loading) 행렬들에 대응되고, 그리고 E1 및 F1은 잔여 행렬들이다. 따라서 상기 잠재 스코어 벡터들은 선형 내부 모델(linear inner model)과 관계된다.
u h = t h b h + r h (4)
여기서 bh 는 최소 자승 회귀를 통하여 결정된다. 따라서, 상기 공정은 다음 인수들을 위해 나머지로 반복되고, 인수의 숫자는 교차 검증을 통하여 결정된다.
종종 반도체 제조는 툴 성능의 저하로 인해서 공정에서 느린 시변 변화(time-varying change)를 겪는다. 이러한 경향을 보상하기 위해서, 상기 모델은 지수적으로 감소되는 오래된 데이터로 반복적(recursively)으로 업데이트된다. 지수적으로 감소되는 신 데이터 블록들 및 오래된 데이터가 공정 모델로부터 규칙적으로 배제되는 이동 윈도우 기법을 이용하는 모델을 업데이트 하는 반복 PLS 알고리즘이 사용될 수 있다.
반복 최소 자승 모델링과 관련된 직면 과제들 중 하나는 지속 여기(persistent excitation)이다. 지속 여기에 관한 문제점들은 시스템의 모든 노드들을 여기 하는데 불충분하게 변화하는 폐 루프 시스템에 의해 초래된다. 만약 오래된 데이터가 감소되고, 신(新) 데이터 내에 어떠한 공정 정보도 포함되지 않는다면, 공분산 행렬(covariance matrix)은 매우 나쁜 조건이 되고, 상기 시스템은 불안정하게 된다. 이러한 상황을 회피하기 위한 하나의 기법은 적절한 정보가 상기 폐 루프 시스템에서 이용가능하다는 점을 보장하도록 작은 양의 노이즈를 제어기 입력으로 인가하는 것을 포함한다. 그러나 이 여기 기법은 인가된 노이즈가 제어기의 성능을 감소시키는 단점을 가진다. 지속 여기 문제에 대한 두 번째 해법은 가변 망각 인자(variable forgetting factor)를 사용하는 것이다. 일관성에 대한 망각 인자 사용은 모든 데이터가 동등하게 카운트 되도록 야기하는데, 즉, 상기 데이터가 지수적으로 감소되지 않는다는 것을 뜻한다. 반면에 상기 망각 인자를 감소시킴으로써, 오래된 데이터가 빠르게 감소될 수 있고, 그리고 가장 최신의 데이터에 초점을 둘 수 있다. 이것을 염두해두고, 초기 데이터 세트에서 이용가능한 총 정보의 양이 정해지고, 그리고 이 인자 상수를 유지하는 망각 인자가 선택된다.
일단 모델이 생성되면, 관리 제어기(140)는 목적 함수(objective function)를 최적화하기 위하여 공정에 대한 공정 목표들을 선택한다. 예시된 실시예에서, 목적 함수는 다음과 같다:
Figure 112005024033090-pct00001
(5)
상기 식에는 다음 조건들이 적용된다.
Figure 112005024033090-pct00002
Figure 112005024033090-pct00003
Δxmin≤Δx≤Δxmax
Figure 112005024033090-pct00005
여기서
Figure 112010070637075-pct00006
는 공정 출력의 추정치를 갖는 열(column) 벡터이며, x는 상기 공정 입력(인라인 공정 목표)을 포함하는 열 벡터이고, C는 반복 PLS 모델로부터의 계수들의 행렬이고, 그리고 T는 공정 출력 목표들을 포함하는 벡터이다. 상기 가중 행렬들
Figure 112010070637075-pct00007
,
Figure 112010070637075-pct00008
, 및
Figure 112010070637075-pct00009
는 양의 부호로 확정된 것(positive definite)이라 가정한다.
Figure 112010070637075-pct00010
및
Figure 112010070637075-pct00011
에 의해 표현된 범위는 공정 목표들에 대한 제약조건을 나타낸다.
Figure 112010070637075-pct00012
및
Figure 112010070637075-pct00013
에 의해 정의된 범위는 인라인 공정 목표 값들에 허용되는 스텝 변화의 크기에 대한 제약을 설정한다. 따라서 상기 범위들은 상기 공정 목표들이 소정 범위 내에 있고, 그리고 아주 많은 양이 변학지 않는다는 것을 보장하도록 동작한다. 마찬가지로,
Figure 112010070637075-pct00014
및
Figure 112010070637075-pct00015
에 의해 정의된 범위는 출력 특성들(예컨대, 피쳐의 치수)에 대한 제약조건을 나타낸다. 식(5)에 기술된 문제의 타입에 대한 해법은 The MathWorks, Inc., of Natick, Ma에 의해 제공되는 MATLAB 과 같은 2차 방정식 프로그램을 사용하여 해결될 수 있다.
도 2는 식(5)에서 정의된 제약조건들을 사용하는 최적화에 대한 최적의 웨이퍼 궤적(200) 및 실제 웨이퍼 궤적(210)을 도시한 그래프이다. 상기 웨이퍼 궤적들(200,210)상의 각각의 점은 공정 단계들 중 하나를 나타낸다. 도 2는 인라인 공정 목표 주위의 플랜트 모델(plantmodel) 불일치 및 정상 공정 변동(normal process fluctuation)으로 인한 제약조건 위반의 잠재성을 도시한다. 공정 목표 주위의 플랜트 모델 불일치 및/또는 정상 공정 변동으로 인해, 실제 웨이퍼 궤적(210)은 최적 궤적(200)보다 낮다. 잔여 공정 단계의 수가 감소됨에 따라 예측 구간(prdication horizon)이 줄어들기 때문에, 상기 관리 제어기(140)는 제약조건 위반(220)으로 표시된 바와 같이 후공정 단계에서 인라인 제약조건들중 하나 이상을 위반하지 않고서는 바람직한 품질 목표에 도달할 수 없다.
특정 제약과 함께 식(5)에 의해 기술된 최적화의 제한점은 반도체 제조 환경하에서 모델 파라미터들 및 다뤄지는 변수들 내에 많은 불확실성이 존재한다는 것인데, 왜냐하면 이들이 런투런 공정 제어기(160)에 의해 제어되기 때문이다. 불확실성의 원인은 모델 불확실성(예컨대, 구조/파라미터의 불일치), 시장 불확실성(예컨대, 공정 경제성/원재료), 측정의 불확실성(예컨대, 센서 에러들), 그리고 공정 불확실성(예컨대, 모호한 조건, 공급원료 품질)을 포함한다. 만약 식(5)에 대한 일반적 해법이 인라인 공정 목표를 제약조건으로 설정하는 것을 포함하는 해법을 초래한다면, 상기 제약조건은 인라인 공정 목표 주위의 정상적 변동 때문에 거의 반 시간까지 위반될 것이다.
도 3은 공정 목표를 충족시킬 수 있는 능력의 관점에서 툴(30-80)들 중 하나의 성능을 도시하는 그래프이다. 여기에는 상기 목표가 도달될 확률을 나타내는 공정 목표에 대한 예측가능한 분포(300)가 나타나 있다. 상기 분포(300)는 특정 공정 툴의 기록적 성능 또는 공정 툴의 타입을 기초로 하여 경험적으로 결정될 수 있다. 상기 분포(300)는 툴(30-80)들의 현 동작 상태에 따라 변화될 수 있다. 예를 들면, 툴의 건강 상태 측정(tool health metric)은 사용되는 동작 레시피(recipe)로부터 그러한 파라미터들에 대한 기대값들과 그것의 현 동작 조건들(예컨데, 압력, 온도, 가스 유동(gas flow), 등등)을 비교함으로써, 결정될 수 있다. 관측된 값과 예측된 값과의 차이가 증가한다는 것은, 상기 툴의 건강이 악화됨을 의미한다. 높은(high) 툴 건강 측정을 사용한 툴(30-80)들은 그것의 공정 목표를 더욱 잘 충족시킬 수 있고, 따라서 더욱 빈틈없는 분포(300)를 얻을 수 있다. 비슷하게, 낮은 건강 측정을 갖는 툴(30-80)들은 넓은 분포(300)를 갖는 경향이 있다.
이러한 상황을 처리하기 위해서, 상기 관리 제어기(140)는 불확실성을 분명하게 고려하는 최적화를 사용한다. 제약조건 위반의 확률이 최적화에 양향을 미친다. 이러한 관점에서, 상기 관리 제어기(140)는 상기 제약조건들이 일부 허용가능한 확률 레벨에 대해 고려되는 것을 보장한다. 이것을 염두해 두고, 식(5)의 제약조건들이 다음과 같이 수정된다:
Figure 112005024033090-pct00016
P(Δxmin≤Δx≤Δxmax)≥ρΔx (6)
Figure 112005024033090-pct00018
여기서 P는 제약조건이 충족되는 확률을 나타내며, ρ는 확률 임계치를 나타낸다.
일반적으로, 확률 제약조건 문제점들는 2가지 분류가 존재하는데, IPC(indiviual probability constrained) 및 JPC(joint probabilty constratined)가 그것이다. IPC 경우에, 각각의 변수는 독립적으로 고려되고, 주어진 확률을 사용하여 제약조건들이 위반되지 않음이 보장되는 것이 바람직하다. 상기 IPC 기법은 시스템을 전체로서 고려하지는 않는다. 상기 IPC 최적화를 해결하기 위해서, 관리 제어기(140)는 제약조건들에 마진(margin)을 포함시킬 수 있다.
Figure 112005024033090-pct00019
Figure 112005024033090-pct00020
(7)
Figure 112005024033090-pct00021
백-오프(back-off)들, bi 는 주어진 ρi 에 대한 IPC를 해결하기 위해 가정된 분포로부터 결정된다. 만약 어떠한 실행가능한 해법도 존재하지 않는다면, 상기 관리 제어기(140)는 가능한 해법이 존재할 때까지 ρ를 증가시킨다.
일 실시예에서, 상기 관리 제어기(140)는 JPC 기법을 사용할 수 있는바, JPC 기법은 모든 제약조건들이 동시에 충족되는 확률을 고려한다. 식(6)에서의 제약조건을 지닌 시스템을 해결하기 위한 예시적인 접근법은 Monte-Carlo 기법 또는 가정된 다변수(multivariate) 분포의 누적 분산 함수(cumulative distribution function)의 사용을 포함한다. 상기 IPC 또는 JPC 접근법을 사용하여 제약조건 문제를 해결하기 위한 기법의 구현은 당업자에게 잘 알려져 있으며, 따라서 명확성을 기하고, 본 발명의 불명료를 피하고자 더이상 상세히 논하지는 않는다.
상기 최적화 문제를 해결하는데 있어서의 상기 관리 제어기(140)의 동작은 도 1 및 도 4에 대한 참조로 하기에 더욱 상세히 기술된다. 상기 관리 제어기(140)는 상기 웨이퍼 상에 요구되는 공정 단계들을 수행하기 위해서 툴(30-80)들의 일 서브 세트를 결정한다. 이어서 상기 관리 제어기(140)는 식(6) 및/또는 식(7) 내에 정의된 확률 제약조건을 사용하여 식(5)의 최적화를 위한 해결책을 결정하고(즉, 선택된 측정 해결책 기법에 따라서), 그리고 제 1 공정 단계를 수행하도록 설정된 툴(30-80)들과 관련된 상기 공정 제어기(160)에 대한 제 1 인라인 공정 목표를 결정한다. 후속하여, 상기 웨이퍼 또는 웨이퍼들의 로트가 처리된다. 다음 공정 단계 이전에, 상기 제 1 공정 단계로부터 측정된 데이터가 피드-포워드 방식으로 사용되고, 상기 관리 제어기(140)는 다시 또 한 번 잔여 공정 단계를 위해 식 (5), (6), 및/또는 (7)을 사용하여 공정 목표들을 최적화한다. 이러한 반복적인 공정(이러한 공정에 의해, 축소된 투영 구간으로 예측 제어가 모델링됨)은, 상기 웨이퍼가 가공 공정을 통하여 진행됨에 따라, 모든 잔여 공정 단계들에 대해 반복된다.
도 4는 전술한 기법에 의해 결정된 최적의 궤적(400) 및 강한 도달성 궤적(robust reachability trajectory)(410)을 도시한다. 상기 관리 제어기(140)는 인라인 공정 목표의 불확실성을 분명하게 고려하고, 따라서 강한 도달성 궤적을 결정하고, 이는 품질 목표가 인라인 공정 목표에서 주어진 불확실성으로 도달(즉, 분포 커브(420)에 의해 표현됨)될 수 있다는 점을 보증하기 위해 제약조건의 제 2 계층으로서 동작한다.
상기 강한 궤적 제약조건이 해결책 없이 최적화되는 결과가 초래될 수 있다는 점은 가능한 일이다. 이러한 경우에, 확률론적 최적화 궤적(stochastic optimization trajectory)에 대한 3가지의 가능한 해법이 고려될 수 있다. 첫 번째로, 식(5)가 제약조건 위반 최소화 문제로서 위치될 수 있다. 즉, 인라인 공정 목표들이 제약조건 위반 다운스트림(downstream)의 기대치를 최소화하도록 선택될 수 있다. 다음으로, 제약조건 최소화 항(constraint minimization term)이 식(5)에 부가되어 제약조건 위반(들)과 제어 에너지의 가중 결합이 최소화될 수 있다. 마지막으로, 제약조건 위반에 대해 덜 보수적인 제한(less conservative restriction)을 사용하여 상기 IPC 또는 JPC 문제가 해결될 수 있다.
도 5를 참조하면, 본 발명의 또 다른 양상을 따르는 제조 공정에 대한 공정 목표를 결정하기 위한 간략화된 흐름도가 제시된다. 블록(500)에서, 디바이스를 제조하는 공정 모델이 정의된다. 상기 공정은 다수의 단계들을 포함한다. 블록(540)에서, 공정 단계들의 적어도 서브세트에 대한 다수의 인라인 공정 목표가 정의된다. 상기 모델은 상기 인라인 공정 목표를 다수의 공정 결과 파라미터와 관계되어 진다. 블록(520)에서, 상기 인라인 공정 목표에 대한 확률 제약조건들의 제 1세트가 정의된다. 블록(530)에서, 공정 결과 파라미터에 대한 확률 제약조건의 제 2세트가 정의된다. 블록(540)에서, 목적 함수가 상기 모델 및 다수의 공정 결과 파라미터를 기초로 하여 정의된다. 블록(550)에서, 공정 결과 파리미터의 궤적이 각각의 공정 단계에서 인라인 공정 목표에 대한 값을 결정하기 위해서 각각의 공정 단계에 대한 확률 제약조건의 제 1 세트 및 제 2 세트를 조건으로 목적 함수를 최적화함으로써 결정된다. 상기 최적화는 잔여 공정 단계들을 위해서 각각의 공정 단계가 완료된 후에도 반복된다.
상술된 특정한 실시예들은 오로지 예시적인 것이며, 상술된 바에 따라 본 발명이 상이하나 결국 본 발명과 균등한 방식으로 수정 및 실시할 수 있다는 것은 당업자에게 명백하다. 또한, 청구범위에 의해 본 발명의 구성 또는 디자인이 제한되는 것은 아니다. 결국, 상술된 특정한 실시예들은 변경되거나 수정될 수 있으며, 이러한 모든 변형은 본 발명의 사상 및 범위 내에 있는 것이다. 청구범위는 보호받고자 하는 사항에 대해 기재하였다.

Claims (10)

  1. 디바이스를 제조하기 위하여 공정의 모델을 정의하는 단계와, 상기 공정은 복수의 단계들을 포함하며;
    공정 단계들의 적어도 하나의 서브세트에 대하여 복수의 인라인(inline) 공정 목표들(targets)을 정의하는 단계와, 상기 모델은 상기 인라인 공정 목표들을 복수의 공정 출력 파라미터들과 관련시키며;
    상기 인라인 공정 목표들에 대한 확률 제약조건들의 제 1 세트(first set of probabilistic constraints)를 정의하는 단계와;
    상기 공정 출력 파라미터들에 대한 확률 제약조건들의 제 2 세트(second set of probabilistic constraints)를 정의하는 단계와;
    상기 모델 및 상기 복수의 공정 출력 파라미터들에 근거하여 목적 함수(objective function)를 정의하는 단계와; 그리고
    각각의 공정 단계에서 상기 인라인 공정 목표들의 값들을 결정하기 위하여 각각의 공정 단계에 대한 상기 확률 제약조건들의 제 1 세트 및 제 2 세트를 조건으로 상기 목적 함수를 최적화함으로써, 상기 공정 출력 파라미터들의 궤적(trajectory)을 결정하는 단계를 포함하며, 여기서 상기 최적화는 각각의 공정 단계가 완료된 후에 잔여 공정 단계들에 대해 반복되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 목적 함수를 최적화하는 것은, 각각의 제약조건들이 충족되는 확률을 독립적으로 고려하는 IPC 기법(Indiviual Probability Constrained technique) 및 모든 제약조건들이 동시에 충족되는 확률을 고려하는 JPC 기법(Joint Probabilty Constratined technique) 중 하나를 사용하여, 상기 확률 제약조건들의 제 1 세트 및 제 2 세트를 조건으로 상기 목적 함수를 최적화하는 것을 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 확률 제약조건들의 제 1 세트를 정의하는 단계는 상기 인라인 공정 목표들의 범위에 대한 확률 제약조건들을 정의하는 것을 더 포함하고, 그리고 상기 확률 제약조건들의 제 2 세트를 정의하는 단계는 상기 공정 출력 파라미터들의 범위에 대한 확률 제약조건들을 정의하는 것을 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 확률 제약조건들의 제 1 세트를 정의하는 단계는 상기 인라인 공정 목표들에서의 변화에 대한 스텝 사이즈들의 범위에 대해 확률 제약조건들을 정의하는 것을 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 공정 출력 파라미터들의 궤적을 결정하는 단계는,
    상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 하나가 충족되지 않음을 결정하는 단계와;
    상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 적어도 하나의 세트를 수정하는 단계와; 그리고,
    상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 수정된 세트에 근거하여 상기 궤적을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 시스템(10)으로서,
    복수의 단계들을 통해 디바이스를 제조하기 위한 복수의 툴들(30-80)과;
    상기 툴들(30-80)의 적어도 하나의 서브세트와 관련된 복수의 공정 제어기들(160)과, 여기서 각각의 공정 제어기(160)는 인라인 공정 목표에 근거하여 적어도 하나의 관련된 툴(30-80)의 공정을 제어하도록 구성되며; 그리고
    상기 디바이스를 제조하기 위한 공정 단계들의 모델을 사용하도록된 관리 제어기(supervisory controller)(140)를 포함하여 구성되며, 여기서 상기 모델은 상기 인라인 공정 목표들을 복수의 공정 출력 파라미터들과 관련시키고, 상기 인라인 공정 목표들에 대한 확률 제약조건들의 제 1 세트를 정의하고, 상기 공정 출력 파라미터들에 대한 확률 제약조건들의 제 2 세트를 정의하고, 상기 모델 및 상기 복수의 공정 출력 파라미터들에 근거하여 목적 함수를 정의하고, 그리고 관련된 공정 제어기를 갖는 각각의 공정 단계에서의 상기 인라인 공정 목표들에 대한 값들을 결정하기 위해서, 각각의 공정 단계에 대한 상기 확률 제약조건들의 제 1 세트 및 제 2 세트를 조건으로 상기 목적 함수를 최적화함으로써, 상기 공정 출력 파라미터들의 궤적을 결정하고, 여기서 상기 최적화는 각각의 공정 단계가 완료된 후에 잔여 공정 단계들에 대해 반복되는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서,
    상기 관리 제어기(140)는, 각각의 제약조건들이 충족되는 확률을 독립적으로 고려하는 IPC 기법(Indiviual Probability Constrained technique) 및 모든 제약조건들이 동시에 충족되는 확률을 고려하는 JPC 기법(Joint Probabilty Constratined technique) 중 하나를 사용하여, 상기 확률 제약조건들의 제 1 세트 및 제 2 세트를 조건으로 상기 목적 함수를 최적화하도록 더 구성되는 것을 특징으로 하는 시스템.
  8. 제6항에 있어서,
    상기 관리 제어기(140)는, 상기 인라인 공정 목표들의 범위에 대해 상기 확률 제약조건들의 제 1 세트를 정의함과 아울러 상기 공정 출력 파라미터들의 범위에 대해 상기 확률 제약조건들의 제 2 세트 정의하도록 더 구성되는 것을 특징으로 하는 시스템.
  9. 제6항에 있어서,
    상기 관리 제어기(140)는, 상기 인라인 공정 목표들에서의 변화에 대한 스텝 사이즈 범위에 대해 확률 제약조건들을 정의하도록 더 구성되는 것을 특징으로 하는 시스템.
  10. 제6항에 있어서,
    상기 관리 제어기(140)는, 상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 하나가 충족되지 않음을 결정하고, 상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 적어도 하나의 세트를 수정하고, 그리고 상기 확률 제약조건들의 제 1 세트 및 제 2 세트 중 수정된 세트를 조건으로 상기 목적 함수를 최적화하여 상기 궤적을 결정하도록 더 구성되는 것을 특징으로 하는 시스템.
KR1020057008202A 2002-11-08 2003-10-29 전기적 가공 제어를 위한 확률 제약 최적화 KR101003558B1 (ko)

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