KR100987755B1 - 인쇄회로기판의 비아 형성방법 - Google Patents

인쇄회로기판의 비아 형성방법 Download PDF

Info

Publication number
KR100987755B1
KR100987755B1 KR1020090008716A KR20090008716A KR100987755B1 KR 100987755 B1 KR100987755 B1 KR 100987755B1 KR 1020090008716 A KR1020090008716 A KR 1020090008716A KR 20090008716 A KR20090008716 A KR 20090008716A KR 100987755 B1 KR100987755 B1 KR 100987755B1
Authority
KR
South Korea
Prior art keywords
window
printed circuit
forming
circuit board
copper foil
Prior art date
Application number
KR1020090008716A
Other languages
English (en)
Other versions
KR20100089460A (ko
Inventor
신경업
김영곤
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090008716A priority Critical patent/KR100987755B1/ko
Publication of KR20100089460A publication Critical patent/KR20100089460A/ko
Application granted granted Critical
Publication of KR100987755B1 publication Critical patent/KR100987755B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 인쇄회로기판의 비아 형성방법에 관한 것으로서, 양면에 동박이 적층된 절연층의 일부를 관통하는 기준홀을 형성하는 단계; 상기 기준홀 외측의 상기 절연층 일면의 동박을 제거하여, 서로 이격된 복수의 도트(dot) 형상의 제1 윈도우 및 링 형상의 제2 윈도우를 각각 형성하는 단계; 상기 제1 윈도우에 의해 노출된 상기 절연층 및 동박을 제거하여 비아홀을 형성하는 단계; 및 상기 비아홀 내에 전도성 물질을 도금하여 비아를 형성하는 단계;를 포함하는 인쇄회로기판의 비아 형성방법을 제공한다.
인쇄회로기판, 비아, 윈도우(window)

Description

인쇄회로기판의 비아 형성방법{Method of forming via of printed circuit board}
본 발명은 인쇄회로기판의 비아 형성방법에 관한 것으로서, 보다 상세하게는, 동박적층판을 관통하는 기준홀과 그 외측에 형성된 도트(dot) 형상의 윈도우를 통해 비아와 랜드간 정합력이 향상되도록 한 인쇄회로기판의 비아 형성방법에 관한 것이다.
전자산업의 급속한 디지털화·네트워크화로 인쇄회로기판 기술도 급진전을 거듭하고 있다. 세트업체들이 고주파대와 고속 신호처리속도의 규격을 요구하면서 이에 대응하는 초박막과 미세 회로선폭의 설계를 가능케 하는 새로운 첨단 가공기술들이 필요해졌기 때문이다. 수 년 전만 해도 인쇄회로기판의 회로 선폭이나 층간 두께는 200㎛ 내외였다. 그러나 최근에는 회로 선폭과 층간 두께가 100㎛ 이하대로 줄어들며 나노시대를 앞당기고 있다. 특히 패키지용 기판과 휴대단말기용 기판의 고집적화·초박막화를 위해 마이크로 비아(micro-via), 빌드업(build-up) 등 다양한 신기술들이 고부가 기술로 주목받기 시작했다.
최근 패키지의 크기가 점점 축소되면서 제한된 인쇄회로기판 면적 내에 실장될 칩의 수가 급격히 증가하고 있다. 즉, BGA(Ball Grid Array) 타입(type)의 양면 인쇄회로기판의 경우 제한된 인쇄회로기판 면적에 많은 솔더 볼(solder ball) 수가 요구되고 있으며, 이를 구현하기 위해서 솔더 볼의 크기 및 솔더 볼 간의 거리가 점점 감소하고 있는 추세이다. 즉, 솔더 볼 피치(pitch)가 점점 더 미세해지는 추세이다. 이러한, 파인 볼피치(Fine ball pitch) 구현을 위하여 최근 VOP(Via On Pad) 공법 적용이 증가하고 있다. 상기 VOP 공법으로 형성된 미관통형 비아홀은 층간 접속뿐만 아니라, 솔더 볼을 실장할 수 있는 솔더 볼 패드를 제공하여 솔더 볼 피치를 급격히 감소시킬 수 있는 장점을 갖고 있다.
그러나, 반도체가 고집적화 되어감에 따라 종래의 VOP 공법 등을 통해 인쇄회로기판의 비아를 형성한다 하더라도 비아와 랜드간의 정합력이 떨어지고 편심 불량이 발생되는 바, 당 기술분야에서는 비아와 랜드간의 정합력을 향상시키고 편심 불량을 개선할 수 있는 새로운 방안이 요구되고 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 동박적층판을 관통하는 기준홀을 형성한 다음, 상기 기준홀 외측에 도트 형상의 제1 윈도우 및 링 형상의 제2 윈도우를 각각 형성하고, 상기 제1 윈도우에 의해 노출된 부분을 CO2로 관통시켜 비아홀을 형성한 후, 상기 비아홀 내에 비아를 형성함으로써, 비아와 랜드간 정합력을 향상시키고 편심 불량을 개선할 수 있는 인쇄회로기판의 비아 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 인쇄회로기판의 비아 형성방법은, 양면에 동박이 적층된 절연층의 일부를 관통하는 기준홀을 형성하는 단계; 상기 기준홀 외측의 상기 절연층 일면의 동박을 제거하여, 서로 이격된 복수의 도트(dot) 형상의 제1 윈도우 및 링 형상의 제2 윈도우를 각각 형성하는 단계; 상기 제1 윈도우에 의해 노출된 상기 절연층 및 동박을 제거하여 비아홀을 형성하는 단계; 및 상기 비아홀 내에 전도성 물질을 도금하여 비아를 형성하는 단계;를 포함할 수 있다.
여기서, 상기 제1 윈도우는 상기 기준홀의 외측 둘레를 따라 형성될 수 있다.
그리고, 상기 제2 윈도우는 상기 제1 윈도우의 외측에 상기 제1 윈도우를 감싸도록 형성될 수 있다.
또한, 상기 비아홀은 CO2 레이저 공법을 이용하여 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 인쇄회로기판의 비아 형성방법에 의하면, 동박적층판을 관통하는 기준홀을 형성한 다음, 상기 기준홀 외측의 동박을 제거하여 복수의 도트 형상의 제1 윈도우 및 링 형상의 제2 윈도우를 각각 형성하고, 상기 제1 윈도우에 의해 노출된 절연층 및 동박을 CO2 레이저 공법으로 관통시켜 비아홀을 형성한 후, 상기 비아홀 내에 전도성 물질을 도금하여 비아를 형성함으로써, 비아와 랜드간 정합력을 향상시키고 편심 불량을 방지할 수 있는 효과가 있다.
따라서, 본 발명은 인쇄회로기판의 신뢰성 및 제조수율을 향상시킬 수 있는 장점이 있다.
본 발명에 따른 인쇄회로기판의 비아 형성방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 실시예에 따른 인쇄회로기판의 비아 형성방법에 대하여 상세히 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 인쇄회로기판의 비아 형성방법을 설명하기 위해 순차적으로 나타낸 평면도이고, 도 5 내지 도 8은 도 1 내지 도 4 각각의 종단면을 순차적으로 나타낸 도면이다.
본 발명의 실시예에 따른 인쇄회로기판의 비아 형성방법은, 우선 도 1 및 도 5에 도시된 바와 같이, 절연층(101)의 양면에 동박(102)이 적층된 동박적층판(Copper Clad Lamination; CCL)을 준비한 다음, 상기 동박적층판의 일부를 관통하는 기준홀(103)을 형성한다. 상기 기준홀(103)은 CO2 레이저 공법 등을 이용하여 형성할 수 있다.
상기 동박적층판은, 일반적으로 인쇄회로기판이 제조되는 원판으로 절연층(101)에 동박(102)을 입힌 적층판으로서, 그 용도에 따라 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 인쇄회로기판 및 다층 인쇄회로기판의 제작에는 주로 유리/에폭시 동박적층판이 사용된다.
상기 유리/에폭시 동박적층판은 유리 섬유에 에폭시 수지(Epoxy Resin)을 침투시킨 보강기재와 동박(102)으로 만들어진다. 유리/에폭시 동박적층판은 보강기 재에 따라 구분되는데, 일반적으로 FR-1 내지 FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따른 등급이 정해져 있다. 이들 등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 유리전이 온도(Tg) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.
다음으로, 도 2 및 도 6에 도시된 바와 같이, 상기 기준홀(103) 외측의 상기 절연층(101) 일면의 동박(102)을 제거하여, 서로 이격된 복수의 도트(dot) 형상의 제1 윈도우(window)(104a) 및 링(ring) 형상의 제2 윈도우(104b)를 각각 형성한다.
여기서, 상기 제1 윈도우(104a)는 상기 기준홀(103)의 외측 둘레를 따라 도트 형상으로 복수개 형성되는 것이 바람직하다. 그리고, 상기 제2 윈도우(104b)는 상기 제1 윈도우(104a)의 외측에 상기 제1 윈도우(104a)를 감싸는 링 형상으로 형성되는 것이 바람직하다.
상기 제1 및 제2 윈도우(104a,104b) 오프닝 공정에서는, 상기 절연층(101) 의 일면에 적층된 동박(102) 표면에 레지스트를 도포한 후, 노광, 현상, 에칭 및 레지스트 박리의 순서로 에칭작업을 실시하여 동박(102)의 일부분이 제거되어 절연층(101)을 노출시키는 윈도우(104a,104b)가 형성되도록 한다.
그런 다음, 도 3 및 도 7에 도시된 바와 같이, 상기 도트 형상의 제1 윈도우(104a)에 의해 노출된 상기 절연층(101) 및 동박(102)을 제거하여 비아홀(105)을 형성한다.
이때, 본 발명의 실시예에서는, 상기 비아홀(105) 형성시, CO2 레이저 공법으로 상기 절연층(101) 및 동박(102)을 관통시키는 투과광 노광 방식을 적용함으로써, 노광기의 인식율을 높이고 편심 불량을 방지할 수 있다.
그런 후에, 도 4 및 도 8에 도시된 바와 같이, 상기 비아홀(105) 내에 전도성 물질을 도금하여 층간 접속을 위한 비아(105a)를 형성한다. 상기 비아(105a)는 구리 등의 전도성 물질을 도금하여 형성할 수 있다.
여기서, 본 발명의 실시예에 따른 인쇄회로기판의 비아 형성방법에 의하면, 상기 비아홀(105) 내에 비아(105a)가 형성되고 나면, 상기 비아(105a)가 그와 인접하는 동박(102), 즉 상기 기준홀(103)과 제2 윈도우(104b) 사이의 동박(102)과 직접 전기적으로 연결될 수 있으므로, 비아(105a)와 랜드간의 정합력을 향상시킬 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 인쇄회로기판의 비아 형성방법을 설명하기 위해 순차적으로 나타낸 평면도.
도 5 내지 도 8은 도 1 내지 도 4 각각의 종단면을 순차적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 절연층 102: 동박
103: 기준홀 104a: 제1 윈도우
104b: 제2 윈도우 105: 비아홀
105a: 비아

Claims (4)

  1. 양면에 동박이 적층된 절연층의 일부를 관통하는 기준홀을 형성하는 단계;
    상기 기준홀 외측의 상기 절연층 일면의 동박을 제거하여, 서로 이격된 복수의 도트(dot) 형상의 제1 윈도우 및 링 형상의 제2 윈도우를 각각 형성하는 단계;
    상기 제1 윈도우에 의해 노출된 상기 절연층 및 동박을 제거하여 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 전도성 물질을 도금하여 비아를 형성하는 단계;
    를 포함하는 인쇄회로기판의 비아 형성방법.
  2. 제1항에 있어서,
    상기 제1 윈도우는 상기 기준홀의 외측 둘레를 따라 형성되는 인쇄회로기판의 비아 형성방법.
  3. 제1항에 있어서,
    상기 제2 윈도우는 상기 제1 윈도우의 외측에 상기 제1 윈도우를 감싸도록 형성되는 인쇄회로기판의 비아 형성방법.
  4. 제1항에 있어서,
    상기 비아홀은 CO2 레이저 공법을 이용하여 형성하는 인쇄회로기판의 비아 형성방법.
KR1020090008716A 2009-02-04 2009-02-04 인쇄회로기판의 비아 형성방법 KR100987755B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090008716A KR100987755B1 (ko) 2009-02-04 2009-02-04 인쇄회로기판의 비아 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090008716A KR100987755B1 (ko) 2009-02-04 2009-02-04 인쇄회로기판의 비아 형성방법

Publications (2)

Publication Number Publication Date
KR20100089460A KR20100089460A (ko) 2010-08-12
KR100987755B1 true KR100987755B1 (ko) 2010-10-13

Family

ID=42755346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090008716A KR100987755B1 (ko) 2009-02-04 2009-02-04 인쇄회로기판의 비아 형성방법

Country Status (1)

Country Link
KR (1) KR100987755B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076074A (ko) * 2004-01-19 2005-07-26 삼성전기주식회사 요철이 없는 블라인드 비아홀 형성 방법
JP2007081100A (ja) 2005-09-14 2007-03-29 Tdk Corp 配線基板およびその製造方法
KR100722599B1 (ko) 2005-09-26 2007-05-28 삼성전기주식회사 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 및 그제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076074A (ko) * 2004-01-19 2005-07-26 삼성전기주식회사 요철이 없는 블라인드 비아홀 형성 방법
JP2007081100A (ja) 2005-09-14 2007-03-29 Tdk Corp 配線基板およびその製造方法
KR100722599B1 (ko) 2005-09-26 2007-05-28 삼성전기주식회사 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 및 그제조방법

Also Published As

Publication number Publication date
KR20100089460A (ko) 2010-08-12

Similar Documents

Publication Publication Date Title
US9711441B2 (en) Reduced PTH pad for enabling core routing and substrate layer count reduction
KR101475109B1 (ko) 다층배선기판 및 그의 제조방법
US7346982B2 (en) Method of fabricating printed circuit board having thin core layer
US8419884B2 (en) Method for manufacturing multilayer wiring substrate
US8580066B2 (en) Method for manufacturing multilayer wiring substrate
US20130299223A1 (en) Printed circuit board and method for manufacturing the same
US8866025B2 (en) Multilayer wiring board
KR100990588B1 (ko) 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법
US8198550B2 (en) Printed circuit board and method of manufacturing the same
US9237656B2 (en) Method of manufacturing multi-layer wiring board
US20190387613A1 (en) Printed wiring board and method for manufacturing same
TWI459879B (zh) Method for manufacturing multilayer flexible printed wiring board
JP2017135357A (ja) 印刷配線板およびその製造方法
US20080073025A1 (en) Method of manufacturing copper-clad laminate for VOP application
TWI511634B (zh) 電路板製作方法
US20140110023A1 (en) Printed circuit board and method of manufacturing the same
KR100987755B1 (ko) 인쇄회로기판의 비아 형성방법
JP2014082490A (ja) 多層配線基板
KR101154605B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP5608262B2 (ja) 印刷回路基板及び印刷回路基板の製造方法
US11317506B2 (en) Circuit board with high light reflectivity and method for manufacturing the same
KR101108816B1 (ko) 다층 인쇄회로기판 및 이의 제조방법
KR102186150B1 (ko) 절연 필름을 이용한 인쇄회로기판 및 그 제조 방법
KR100651323B1 (ko) 휨저항 물질층이 구비된 반도체 패키지 기판
KR20150062558A (ko) 인쇄회로기판 및 인쇄회로기판 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161004

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee