KR100983544B1 - 산화티타늄을 활성층으로 갖는 박막 트랜지스터의 제조 방법 및 그 구조 - Google Patents
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Abstract
산화티타늄을 활성층으로 갖는 박막 트랜지스터의 제조 방법 및 그 구조를 개시한다. 본 발명에 따른 박막 트랜지스터는 기판, 상기 기판상에 다결정 또는 비정질 산화티타늄을 이용하여 형성된 활성층, 및 상기 활성층 상에 형성되는 절연막을 포함한다. 또한, 본 발명에 따른 박막 트랜지스터 제조 방법은 기판을 형성하는 단계, 상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성하는 단계, 및 상기 활성층 상에 절연막을 형성하는 단계를 포함한다. 이를 통해, 본 발명은 성능을 향상시킬 수 있을 뿐만 아니라 저비용으로 제조가 가능하고, 환경 문제가 적으며, 특정 유형의 전자 기기에 널리 적용될 수 있는 효과가 있다.
박막 트랜지스터, 활성층, 산화티타늄, MISFET, MESFET, 게이트 전극, 소스 전극, 드레인 전극, MOxTFT
Description
본 발명은 박막 트랜지스터(thin film transistor)에 관한 것으로서, 특히, 저비용으로 제조하고, 유해 환경 문제를 해결하며, 성능을 향상 시킬 수 있을 뿐만 아니라 특정 유형의 전자 기기에 널리 적용될 수 있도록 하는 산화티타늄을 활성층으로 갖는 박막 트랜지스터 제조 방법 및 그 구조에 대한 것이다.
휴대성과 양방향 의사소통 등을 고려하여 제품이 가벼울 뿐만 아니라 사용할 때에는 크게 확대되고 사용하지 않을 때에는 저장될 수 있는 다목적 디스플레이 기기들이 각광받고 있다. 특히, 유연성 디스플레이(flexible display)로서, 유기 EL(Electro Luminescence)이나 액정(liquid crystal) 및 전기영동(electrophoretic)에 의한 디스플레이의 개발이 진행되고 있다.
유연성 디스플레이의 구동 장치로서 유기 박막 트랜지스터가 주목을 받고 있다. 유기 박막 트랜지스터에 쓰이고 있는 유기 반도체는 실리콘 반도체에 비하여 기계적인 유연성이 풍부하다. 유기 반도체는 전하이동도가 보통 0.001 ~ 수 cm2/V·sec 이내이고, 전류가 많이 필요치 않는 디스플레이에만 국한이 되어 사용되고 있다.
유기 박막 트랜지스터는 제한된 전하이동도 때문에 전류 구동력에 한계를 갖게 된다. 이에, 유기 박막 트랜지스터는 채널의 폭 대 길이 비율을 높여 일정 정도까지는 전류 구동력을 높일 수는 있다. 그러나 이와 같이 할 경우에 단위 디스플레이 픽셀 당 실제 발광부가 차지하는 영역의 비율(개구율)이 낮아지게 된다.
또한, 유기 반도체는 공기 중의 산소나 수분에 매우 취약하여 완벽한 봉지(packaging) 구현에 어려움이 있다. 유기 반도체는 유연성 기판의 산소 및 수분 투과율이 유리 기판 등에 비해 매우 높기 때문에 이를 사용하는 유연성 디스플레이의 경우 봉지가 더욱 어려워지게 된다.
한편, 요소 트랜지스터 기술로서 비정질 실리콘이나 저온 폴리 실리콘 기반 트랜지스터들이 있다. 비정질 실리콘 기반 트랜지스터는 낮은 전하이동도와 트랜지스터 문턱 전압의 시변 특성이 좋지 못한 단점이 있다. 저온 폴리 실리콘 기반 트랜지스터는 높은 처리 온도로 인해 플라스틱 기판 등과는 사용될 수 없는 단점이 있다.
이러한 문제점들을 극복하기 위해 금속 산화물 반도체 특히, 산화아연(ZnO)계 기반 트랜지스터들이 제시되고 있다. 그러나 금속 산화물 반도체 기반 트랜지스터들은 높은 전하 이동도를 갖도록 하기 위하여 가격이 높은 인듐(In), 주 석(Sn), 갈륨(Ga) 등이 첨가된 경우가 많다.
이와 같은 MOxTFT(metal-oxide thin-film transistors)는 액티브 매트릭스 디스플레이 및 RFID(Radio Frequency Identification) 태그와 같은 응용분야에서, 비용, 성능, 및 공정 난이도의 이상적 균형을 이룰 수 있어, Si 및 유기(organic) 기반 TFT에 대한 대안으로 최근 대단한 관심을 받고 있다. 또한, MOxTFT는 투명성(Transparency)을 활용하는 새로운 어플리케이션에서 적용 될 수 있을 것으로 기대되고 있다.
그러나 앞서 말한 바와 같이, 지금까지 거의 모든 MOxTFT는 ZnO 또는 그 혼성물을 기반으로 제작되어 왔다. 게다가, 대부분의 성공적인 MOxTFT는 인듐(indium)을 혼합하기 때문에, 재료 및 공정 비용이 매우 높아지는 단점이 있다. 이 경우 RFID 태그와 같이 초저가를 지향하는 분야에서는 특히 큰 문제가 될 것이다.
이에, 성능이 우수하면서도 가격 요건이 좋은 박막 트랜지스터를 구현하기 위한 새로운 기반 물질을 발굴하고 그에 맞는 제조 방법들 및 구조들을 제시하기 위한 노력들이 계속되어야 할 것이다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 지구상에 풍부한 산화티타늄을 사용하고, 특히 박막 상으로 제조가 극히 용이한 다결정 내지 비정질(amorphous)의 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 저비용으로 박막 트랜지스터를 제조할 수 있도록 하는 산화티타늄을 활성층으로 갖는 박막 트랜지스터 제조 방법 및 그 구조를 제공하는데 있다.
본 발명의 다른 목적은 친환경물질인 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 기존의 박막 트랜지스터들이 가지고 있는 유해 환경 문제를 해결할 수 있도록 하는 산화티타늄을 활성층으로 갖는 박막 트랜지스터 제조 방법 및 그 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 높은 전하 이동도 및 공기나 수분에 대한 안정성 등을 포함하는 박막 트랜지스터의 성능을 향상 시킬 수 있도록 하는 산화티타늄을 활성층으로 갖는 박막 트랜지스터 제조 방법 및 그 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 투명성을 갖는 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 전자소자가 보이지 않도록 해야 하는 특수 용도의 전자 기기에 널리 적용될 수 있도록 하는 산화티타늄을 활성층으로 갖는 박막 트랜지스터 제조 방법 및 그 구조를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 한 측면에 따른 박막 트랜지스터는 기판, 상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층, 및 상기 활성층 상에 형성되는 절연막을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 한 관점에 따른 박막 트랜지스터는 기판, 상기 기판 상에 형성되는 절연막, 및 상기 절연막 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 한 관점에 따른 박막 트랜지스터는 기판, 상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 한 관점에 따른 박막 트랜지스터 제조 방법은 기판을 형성하는 단계, 상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성되는 단계, 및 상기 활성층 상에 절연막을 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 한 관점에 따른 박막 트랜지스터 제조 방법은 기판을 형성하는 단계, 상기 기판 상에 절연막을 형성되는 단계, 및 상기 절연막 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 한 관점에 따른 박막 트랜지스터 제조 방법은 기판을 형성하는 단계, 상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
이를 통해, 본 발명은 지구상에 풍부한 산화티타늄을 사용하고, 특히 박막 상으로 제조가 극히 용이한 다결정 내지 비정질(amorphous)의 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 저비용으로 박막 트랜지스터를 제조할 수 있는 효과가 있다.
본 발명은 친환경물질인 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 기존의 박막 트랜지스터들이 가지고 있는 유해 환경 문제를 해결할 수 있는 효과가 있다.
본 발명은 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 높은 전하 이동도 및 공기나 수분에 대한 안정성 등을 포함하는 박막 트랜지스터의 성능을 향상 시킬 수 있는 효과가 있다.
또한, 본 발명은 투명성을 갖는 산화티타늄을 박막 트랜지스터의 활성층으로 형성함으로써, 전자소자가 보이지 않도록 해야 하는 특수 용도의 전자 기기에 널리 적용될 수 있는 효과가 있다.
이하에서는, 본 발명의 일실시예에 따른 박막 트랜지스터(Thin Film Transistor)를 제조하기 위한 방법 및 그 구조를 첨부된 도 1a 내지 도 2d를 참조 하여 상세히 설명한다.
본 발명은 산화티타늄을 박막 트랜지스터의 비정질(amorphous) 활성층으로 형성하는 방법을 제안한다. 산화티타늄은 티타늄(titanium)을 산화시켜 생성되는 모든 종류의 산화물 즉, TiOx (0 < x ≤ 2) 을 의미하며, 대표적인 것으로 TiO2, TiO 등을 포함할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 절연막이 형성되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 절연막이 형성되지 않는 MESFET(Metal Semiconductor Field Effect Transistor)로 구분될 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 기판, 활성층, 절연층, 게이트 전극, 소스 전극, 및 드레인 전극들의 일부 또는 전부를 포함할 수 있다. 이에 따라, 본 발명은 이들의 구성 방법에 따라 다양한 형태의 박막 트랜지스터를 구성할 수 있다.
먼저, 절연막이 형성되는 MISFET의 구조를 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 MISFET의 구조를 나타내는 단면도이다.
도 1a에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(substrate)(110)이 형성되고 기판(110) 상에 소스 전극(source electrode)(120) 및 드레인 전극(drain electrode)(130)이 형성될 수 있다. 기판(110)과 기판(110) 상에 형성된 소스 전극(120) 및 드레인 전극(130) 상에 활성층(active layer)(140)이 형성될 수 있다.
이때, 기판(110)은 실리콘 기판, 반도체 기판, 유리 기판, 플라스틱 기판, 금속 호일, 직물, 종이, 및 나무 등을 사용하여 형성될 수 있다.
이후, 활성층(140)에 절연막(insulator)(150)이 형성되고, 절연막(150) 상에 게이트 전극(gate electrode)(160)이 형성될 수 있다. 여기서, 게이트 전극(160)의 폭은 소스 전극(120)과 드레인 전극(130) 간의 간격보다 약간 크게 형성될 수 있다.
이러한 이유는 게이트 전극(160)의 폭과 소스 전극(120)과 드레인 전극(130) 간의 폭이 일치하는 것이 가장 이상적이지만 실제로 제작 마진을 고려해야 하기 때문이다.
이때, 본 발명은 산화티타늄을 기존의 다양한 코팅 방법을 이용하여 다결정 내지 비정질(amorphous) 활성층으로 형성할 것을 제안한다. 즉, 활성층(140)은 산화티타늄의 미세입자가 분산된 콜로이드 용액이나 산화티타늄 전구체(precursor)로 이루어진 솔-젤로 구성된 액상으로부터 스핀코팅, 딥 코팅, 나노임프린팅 등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅(transfer printing), 셀프어셈블리 기법 등으로 코팅될 수 있으며, 또는 그 기체나 고체 상태로부터 화학 증착법(chemical vapor deposition), 레이저 전사 등의 상온이나 고온 증착법, 열 및 전자 빔(E- beam) 증착, 스퍼터링, 원자층 증착(atomic layer deposition), 및 PLD (Pulsed Laser Deposition) 등을 이용하여 형성될 수 있다.
이러한 이유는 산화티타늄을 단결정(single crystal) 활성층으로 형성하는 것은 제조가 어려울 뿐만 아니라 단결정 활성층이 형성된 트랜지스터는 대량 생산이 어렵고, 다른 전자 장치와의 집적화나 유연성 전자 장치 등에 활용하기가 어렵기 때문이다.
또한, 산화티타늄 활성층(140)은 보통 n형이나, p형 산화티타늄의 경우 기존의 반도체 도핑 방법과 같이 불순물을 첨가하거나 혼합하여 형성될 수 있으며, n형의 경우도 도핑에 의해 전도도를 조절할 수 있다. 활성층(140)은 산화티타늄에 일정 비율로 다른 산화물이나 금속 예를 들면, SnO2, InO, ZnO, Al 등을 혼합하여 형성될 수도 있다.
이러한 이유는 산화티타늄을 활성층으로 형성하는 박막 트랜지스터의 성능을 개선하기 위함이다.
도 1b에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(110)이 형성되고 기판(110) 상에 활성층(140)이 형성될 수 있다. 활성층(140)상에 소스 전극(120) 및 드레인 전극(130)이 형성될 수 있다. 활성층(140)과 활성층(140) 상에 형성된 소스 전극(120) 및 드레인 전극(130) 상에 절연막(150)이 형성될 수 있다. 이후, 절연막(150) 상에 게이트 전극(160)이 형성될 수 있다.
도 1c에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(110)이 형성되고 기판(110) 상에 게이트 전극(160)이 형성될 수 있다. 기판(110)과 기판(110) 상에 형성된 게이트 전극(160) 상에 절연막(150)이 형성될 수 있다. 절연막(150) 상에 활성층(140)이 형성될 수 있다. 이후, 활성층(140) 상에 소스 전극(120) 및 드레인 전극(130)이 형성될 수 있다.
도 1d에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(110)이 형성되고 기판(110) 상에 게이트 전극(160)이 형성될 수 있다. 기판(110)과 기판(110) 상에 형성된 게이트 전극(160) 상에 절연막(150)이 형성될 수 있다. 절연막(150) 상에 소스 전극(120) 및 드레인 전극(130)이 형성될 수 있다. 이후, 절연막(150)과 절연막(150) 상에 형성된 소스 전극(120) 및 드레인 전극(130) 상에 활성층(140)이 형성될 수 있다.
또한, 절연막이 형성되지 않는 MESFET의 구조를 도 2a 내지 도 2d를 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 MESFET의 구조를 나타내는 단면도이다.
도 2a에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(210)이 형성되고 기판(210) 상에 소스 전극(220) 및 드레인 전극(230)이 형성될 수 있다. 기판(210)과 기판(210) 상에 형성된 소스 전극(220) 및 드레인 전극(230) 상에 활성층(240)이 형성될 수 있다.
이후, 활성층(240) 상에 게이트 전극(260)이 형성될 수 있다. 여기서, 소스 전극(220)과 드레인 전극(230) 간의 간격은 게이트 전극(260)의 폭 이상으로 형성될 수 있다.
도 2b에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(210)이 형성되고 기판(210) 상에 활성층(240)이 형성될 수 있다. 활성층(240) 상에 게이트 전극(260)이 형성될 수 있다. 이후, 활성층(240) 상에 게이트 전극(260)의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 소스 전극(220) 및 드레인 전극(230)이 형성될 수 있다.
도 2c에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(210)이 형성되고 기판(210) 상에 게이트 전극(260)이 형성될 수 있다. 기판(210)과 기판(210) 상에 형성된 게이트 전극(260) 상에 활성층(240)이 형성될 수 있다. 이후, 활성층(240) 상에 소스 전극(220) 및 드레인 전극(230)이 형성될 수 있다.
도 2d에 도시한 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 기판(210)이 형성되고 기판(210) 상에 게이트 전극(260)이 형성될 수 있다. 기판(210) 상에 게이트 전극(260)의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 소스 전극(220) 및 드레인 전극(230)이 형성될 수 있다. 이후, 기판(210)과 기판(210) 상에 형성된 게이트 전극(260), 소스 전극(220) 및 드레인 전극(230) 상에 활성층(240)이 형성될 수 있다.
이와 같은 활성층 특히, TiO2 활성층, TiO2 활성 채널, 또는 TiO2 활성 채널층을 갖도록 실제 실험을 기반으로 생성된 박막 트랜지스터의 제조 원리 및 그 실험 결과를 도 3a 내지 도 7d를 참조하여 설명한다.
본 발명에서는 용액 공정을 통해 가공된 TiO2 활성 채널층을 기반으로 새롭고, 저(低) 비용인 금속-산화물 투명성 박막 트랜지스터(metal-oxide transparent TFT)를 제공하고자 한다. Ti를 TiO2 채널층으로 확산하는 간단한 처리를 추가함으로써, 0.12cm2V-1sec-1의 전하 이동도와 11V의 문턱 전압(Threshold Voltage)을 갖는 n-type TFT가 구현될 수 있음이 실제 실험을 통하여 확인되었다. 본 발명을 적용함으로써 MOxTFT를 위한 재료의 선택 범위를 넓힐 뿐만 아니라 일반적으로 MOxTFT의 성능을 개선하기 위해 사용될 수 있는 새로운 개념의 접근 방식까지도 제공할 수 있다.
TiO2는 매우 낮은 비용으로 대량 생산될 수 있고 색소(pigments), 자외선 흡수제(UV-absorbers), 광촉매(photocatalyst), 광학 코팅(optical coatings), 가스 센서(gas sensors)와 같이 다양한 분야에서 중요하게 응용되고 있는 재료이다. 이는 또한 TFT를 위한 고(高) 유전상수(high-k) 절연체나, 염료 감응 및 유기 태양 전지의 전자 수송층으로서, 전자 분야에 있어서도 연구되고 있다.
그러나 TiO2를 활성 채널 재료로 사용하여 실제 적용 가능한 TFT 소자를 구현한 예는 그간 보고 된 바 없다. 본 발명자는 TiO2가, 에너지 갭, 전 도(conduction) 밴드 및 가전자(valence) 밴드의 위치 등 전자의 에너지 밴드 양상이 가장 흔히 쓰이는 ZnO와 유사하면서, 높은 홀(Hall) 전하이동도(high Hall mobility)를 보일 뿐 아니라, 저비용으로 대량생산이 가능하고 상기한 대로 다양한 응용분야에 적용될 수 있는 점에 착안, 산화티타늄을 TFT 채널의 활성층에 적용한 소자가 구현되었을 경우에 기대할 수 있는 높은 기술적 및 경제적 가능성에 주목하여 본 발명에 이르게 되었다.
TiO2 박막(thin film) 또는 단결정(single crystal)을 사용하는 효과적인 트랜지스터를 구현하는 데 있어서 직면하게 되는 실제적인 어려움은 TiO2의 고 저항율과 높은 트랩 밀도(trap density)에 의하여 비롯되는 것으로 볼 수 있다. 특히 트랩이 많은 경우, 게이트 전압에 의해 유기된 캐리어(gate bias-induced carrier)들의 상당수가 효과적으로 자유 캐리어(free carrier)들로 되지 못하기 때문에, 채널층에서 비충진 트랩의 밀도(unfilled trap density)들을 줄이는 것은 매우 중요할 수 있다. 저항율과 비충진 트랩 밀도(unfilled trap density)는 모두 전하 캐리어(charge carrier)의 외부 도핑에 의해 감소될 수 있다.
산화티타늄의 경우, 산소 공핍(oxygen vacancy), 격자간 티타늄(Ti-interstitials) 및 도펀트(dopants) 같은 인자들을 통해, 절연체 범위의 저항율(1012Ωcm) 로부터 도체 범위의 저항율(0.001~1Ωcm)까지 매우 넓은 범위에서 저항율을 조절할 수 있다. 저항율이 지나치게 높거나 전도도가 지나치게 높은 막들은 TFT 활성 채널에 바람직하지 않기 때문에, 실제 응용 가능한 TFT의 구현에 성공 하기 위한 열쇠는, 공정의 복잡성을 추가하지 않으면서 쉬운 방법으로 최적의 도핑 레벨을 조절할 수 있는 공정을 확립하는 일에 달려있다.
이와 같이, 본 발명에 따른 활성층은 Ti 원자를 산화티타늄에 확산 시켜 생성된 산화티타늄을 이용하여 형성될 수 있지만, 이러한 Ti 확산 처리과정 없이, 산화티타늄의 산소 공핍만을 조절하여 생성된 산화티타늄을 이용하여 생성될 수도 있다.
이를 위하여 본 발명에서는 도 6에 도시된 바와 같이 TiO2의 나노 입자 콜로이드 용액(nanoparticle colloidal solution)을 SiO2(100nm)/Si 기판 또는 유리 기판 상에 두 번 스핀코팅하여 박막 TiO2 층(20~30nm)을 형성하고, 그 상부에 열증착법(thermal evaporation)을 통해 매우 얇은 Ti 층(1~10nm)을 추가한 후, 이를 550℃-800℃의 온도에서 수분간 RTA(rapid thermal annealing) 처리하여 Ti가 TiO2층으로 확산하게 함으로써 Ti가 도핑된 TiO2 막을 얻는 방법을 개발하였다. 도 3a 및 3b에서 볼수 있듯이, RTA 처리 이전(도 3a)과 이후(도 3b)에 Ti/TiO2 층의 HRTEM(high resolution transmission electron microscopy) 이미지를 대비하면, RTA (550 ℃, 4분)처리 이전에 대략적으로 7nm 두께의 Ti 층이 존재하였으나 이를 기초로 RTA 처리 이후에는 Ti 원자의 확산이 일어났음을 확인할 수 있었다.
도 3a 내지 도 3b는 본 발명의 일실시예에 따른 확산 과정을 뒷받침하는 시험 결과의 예시이다.
도 3a 내지 도 3b에 도시한 바와 같이, RTA 처리 이전에, Ti 층은 HRTEM 이미지에서 TiO2 층으로부터 명확하게 구분될 수 있다(도 3a). 즉, 도 3a의 상부에 표현된 Ti 층의 SED(selected electron diffraction) 패턴은 전형적인 비정질상(amorphous phase)의 패턴을 보여주고, 도 3a의 하부에 표현된 비정질상과 혼합된 다결정상(polycrystalline phase)의 SED 패턴 특성을 보여주는 TiO2 층과 대조를 이루고 있다.
RTA 처리 이후에, Ti 층은 TiO2 층으로부터 구분되지 않고, 막의 상부에 대한 SED 패턴은 더 이상 비정질상으로 보이지 않는다(도 3b).
상술한 바와 동일한 RTA 처리 이전 및 이후에 유리 기판 상에 준비된 Ti(1nm)/TiO2(25nm)의 UV/VIS 광학적 투과율 데이터(optical transmission data)의 비교는 명확한 차이를 보이는데 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 일실시예에 따른 광 특성 변화를 설명하기 위한 시험 결과의 예시도이다.
도 4에 도시한 바와 같이, 순수 TiO2 막은 가시광 영역에서 약 98%의 투과율을 보이나, RTA 전의 Ti/TiO2 막의 경우는 표면의 금속 Ti 층으로부터의 반사로 인해 투과율이 98%에서 94%까지 감소한다. 그러나, RTA를 통해 Ti가 확산된 TiO2 층은 거의 순수한 TiO2 층만큼 높은 투과율을 나타냄을 볼 수 있다. 또한, 순수한 TiO2 막(3.4eV)에 대해, 빛의 흡수가 0.4eV 만큼 적은 에너지에 해당하는 파장에서부터 시작하는 것을 볼 수 있다. 전자의 경우는 RTA에 의해 Ti가 더 이상 별도의 층을 이루지 않고 TiO2층으로 확산되어 간 것을, 그리고 후자의 경우는, 그러한 Ti 확산에 따른 도너(donor) 에너지 준위가 형성 된 것을 의미한다.
또한, 이와 같은 Ti-diffusion을 활용하여, 실제로 구현된 TFT 소자의 구조 및 그 제조 원리를 도 5a 내지 도 6을 참조하여 상세히 설명한다.
도 5a 내지 5b는 본 발명의 일실시예에 따른 탑 게이트(top-gate) 구조를 갖는 TFT 소자를 설명하기 위한 예시도이다.
도 5a 내지 도 5b에 도시된 TiO2 채널층은 전술한 바와 같이 '스핀코팅, Ti 초박막 증착, RTA를 통한 Ti 확산(diffusion)'이란 세 과정에 의해 기판 상에 간단히 형성될 수 있다. 도 5a 내지 도 5에 도시한 예에선 100nm 정도의 두께인 열 성장 실리콘 이산화막(thermally grown silicon dioxide)을 갖는 Si 웨이퍼 상에 형성되었다. 이 경우 열 성장 실리콘 이산화막은 단지 더미 절연층(dummy insulating layer)으로 사용되었으며 550℃ 내지 800℃ 범위의 RTA온도에 손상을 입지 않는 한, 유리 등 다양한 종류의 기판이 사용될 수 있다.
이후, Ti(5nm)/Au(150nm) 층이 소스/드레인 컨택(contact)을 위하여 열 증착법(thermal evaporation)에 의해 형성되는데, 패터닝은 흔히 알려진 포토 리소그라피 방법을 이용하는 리프트 오프(lift-off) 공정을 통해 이루어진다. 물론 이러한 리소그라피식 패터닝 공정 대신 프린팅이나 섀도우 마스킹 등을 통해서 직접 소스 와 드레인 전극 패턴을 형성할 수도 있다. 소스/드레인 컨택의 형성 이후에, 100nm 두께의 SiO2 층이 PECVD(plasma-enhanced chemical vapor deposition)에 의해 게이트 유전층(gate dielectric layer)으로써 형성될 수 있다. 또한, Ti(50nm)/Au(150nm) 층이 게이트 금속으로서, 게이트 절연체 상부에 형성되고, 소스/드레인 접점들과 동일한 방법을 사용하여 패터닝 될 수 있다.
도 6은 본 발명의 일실시예에 따른 TFT 장치의 제조 과정을 일목요연하게 설명하는 예시도이다.
도 6에 도시한 바와 같이, 예컨대, 우선 TiO2 박막은 SiO2/p+-Si 기판이나 유리 기판 상에 30초 동안 5000rpm으로 언급된 TiO2 콜로이드 용액(colloidal solution)을 2회 스핀 코팅(spin-coating)하여 형성할 수 있다. 용액(solution)은 스핀 코팅(spin-coating) 이전에 0.2㎛-PTFE 시린지 필터(syringe filter)를 이용하여 불순물 등을 여과시킬 수 있다. 이후, 샘플들은 잔류 수분(residual water)과 용매(solvent)를 제거하기 위해 1시간 동안 150℃의 오븐(oven)에서 건조된다. 다음으로, 아주 얇은 티타늄(Ti) 막은 0.2Å/sec의 기본 압력 8×10-7 torr로 TiO2 막 상에 열 증착될 수 있다. 이후, RTA 처리가 4분 동안 550℃나 3분 동안 800℃ 등 적절한 조건으로 수행될 수 있다.
소스/드레인 전극은 일례로 다음과 같이 포토리소그래픽 리프트 오프(photolithographic lift-off) 처리를 사용하여 형성될 수 있다. 포토레지스 트(photoresist)는 예컨대 30초 동안 5000 rpm 정도로 TiO2 막/기판 상에 스핀 코팅(spin-coating)되고, 1분 동안 90℃의 핫 플레이트(hot plate)상에서 건조될 수 있다. 패터닝 이전에, 포토레지스트로 코팅된 샘플들은 포토레지스트 필름의 표면 영역에 오버행(overhang) 구조를 구현하기 위해 5분 동안 클로로벤젠(chlorobenzene)에 담겨질 수 있다. 상술한 오버행 구조는 리프트 오프(lift-off) 공정을 더 쉽게 할 수 있다. 또한, 이러한 샘플들은 접촉식 마스크 얼라이너(contact mask aligner)를 사용하여 포토마스크(photomask)에 대해 정렬될 수 있다(예컨대, 9초 정도 UV 노광).
디벨로퍼를 이용 포토레지스트의 소스/드레인 패턴을 만든 후에, Ti(5nm)/Au(150nm)층이 열 증착법으로 부착되고, 이후 아세톤(acetone)을 사용한 리프트 오프(lift-off) 공정에 의해 패터닝 될 수 있다. 100nm 두께의 SiO2 막이 게이트 절연체 층과 마찬가지로 5nm/sec의 비율로 PECVD에 의해 증착될 수 있다. Ti(50nm)/Au(150nm) 층은 Ti가 SiO2 층에 접하도록 형성되어, 게이트 금속으로 사용되도록 증착되고, 소스/드레인 전극의 경우와 같이 포토리소그래피 공정이 게이트 금속을 패터닝하기 위해 사용될 수 있다.
이와 같이 제조 과정을 통해 생성되는 TFT 소자의 전기 특성은 가령 파라메트릭 분석기(parametric analyzer)를 사용하여 측정될 수 있다. 이를 도 7a 내지 도 7d를 참조하여 설명한다.
도 7a 내지 도 7d는 본 발명의 일실시예에 따른 TFT 소자의 전기 특성을 설 명하기 위한 예시도이다.
도 7a 및 7b에 도시한 바와 같이, 이는 Ti 확산 과정을 위해 사용된 1nm 두께의 Ti 층과 550℃에서의 4분 RTA 처리로 TFT 소자(소자 A)의 전기 특성을 나타낸다. 이러한 TFT 소자들은 n-채널 인핸스먼트 모드 (enhancement-mode)특성을 보이는데, 핀치오프(pinch-off)와 포화 특성이 잘 나타내고 있다. 특히, 전류 포화(current saturation) 특성은, AMOLED(active-matrix organic display)내에 집적된 구동 TFT와 같이 전류 소스로 사용되는 경우에 매우 중요하다. 다시한번 강조하자면 트랜지스터 특성을 얻기 위해서 중요한 것은 전술한 바와 같은 Ti 확산 처리가 필수적이라는 점이다. 그러한 Ti 확산 공정을 거치지 않고 순수한 TiO2로만 되어 있는 활성층 채널을 갖는 TFT 소자들은 게이트 전압 변화에 따른 모듈레이션(gate modulation) 특성을 나타내지 않았다.
또한, 원하는 TFT를 구현하기 위한 확산 처리에서 초기 Ti 층의 최적 두께가 중요하다는 점이 관측되었다. 예를 들면, 모든 공정 파라미터들에 있어서 소자 A와 동일하되 7nm 두께의 Ti 층을 갖는 TFT 소자는 게이트 모듈레이션 특성을 보이지만, 핀치 오프 또는 포화 특성은 보이지 않는다. 이는 지나치게 높은 농도의 Ti 원자들을 갖는 TiO2 막의 이동 전하(mobile charge)들에 의한 벌크 전도 효과(bulk conductance effect) 때문인 것으로 보인다.
도 7b는 전술한 소자 A의 게이트 전압대 소스-드레인간 전류 특성을 나타내는 소위 트랜지스터 전달 특성 (transfer characteristics)커브로, 이를 통해 0.12cm2V-1sec-1의 전계효과 이동도(field-effect mobility)와 17.5 V의 문턱전압이 산정된다. 또한, 온/오프(on/off) 전류 비율(ratio)은 5×103으로 측정된다.
도 7c 내지 도 7d에 도시한 데이터는, 소자 A와 동일한 공정을 거쳤으나 확산을 위한 RTA만 550℃ (4min) 대신 800℃ (3min)에서 이루어진 TFT '소자 B'의 전기적 특성을 나타낸다. 이들 데이터로부터 추출된 μe 및 Vth는 각각 0.12 cm2V-1sec-1및 11V이고, 온/오프(on/off) 전류 비율은 4×103이다. 다른 파라미터들은 거의 동일하게 유지된 반면, 소자 A의 Vth에 비하여 소자 B에서는 확연하게 떨어진 Vth를 주목할 수 있고, 이는 고온의 RTA 처리에 의해 트랩 밀도(trap density)들이 감소되었음을 의미하는 것으로 보인다.
본 발명의 실시 예에서 제시되는 박막 트랜지스터(thin film transistor)는 활성 채널층으로서 박막 TiO2를 갖는 최초의 성공적인 구현이었다. 이를 위한 주요한 방법은 상부에 위치하는 아주 얇은 Ti 층을 어닐링(annealing) 처리하여 Ti 원자들을 TiO2 층으로 확산 시키는 것이다. 이러한 Ti 원자들에 의해 제공된 캐리어(carrier)들은 트랩(trap)들을 충진하기 때문에 게이트 전압에 의해 유기된 캐리어(gate-induced carrier)들의 상당 부분이 채널 전도에 기여할 수 있게 되었다. 그리고 문턱 전압의 두드러진 감소는 고온의 RTA 처리 시에 관찰되었는데, 이 또한 어닐링 처리에 의한 초기 트랩 밀도의 감소로부터 영향을 받을 수 있다.
이러한 연구 결과를 통해 MOxTFT 기술을 위한 재료의 선택 범위를 넓힐 수 있고 MOxTFT의 성능을 개선하기 위해 사용될 수 있는 새로운 접근 방식도 제공할 수 있게 되었다. TiO2의 대량생산 가능한 친환경 물질로서 값이 매우 저렴하다는 점과 나노입자 분산의 용액 공정 가능성을 고려해 볼 때, 이번 발명의 실시 예에서 보여준 결과는 많은 분야에서 응용될 수 있을 것이며, 또한 투명성 전자 소자와 같은 일부 새로운 분야에도 응용될 수 있을 것으로 예상된다. 산화티타늄 기반 TFT의 성능은, 제조 공정의 최적화를 이루고, TiO2 박막 성막을 위한 다수의 성장기술등을(growth technique) 활용한다면, 더욱 더 향상 될 수 있다. 예를 들면, TiO2 나노와이어(nanowire)의 등을 이용하여, 이를 소스와 드레인간 채널에 나란히 배열한다면 스캐터링이 적은 전하 수송이 가능해 질 것이므로 전하이동도가 훨씬 더 증가 할 수 있을 것이다.
본 발명에 의한, 박막 트랜지스터를 제조하기 위한 방법 및 그 구조는 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 실시 예에 한정되지 않는다. 또한, 상기 실시 예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적은 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 및 변경이 가능하므로 상기 실시 예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.
도 1a 내지 도 1d은 본 발명의 일실시예에 따른 MISFET의 구조를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 MESFET의 구조를 나타내는 단면도이다.
도 3a 내지 도 3b는 본 발명의 일실시예에 따른 확산 과정을 뒷받침하는 시험 결과의 예시이다.
도 4는 본 발명의 일실시예에 따른 광 특성 변화를 설명하기 위한 시험 결과의 예시도이다.
도 5a 내지 5b는 본 발명의 일실시예에 따른 탑 게이트(top-gate) 구조를 갖는 TFT 소자를 설명하기 위한 예시도이다.
도 6은 본 발명의 일실시예에 따른 TFT 장치의 제조 과정을 일목요연하게 설명하는 예시도이다.
도 7a 내지 도 7d는 본 발명의 일실시예에 따른 TFT 소자의 전기 특성을 설명하기 위한 예시도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210: 기판
120, 220: 소스 전극
130, 230: 드레인 전극
140, 240: 활성층
150: 절연막
160, 260: 게이트 전극
Claims (30)
- 기판;상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층; 및상기 활성층 상에 형성되는 절연막을 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 절연막 상에 형성되는 게이트 전극; 및상기 기판 상에 형성되어 상기 활성층으로 덮여있는 소스 전극과 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 절연막 상에 형성되는 게이트 전극; 및상기 활성층 상에 형성되어 상기 절연막으로 덮여있는 소스 전극과 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 활성층은,Ti 원자를 다결정 내지 비정질의 산화티타늄(TiOx, 0<x≤2)층에 확산시켜 그 확산 결과로 생성된 Ti-도핑된(Ti-doped) TiOx층으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제4 항에 있어서,상기 활성층은,Ti 층을 상기 산화티타늄층에 열증착법으로 적층하고, 이를 RTA(Rapid Thermal Annealing) 처리하여 생성된 Ti-도핑된 TiOx층으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 기판;상기 기판 상에 형성되는 절연막; 및상기 절연막 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층을 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 는 것을 특징으로 하는 박막 트랜지스터.
- 제6 항에 있어서,상기 기판 상에 형성되어 상기 절연막으로 덮여있는 게이트 전극; 및상기 활성층 상에 형성되는 소스 전극과 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제6 항에 있어서,상기 기판 상에 형성되어 상기 절연막으로 덮여있는 게이트 전극; 및상기 절연막 상에 형성되어 상기 활성층으로 덮여있는 소스 전극과 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 기판;상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 형성되는 활성층을 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제9 항에 있어서,상기 활성층 상에 형성되는 게이트 전극; 및상기 기판 상에 형성되어 상기 활성층으로 덮여있는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제9 항에 있어서,상기 활성층 상에 형성되는 게이트 전극; 및상기 게이트 전극의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 상기 활성층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제9 항에 있어서,상기 기판 상에 형성되어 상기 활성층으로 덮여있는 게이트 전극; 및상기 활성층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제9 항에 있어서,상기 기판 상에 형성되어 상기 활성층으로 덮여있는 게이트 전극; 및상기 게이트 전극의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 상기 기판 상에 형성되어 상기 활성층으로 덮여있는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 활성층은,상기 산화티타늄에 일정 비율로 산화물이나 금속을 혼합하는 불순물 도핑 방법을 통해 형성되는 n형 또는 p형 산화티타늄을 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 코팅 방법은, 스핀코팅, 딥 코팅, 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅(transfer printing), 셀프어셈블리 기법, 화학 증착법(chemical vapor deposition), 상온이나 고온 증착법, 열 및 전자 빔(E-beam) 증착, 스퍼터링, 원자층 증착(atomic layer deposition), 및 PLD (Pulsed Laser Deposition) 등 중에 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터.
- 제1 항에 있어서,상기 기판은 실리콘 기판, 반도체 기판, 유리 기판, 플라스틱 기판, 금속 호일, 직물, 종이, 및 나무 중에 어느 하나를 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 기판을 형성하는 단계;상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성 하는 단계; 및상기 활성층 상에 절연막을 형성하는 단계를 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제17 항에 있어서,상기 기판 상에 소스 전극과 드레인 전극을 형성하는 단계; 및상기 절연막 상에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 소스 전극과 상기 드레인 전극은 상기 활성층으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제17 항에 있어서,상기 활성층 상에 소스 전극과 드레인 전극을 형성하는 단계; 및상기 절연막 상에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 소스 전극과 상기 드레인 전극은 상기 절연막으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판을 형성하는 단계;상기 기판 상에 절연막을 형성하는 단계; 및상기 절연막 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성하는 단계를 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제20 항에 있어서,상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 활성층 상에 소스 전극과 드레인 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극은 상기 절연막으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제20 항에 있어서,상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 절연막 상에 소스 전극과 드레인 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극은 상기 절연막으로 덮여있고 상기 소스 전극과 상기 드레인 전극은 상기 활성층으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판을 형성하는 단계; 및상기 기판 상에 다결정 내지 비정질의 산화티타늄을 이용하여 활성층을 형성 하는 단계를 포함하고,상기 활성층은 소정의 코팅 방법에 따라 산화티타늄의 산소 공핍을 조절하여 산소 공핍이 조절된 산화티타늄으로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제23 항에 있어서,상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 활성층 상에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 활성층으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제23 항에 있어서,상기 활성층 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 상기 활성층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제23 항에 있어서,상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 활성층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하 고, 상기 게이트 전극은 상기 활성층으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제23 항에 있어서,상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 일측과 타측 각각에 소정의 이격된 거리를 갖도록 상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 상기 활성층으로 덮여있는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제17 항에 있어서,상기 활성층은,상기 산화티타늄에 일정 비율로 산화물이나 금속을 혼합하는 불순물 도핑 방법을 통해 형성되는 n형 또는 p형 산화티타늄을 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제17 항에 있어서,상기 코팅 방법은, 스핀코팅, 딥 코팅, 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅(transfer printing), 셀프어셈블리 기법, 화학 증착법(chemical vapor deposition), 상온이나 고온 증착법, 열 및 전자 빔(E-beam) 증착, 스퍼터링, 원자 층 증착(atomic layer deposition), 및 PLD (Pulsed Laser Deposition) 등 중에 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제17 항에 있어서,상기 기판은 실리콘 기판, 반도체 기판, 유리 기판, 플라스틱 기판, 금속 호일, 직물, 종이, 및 나무 중에 어느 하나를 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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| KR1020090110180A KR100983544B1 (ko) | 2009-11-16 | 2009-11-16 | 산화티타늄을 활성층으로 갖는 박막 트랜지스터의 제조 방법 및 그 구조 |
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