KR100960926B1 - Method of manufacturing MOSFET device - Google Patents
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Abstract
본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성 영역을 한정하는 소자분리막이 구비된 실리콘기판 상에 절연막과 하드마스크막을 형성하는 단계와, 상기 하드마스크막과 절연막을 식각하여 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 노출된 실리콘기판을 식각하여 제1홈을 형성하는 단계와, 상기 제1홈 양측 벽에 희생 스페이서를 형성하는 단계와, 상기 제1홈 저면 아래의 실리콘기판 부분을 등방성 식각하여 상기 제1홈을 포함해서 하단부가 벌브 형상을 갖는 제2홈을 형성하는 단계와, 상기 제2홈을 포함한 실리콘기판에 SEG 공정을 수행하여 상기 벌브 형상의 제2홈 하단부 상에 실리콘에피층을 형성하는 단계 및 상기 실리콘에피층이 형성된 제2홈 상에 리세스 게이트를 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a MOSFET device. The disclosed method includes forming an insulating film and a hard mask film on a silicon substrate having an isolation layer defining an active region, and forming a mask pattern to expose the gate formation region by etching the hard mask film and the insulating film. Forming a first groove by etching the exposed silicon substrate, forming a sacrificial spacer on both side walls of the first groove, and isotropically etching a portion of the silicon substrate under the bottom of the first groove. Forming a second groove including the first groove having a lower end having a bulb shape, and performing a SEG process on the silicon substrate including the second groove to form a silicon epitaxial layer on the lower end of the bulb-shaped second groove. And forming a recess gate on the second groove in which the silicon epitaxial layer is formed.
Description
도 1는 종래 기술에 따른 리세스 게이트에서 혼이 발생된 도면.1 is a horn generated in the recess gate according to the prior art.
도 2는 종래 기술에 따른 리세스 게이트의 단면도.2 is a cross-sectional view of a recess gate according to the prior art.
도 3은 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 평면도.3 is a plan view illustrating a method of manufacturing a MOSFET device according to an embodiment of the present invention.
도 4a 내지 도 4f는 도 3의 X-X' 에 따른 공정별 단면도.4A to 4F are cross-sectional views of processes according to X ′ in FIG. 3.
도 5a 내지 도 5f는 도 3의 Y-Y'에 따른 공정별 단면도.5A to 5F are cross-sectional views of processes according to Y ′ in FIG. 3.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
400,500: 실리콘기판 402,502: 실리콘에피층400,500: silicon substrate 402,502: silicon epi layer
410,510: 소자분리막 420,520: 절연막410,510: device isolation film 420,520: insulation film
421: 희생 스페이서 R/G: 리세스 게이트421: sacrificial spacer R / G: recess gate
422,522: 게이트 절연막 424,524: 폴리실리콘막422,522 gate insulating film 424,524 polysilicon film
426,526: 게이트 금속막 428,528: 게이트 하드마스크막426,526: gate metal film 428,528: gate hardmask film
430, 530: 반사방지막 440,540: 메인 게이트430, 530:
450,550: 이웃 게이트 460,560: 패싱 게이트450,550: Neighbor Gate 460,560: Passing Gate
H1: 제1홈 H2: 제홈H1: First groove H2: First groove
M: 마스크패턴 PR: 감광막패턴M: mask pattern PR: photoresist pattern
본 발명은 모스펫 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 신뢰성 있는 리세스 게이트를 형성할 수 있는 모스펫 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly, to a method for manufacturing a MOSFET device capable of forming a reliable recess gate.
최근, 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.Recently, as the design rule of the semiconductor device being developed is reduced, the channel length of the transistor is correspondingly reduced. As a result, in realizing the threshold voltage (Vt) target required by a specific device, the conventional planar transistor structure in terms of process and device is facing its limitations.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 게이트(Gate)를 갖는 모스펫 소자, 즉, 반도체 기판을 식각해서 유(U) 형상의 홈을 형성하거나, 또는, 벌브(bulb) 형상의 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 리세스 게이트 구조의 모스펫 소자에 대한 연구가 활발히 진행되고 있다. Accordingly, in order to overcome the above problems, a MOSFET device having a gate having a three-dimensional structure, that is, a semiconductor substrate is etched to form a U-shaped groove, or a bulb After forming the grooves, research on the MOSFET device having a recess gate structure in which a gate is formed on the grooves has been actively conducted.
상기와 같은 3차원 구조의 게이트는, 식각된 기판 부분, 즉, 유 또는 벌브 형상의 홈 부분을 채널 길이로 확보할 수 있기 때문에 전형적인 평면 구조의 게이트에 비해 유효채널길이(effective channel length)를 증가시킬 수 있어 실리콘기판의 도핑 농도를 더 줄일 수 있는 장점을 가지고 있다.The gate of the three-dimensional structure as described above increases the effective channel length compared to the gate of the typical planar structure because the etched substrate portion, that is, the groove portion having an oil or bulb shape can be secured as the channel length. It is possible to further reduce the doping concentration of the silicon substrate has the advantage.
한편, 종래에 따른 리세스 게이트의 형성방법은 공정특성상, 실리콘기판 부분을 식각하여 유 또는 벌브 형상의 홈을 형성할 때, 상기 홈의 측면 양끝단, 즉, 상기 소자분리막과 홈의 경계면에 실리콘기판이 식각되지 않음으로 인해서, 도 1에 서와 같이, 벌브 형상의 홈 양측 부분에는 뾰족한 형태의 실리콘 혼(Si Horn)이 발생하게 된다.On the other hand, according to the conventional method of forming a recess gate, when the silicon substrate portion is etched to form an oil or bulb-shaped groove, silicon is formed at both ends of the side surface of the groove, that is, at the interface between the device isolation layer and the groove. Since the substrate is not etched, as shown in FIG. 1, pointed silicon horns (Si Horn) are generated at both sides of the bulb-shaped groove.
이러한, 상기 혼은 모스펫 소자의 제조에 있어서 트랜지스터의 문턱전압(Vt)의 균일도(uniformity)를 열악하게 만들어 넷 다이(Net Die)와 관련해서 수익률의 감소를 발생시킨다.This horn makes the uniformity of the threshold voltage Vt of the transistor poor in the manufacture of the MOSFET device, resulting in a decrease in yield in relation to the net die.
한편, 반도체 소자의 고집적화에 따라 인접 게이트 간의 거리도 점점 감소되고 있는데, 도 2에 도시된 바와 같이, 벌브 형상의 홈(H)을 갖는 게이트(240,250)의 구조 적인 특징으로 인해 인접 게이트 간의 거리는 더욱 가까워지고 있는 실정이다.Meanwhile, the distance between adjacent gates is also gradually decreasing due to the high integration of semiconductor devices. As shown in FIG. 2, the distance between adjacent gates is further increased due to the structural characteristics of the
이처럼, 인접 게이트 간의 거리가 점점 감소하게 되면, 리세스 게이트는 그 구조 특징상 인접 게이트 간의 전기 차폐(electrical screening)가 없기 때문에 인접 게이트 간의 전계(Electrical Field)가 서로 상호작용하게 되면서 소자의 특성을 저하시키는 현상을 발생시킨다.As such, as the distance between adjacent gates decreases, the recess gate has no electrical screening between adjacent gates due to its structural characteristics, so that electric fields between adjacent gates interact with each other to improve device characteristics. A phenomenon of deterioration occurs.
구체적으로는, 실리콘기판(200)의 벌브 형상의 홈(H) 상에 형성되는 메인 게이트(main gate, 240)에 대하여 이웃 게이트(neighbor gate, 250)의 상태에 따라 변하는 이웃 게이트 효과(neighbor gate effect)가 발생하게 되는데, 이러한 이웃 게이트 효과는, 이웃 게이트(250)의 전압 상승에 따라 메인 게이트(240)가 영향을 받음으로써, 전위(potential)가 낮춰지게 되어 메인 게이트(240)의 문턱전압(Vt)이 감소되는 현상을 유발시킨다.Specifically, the neighbor gate effect that changes depending on the state of the
아울러, 소자분리막(210) 상에 형성되는 패싱 게이트(passing gate, 260)의 상태에 따라 메인 게이트(240)가 영향을 받는 패싱 게이트 효과(passing gate effect)가 발생하게 되는데, 이러한 상기 패싱 게이트 효과는, 패싱 게이트(132)의 전압 증가시 메인 게이트(240)가 영향을 받음으로써, 메인 게이트의 DIBL(Drain Induced Barrier Lowering) 증대 효과를 가져와 메인 게이트(240)의 문턱전압이 감소되는 현상을 유발시킨다.In addition, a passing gate effect is generated in which the
본 발명은 리세스 게이트 형성시 생성된 혼을 없앨 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다,An object of the present invention is to provide a method for manufacturing a MOSFET device that can eliminate the horn generated when forming the recess gate,
또한, 본 발명은 인접 게이트 간의 거리를 감소시켜 인접 게이트 간에 미치는 영향을 최소화시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a method for manufacturing a MOSFET device that can minimize the influence between adjacent gates by reducing the distance between adjacent gates.
본 발명은, 활성 영역을 한정하는 소자분리막이 구비된 실리콘기판 상에 절연막과 하드마스크막을 형성하는 단계; 상기 하드마스크막과 절연막을 식각하여 실리콘기판의 게이트 형성 영역을 노출시키는 단계; 상기 노출된 실리콘기판을 식각하여 제1홈을 형성하는 단계; 상기 하드마스크막을 제거하는 단계; 상기 제1홈 양측 벽에 희생 스페이서를 형성하는 단계; 상기 제1홈 저면 아래의 실리콘기판 부분을 등방성 식각하여 상기 제1홈을 포함해서 하단부가 벌브 형상을 갖는 제2홈을 형성하는 단계; 상기 제2홈을 포함한 실리콘기판에 SEG 공정을 수행하여 상기 벌브 형상의 제2홈 하단부 상에 실리콘에피층을 형성하는 단계; 및 상기 실리콘에피층이 형성된 제2홈에서 어느 하나의 제2홈 상에 메인 게이트가 배치되고, 상기 메인 게이트에 인접하는 제2홈 상에 이웃 게이트가 배치되고, 상기 소자분리막 상에 패싱 게이트가 배치되는 리세스 게이트를 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.The present invention includes forming an insulating film and a hard mask film on a silicon substrate having a device isolation film defining an active region; Etching the hard mask layer and the insulating layer to expose a gate formation region of a silicon substrate; Etching the exposed silicon substrate to form a first groove; Removing the hard mask layer; Forming a sacrificial spacer on both side walls of the first groove; Isotropically etching the silicon substrate portion below the bottom of the first groove to form a second groove including the first groove and having a bulb shape at a lower end thereof; Performing a SEG process on the silicon substrate including the second groove to form a silicon epitaxial layer on the lower end of the second groove having a bulb shape; And a main gate is disposed on any one second groove in the second groove in which the silicon epitaxial layer is formed, a neighbor gate is disposed on a second groove adjacent to the main gate, and a passing gate is formed on the device isolation layer. It provides a method for manufacturing a MOSFET device comprising a; forming a recess gate disposed.
여기서, 상기 절연막은 100∼500Å 두께로 형성하는 것을 포함한다.Here, the insulating film includes a thickness of 100 to 500 Å.
상기 하드마스크막은 비정질 탄소막 또는 폴리실리콘막으로 형성하는 것을 포함한다.The hard mask film may be formed of an amorphous carbon film or a polysilicon film.
상기 하드마스크막은 500∼3000Å 두께로 형성하는 것을 포함한다.The hard mask film includes a thickness of 500 to 3000 GPa.
상기 활성 영역을 한정하는 소자분리막이 구비된 실리콘기판 상에 절연막과 하드마스크막을 형성하는 단계 후, 상기 하드마스크막과 절연막을 식각하여 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계 전, 상기 하드마스크막 상에 반사방지막을 형성하는 단계;를 더 포함한다.After forming an insulating film and a hard mask film on the silicon substrate having the device isolation film defining the active region, before the hard mask film and the insulating film to form a mask pattern to expose the gate formation region, the hard mask Forming an anti-reflection film on the mask film;
상기 반사방지막은 실리콘산화막으로 사용하여 100∼1000Å 두께로 형성하는 것을 포함한다.The anti-reflection film includes a silicon oxide film formed to a thickness of 100 ~ 1000Å.
상기 희생 스페이서는 절연막으로 사용하여 10∼100Å 두께로 형성하는 것을 포함한다.The sacrificial spacers may be formed to have a thickness of 10 to 100 microns by using the insulating film.
상기 실리콘에피층은 50∼500Å 두께로 형성하는 것을 포함한다.The silicon epitaxial layer includes forming a thickness of 50 to 500 kPa.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 하단부가 벌브 형상인 홈을 갖는 실리콘기판에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하, "SEG"라 칭함) 공정을 수행하여 벌브(bulb) 형상의 홈 하단부 상에 실리콘에피층을 형성하는 것을 특징으로 한다.First, the technical principle of the present invention, the present invention is a bulb by performing a selective epitaxial growth (hereinafter referred to as "SEG") process for a silicon substrate having a groove having a lower end of the bulb shape The silicon epitaxial layer is formed on the lower end of the groove.
이처럼, 상기 SEG 공정으로 인해 형성된 실리콘에피층으로 인해 벌브 형상의 홈 하단부를 유(U) 형상으로 변형시킴으로써, 이를 통해, 벌브 형상의 홈 형성을 위한 식각 공정시 생성된 혼(horn)을 없앨 수 있다.As such, the lower end of the bulb-shaped groove may be changed into a U shape due to the silicon epi layer formed by the SEG process, thereby eliminating a horn generated during the etching process for forming the bulb-shaped groove. have.
구체적으로, 하단부가 벌브 형상인 홈을 갖는 실리콘기판에 SEG 공정을 수행하게 되면, 벌브 형상의 홈 하단부에서 선택적으로 실리콘이 성장하게 되어, 이로 인해, 벌브 형상인 홈이 유 형상으로 변형하게 되면서 벌브 형상의 홈 부분에 생성된 혼이 사라지게 된다.Specifically, when the SEG process is performed on the silicon substrate having the groove having the lower end of the bulb shape, the silicon is selectively grown at the lower end of the bulb-shaped groove, whereby the bulb having the bulb shape is deformed into the oil shape. The horn created in the groove portion of the shape disappears.
또한, 상기 SEG 공정으로 인해 형성된 실리콘에피층으로 인해 홈의 하단부가 벌브 형상이 아닌 유 형상과 유사한 형태로 형성하게 되면서, 상기 유 형상의 홈 상에 형성되는 게이트들 간의 거리는 벌브 형상의 홈 상에 형성되는 게이트들 간에 거리에 비해 증가하게 된다.In addition, the silicon epitaxial layer formed by the SEG process causes the lower end of the groove to be formed in a shape similar to an oil shape instead of a bulb shape, and the distance between gates formed on the oil groove is formed on the bulb shape groove. It is increased relative to the distance between the gates formed.
자세하게는, 도 4a 내지 4f 및 도 5a 내지 도 5f를 참조하여 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하도록 한다.In detail, a method of manufacturing a MOSFET device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 4F and FIGS. 5A to 5F.
도 4a 내지 도 4f는 도 3의 X-X' 에 따른 공정별 단면도이며, 도 5a 내지 도 5f는 도 3의 Y-Y'에 따른 공정별 단면도이다.4A to 4F are cross-sectional views of processes according to X-X 'of FIG. 3, and FIGS. 5A to 5F are cross-sectional views of processes according to Y-Y' of FIG.
도 4a 및 도 5a를 참조하면, 소자분리 영역 및 활성 영역으로 구획된 실리콘 기판(400,500)의 소자분리막 영역을 식각하여 트렌치(T)를 형성한 후, 상기 트렌치(T) 내에 소자분리막용 절연막으로 SOD(Spin-On Dielectric) 절연막과 HDP(High Density Plasma) 절연막을 차례로 매립하여 활성 영역을 한정하는 소자분리막(410,510)을 형성한다.Referring to FIGS. 4A and 5A, a trench T is formed by etching a device isolation layer region of a
그런다음, 상기 소자분리막(410,510)이 형성된 실리콘기판(400,500) 상에 100∼500Å 두께로 절연막(420,520)을 형성한 후, 상기 절연막(420,520) 상에 500∼3000Å 두께로 하드마스크막(424,524)을 형성한다.Thereafter,
이때, 상기 하드마스크막(424,524)은 비정질 탄소막 또는 폴리실리콘막으로 형성한다.In this case, the
다음으로, 상기 하드마스크막(424,524) 상에 실리콘산화막으로 사용하여 100∼1000Å 두께로 반사방지막(430,530)을 형성한 후, 상기 반사방지막(430,530) 상에 게이트 형성 영역을 노출시키는 감광막패턴(PR)을 형성한다.Next, the
도 4b 및 도 5b를 참조하면, 상기 감광막패턴(PR)을 식각마스크로 이용해서 상기 반사방지막(430,530)과 하드마스크막(424,524) 및 절연막(420,520)을 식각하여 게이트 형성 영역의 실리콘기판 부분을 노출시킨다.4B and 5B, the
그런다음, 상기 감광막패턴이 제거된 상태에서 상기 노출된 실리콘기판(400,500)을 식각하여 제1홈(H1)을 형성한다.Then, the exposed
이때, 상기 제1홈(H1)을 형성하기 위한 식각 공정시 소자분리막(410,510) 부분이 일부 소실된다.In this case, portions of the device isolation layers 410 and 510 are partially lost during the etching process for forming the first groove H1.
도 4c 및 5c를 참조하면, 상기 반사방지막과 하드마스크막이 제거된 상태에 서 상기 제1홈(H1)을 포함한 실리콘기판의 전면 상에 희생 스페이서용 절연막을 증착한 후, 상기 희생 스페이서용 절연막을 식각하여 상기 제1홈(H1) 양측 벽에 10∼100Å 두께를 갖는 희생 스페이서(421,521)를 형성한다.4C and 5C, the sacrificial spacer insulating film is deposited on the entire surface of the silicon substrate including the first groove H1 in a state where the anti-reflection film and the hard mask film are removed, and then the insulating spacer insulating film is removed. Etching forms
도 4d 및 도 5d를 참조하면, 상기 희생 스페이서(421,521)를 식각마스크로 이용해서 상기 제1홈(H1) 저면 아래의 실리콘기판(400,500) 부분을 등방성 식각하여 상기 제1홈을 포함해서 하단부가 벌브 형상을 갖는 제2홈(H2)을 형성한다.Referring to FIGS. 4D and 5D, by using the
이때, 상기 제2홈(H)의 벌브 형상 부분에 실리콘 혼이 발생하게 된다.At this time, the silicon horn is generated in the bulb-shaped portion of the second groove (H).
도 4e 및 도 5e를 참조하면, 상기 제2홈(H2)을 포함한 실리콘기판(400,500)에 SEG 공정을 수행하여 상기 벌브 형상의 제2홈(H2) 하단부 상에 50∼500Å 두께로 실리콘에피층(402,502)을 형성한다.4E and 5E, a silicon epitaxial layer having a thickness of 50˜500 μs on a lower end of the bulb-shaped second groove H2 by performing a SEG process on the
이처럼, 상기 SEG 공정시 벌브 형상의 제2홈(H2) 하단부에서 실리콘막이 성장하게 되면서 형성되는 실리콘에피층(402,502)으로 인해 벌브 형상인 제2홈(H) 하단부에 생성된 혼을 없앨 수 있게 된다.As such, the silicon epitaxial layers 402 and 502 formed as the silicon film grows at the lower end of the bulb-shaped second groove H2 during the SEG process may remove the horn generated at the lower end of the bulb-shaped second groove H. do.
따라서, 본 발명은 SEG 공정을 통해 홈 형성시 생성된 혼을 없앰으로써, 이에 따라, 트랜지스터의 문턱전압(Vt) 균일도(uniformity)를 향상시킬 수 있게 된다.Accordingly, the present invention eliminates the horn generated when the groove is formed through the SEG process, thereby improving the uniformity of the threshold voltage Vt of the transistor.
도 4f 및 도 5f를 참조하면, 상기 희생 스페이서가 제거된 상태에서 상기 실리콘에피층(402,502)이 형성된 제2홈(H2)을 포함한 실리콘기판(400,500) 상에 게이트 절연막(432,532)과 폴리실리콘막(434,534) 및 게이트 금속막(436,536), 그리고 게이트 하드마스크막(438,538)을 차례로 증착한 후, 상기 게이트 하드마스크 막(438,538)과 게이트 금속막(436,536) 및 폴리실리콘막(434,534)을 식각하여 상기 제2홈(H2)을 포함한 게이트 형성 영역의 실리콘기판(400,500) 상에 리세스 게이트, 바람직하게는, 어느 하나의 제2홈(H2) 상에 메인 게이트(440,540)가 배치되고, 상기 메인 게이트(440,540)에 인접하는 제2홈(H) 상에 이웃 게이트(450)가 배치되고, 상기 소자분리막(420,520) 상에 패싱 게이트(460,560)가 배치되는 리세스 게이트(R/G)를 형성한다.4F and 5F, the
여기서, 상기 SEG 공정으로 인해 제2홈(H)의 하단부에 실리콘에피층(402,502)이 형성함에 따라, 도 4f에 도시된 바와 같이, 제2홈의 하단부가 벌브 형상이 아닌 유 형상과 유사한 형태로 형성하게 되면서, 상기 제2홈(H2) 상에 형성된 게이트(440,450)들 간의 거리(C)와, 상기 제2홈(H2) 상에 형성된 게이트(440,450)와 상기 소자분리막(410) 상에 형성된 게이트(460) 간의 거리(D)는 종래의 벌브 형상의 홈 상에 형성된 게이트들 간의 거리와 종래의 벌브 형상의 홈 상에 형성된 게이트와 소자분리막 상에 형성된 게이트 간의 거리에 비해 증가하게 된다. Here, as the silicon epitaxial layers 402 and 502 are formed at the lower end of the second groove H due to the SEG process, as shown in FIG. 4F, the lower end of the second groove is similar to the oil shape instead of the bulb shape. And a distance C between the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture a MOSFET device according to an exemplary embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
본 발명은 하단부가 벌브 형상인 홈을 갖는 실리콘기판에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 벌브(bulb) 형상의 홈 하단부 상에 실리콘에피층을 형성함으로써, 벌브 형상의 홈 형성을 위한 식각 공정시 생성된 혼(horn)을 없앨 수 있다.The present invention performs a selective epitaxial growth (SEG) process on a silicon substrate having a groove having a lower end of the bulb shape to form a silicon epitaxial layer on the lower end of the bulb-shaped groove. It is possible to eliminate the horns generated during the etching process for forming the grooves.
따라서, 본 발명은 SEG 공정을 통해 홈 형성시 생성된 혼을 없앰으로써, 이에 따라, 트랜지스터의 문턱전압(Vt) 균일도(uniformity)를 향상시킬 수 있게 된다.Accordingly, the present invention eliminates the horn generated when the groove is formed through the SEG process, thereby improving the uniformity of the threshold voltage Vt of the transistor.
또한, 본 발명은 상기 SEG 공정에 의해 형성된 실리콘에피층으로 인해 홈 상에 형성되는 게이트들 간의 거리와, 상기 홈 상에 형성된 게이트와 상기 소자분리막 상에 형성된 게이트 간의 거리는 종래의 벌브 형상의 홈 상에 형성된 게이트들 간의 거리와 종래의 벌브 형상의 홈 상에 형성된 게이트와 소자분리막 상에 형성된 게이트 간의 거리에 비해 증가하게 된다. In addition, the present invention is the distance between the gates formed on the grooves due to the silicon epi layer formed by the SEG process, and the distance between the gate formed on the grooves and the gate formed on the device isolation film is a conventional bulb-shaped groove The distance between the gates formed in the gate and the gate formed on the conventional bulb-shaped groove and the gate formed on the device isolation film is increased.
따라서, 본 발명은 인접 게이트 간의 거리를 증가시킴에 따라 셀(cell)의 문턱전압(Vt)이 감소 현상을 억제시킬 수 있고, 그래서, 트랜지스터의 오프 전류(off current) 특성을 개선시킬 수 있다.Accordingly, the present invention can suppress the decrease in the threshold voltage Vt of the cell as the distance between adjacent gates increases, and thus, the off current characteristic of the transistor can be improved.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031876A KR100960926B1 (en) | 2007-03-30 | 2007-03-30 | Method of manufacturing MOSFET device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031876A KR100960926B1 (en) | 2007-03-30 | 2007-03-30 | Method of manufacturing MOSFET device |
Publications (2)
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|---|---|
| KR20080088952A KR20080088952A (en) | 2008-10-06 |
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Family
ID=40150905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020070031876A KR100960926B1 (en) | 2007-03-30 | 2007-03-30 | Method of manufacturing MOSFET device |
Country Status (1)
| Country | Link |
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| KR (1) | KR100960926B1 (en) |
-
2007
- 2007-03-30 KR KR1020070031876A patent/KR100960926B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080088952A (en) | 2008-10-06 |
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