KR20090003726A - Soi device and method for fabricating the same - Google Patents
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- 238000000034 method Methods 0.000 title claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 111
- 239000010703 silicon Substances 0.000 claims abstract description 111
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 110
- 125000006850 spacer group Chemical group 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
Description
도 1은 종래 기술에 따른 SOI 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a SOI device according to the prior art.
도 2는 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining an SOI device according to an embodiment of the present invention.
도 3a 내지 3g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3G are cross-sectional views of processes for explaining a method of manufacturing an SOI device according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 실리콘 기판 202 : 매몰 산화막200
204 : 실리콘층 206 : 절연막204
H : 홈 208 : 절연막 스페이서H: groove 208: insulating film spacer
210 : 실리콘 에피층 212 : 게이트 절연막210: silicon epi layer 212: gate insulating film
214 : 게이트 도전막 216 : 게이트214: gate conductive film 216: gate
218 : 스페이서 220 : 접합 영역218: spacer 220: junction area
본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.The present invention relates to an SOI device and a method for manufacturing the same, and more particularly, to an SOI device and a method for manufacturing the same, which can improve device characteristics by improving a GIDL phenomenon.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소할수록 셀의 문턱전압(Vt) 타켓(target)을 마추기 위해 셀의 문턱전압 이온주입의 도우즈(dose)량을 증가시키고 있는 추세이다. As the design rules of MOSFETs, which are being developed recently, have decreased, the dose of the cell's threshold voltage ion implantation has been increasing to meet the cell's threshold voltage (Vt) target.
하지만, 이러한 현상은 소자가 고집적화가 되어감에 따라 셀의 누설전류(leakge current) 증가 및 문턱전압이 급격히 낮아지는, 이른바 단채널효과(short channel effect)의 원인이 되며, 또한, 전기장(Electron Field) 증가에 따른 접합 누설전류 증가 현상을 발생시켜 소자의 리프레쉬(Refresh) 특성을 열화시키게 된다.However, this phenomenon causes a so-called short channel effect in which the leakage current of the cell and the threshold voltage are drastically lowered as the device becomes more integrated, and also, the electric field (Electron Field) This increases the junction leakage current with the increase of) and deteriorates the refresh characteristics of the device.
한편, 최근에는 반도체 소자의 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 예컨대, 상기 단채널효과를 개선하기 위한 방법들 중의 하나로서, SOI(Silicon On Insulator) 트랜지스터를 적용하고 있다.Recently, various techniques for preventing a problem of deterioration of electrical characteristics of a device due to high integration of semiconductor devices have been proposed. For example, as one of methods for improving the short channel effect, a silicon on insulator (SOI) transistor is proposed. Is applied.
이하에서는, 도 1을 참조하여 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.Hereinafter, the SOI device according to the related art will be briefly described with reference to FIG. 1.
도시된 바와 같이, SOI 소자는 소자 전체를 지지하는 실리콘 기판(100), 게이트(112)가 형성되는 실리콘층(104) 및 상기 실리콘 기판(100)과 실리콘층(104) 사이에 형성된 매몰 산화막(102)으로 이루어지는 SOI 기판 상에 형성된다. 상기 SOI 기판 상에는 게이트 절연막(106)과 게이트 도전막(108) 및 하드마스크막(도시 안됨)으로 이루어진 게이트(110)가 형성되며, 상기 게이트(110) 양측 실리콘층(104) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역 영역(114)이 형성된다. 그리고, 상기 게이트(110)의 양측벽에는 스페이서(112)가 형성된다.As illustrated, the SOI device includes a
이와 같은 SOI 소자는 트랜지스터의 유효 채널 길이(Effective Channel Length)를 증가시켜 상기 단채널효과를 개선할 수 있으며, 또한, 소오스 영역 및 드레인 영역 간의 간섭이 일어나는 DIBL 현상을 최소화시킨다. 또한, 상기 SOI 소자는 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 가지고 있다.Such an SOI device can improve the short channel effect by increasing the effective channel length of the transistor, and also minimizes the DIBL phenomenon in which interference between the source region and the drain region occurs. In addition, the SOI device has advantages such as high speed due to small junction capacitance, low voltage due to low threshold voltage, and elimination of latch-up due to complete device separation.
그러나, 전술한 종래 기술의 경우에는 상기 실리콘 기판(100) 상에 상기 실리콘층(104)이 플로팅(Floating)됨으로써 트랜지스터의 동작시 발생되는 핫 캐리어로 인하여 문턱 전압의 변동이 유발되며, 이로 인해, 트랜지스터 특성이 저하된다.However, in the above-described prior art, the
또한, 트랜지스터의 마진과 성능을 개선하기 위해 상기 게이트 절연막(106)을 얇게 형성하고 있으나, 이 경우에, 상기 게이트(110)와 접합 영역(114)이 오버랩(Overlap)되는 부분(A)에서 GIDL 현상이 발생하여 소자 특성을 열화시킨다.In addition, in order to improve the margin and performance of the transistor, the
본 발명은, 소자의 트랜지스터 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.The present invention provides an SOI device and a method of manufacturing the same, which can improve transistor characteristics of the device.
또한, 본 발명은 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a SOI device and a method of manufacturing the same, which can improve device characteristics by improving a gate induced drain leakage (GIDL) phenomenon.
본 발명의 실시예에 따른 SOI(Silicon On Insulator) 소자는, 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어지며, 상기 실리콘층과 매몰 산화막이 식각되어 상기 실리콘 기판을 노출시키는 홈이 구비된 SOI 기판; 상기 SOI 기판의 상기 실리콘층 상면에 형성된 절연막; 상기 홈의 저면 양측 모서리 부분에 형성된 절연막 스페이서; 상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 형성된 도전층; 상기 도전층을 포함한 홈 및 절연막 상에 형성된 게이트; 및 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;을 포함하는 것을 특징으로 한다.In an embodiment, a silicon on insulator (SOI) device includes a silicon substrate, a buried oxide film formed on the silicon substrate, and a silicon layer formed on the buried oxide film, wherein the silicon layer and the buried oxide film are etched to An SOI substrate with grooves exposing the silicon substrate; An insulating film formed on an upper surface of the silicon layer of the SOI substrate; An insulating film spacer formed at both edges of the bottom of the groove; A conductive layer having a thickness smaller than that of the silicon layer in the groove including the insulating film spacer; A gate formed on the groove and the insulating layer including the conductive layer; And a junction region formed in the silicon layers on both sides of the gate.
여기서, 상기 절연막은 산화막으로 이루어진다.Here, the insulating film is made of an oxide film.
상기 절연막은 50∼500Å의 두께를 갖는다.The insulating film has a thickness of 50 to 500 kPa.
상기 절연막 스페이서는 질화막으로 이루어진다.The insulating film spacer is formed of a nitride film.
상기 절연막 스페이서는 상기 매몰 산화막보다 50∼100Å만큼 더 높게 위치한다.The insulating film spacer is positioned higher by 50 to 100 GPa than the buried oxide film.
상기 도전층은 실리콘 에피층으로 이루어진다.The conductive layer is made of a silicon epi layer.
상기 도전층은 상기 홈 내에서 절연막 스페이서보다 높은 높이로 형성된다.The conductive layer is formed at a height higher than that of the insulating film spacer in the groove.
상기 도전층은 상기 절연막 스페이서보다 50∼500Å 만큼 높은 높이로 형성된다.The conductive layer is formed at a height higher by 50 to 500 GPa than the insulating film spacer.
상기 게이트의 양측벽에 형성된 스페이서를 더 포함한다.It further includes a spacer formed on both side walls of the gate.
또한, 본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어진 SOI 기판 상에 절연막을 형성하는 단계; 상기 절연막과 실리콘층 및 매몰 산화막을 식각하여 상기 실리콘 기판을 노출시키는 홈을 형성하는 단계; 상기 홈의 저면 양측 모서리 부분에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 도전층을 형성하는 단계; 상기 도전층을 포함한 홈 및 절연막 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 실리콘층 내에 접합 영역을 형성하는 단계;을 포함하는 것을 특징으로 한다.In addition, a method of manufacturing an SOI device according to an embodiment of the present invention includes forming an insulating film on an SOI substrate including a silicon substrate, an buried oxide film formed on the silicon substrate, and a silicon layer formed on the buried oxide film; Etching the insulating film, the silicon layer, and the buried oxide film to form a groove exposing the silicon substrate; Forming insulating film spacers at both edges of the bottom of the groove; Forming a conductive layer having a thickness smaller than that of the silicon layer in the groove including the insulating film spacer; Forming a gate on the groove and the insulating layer including the conductive layer; And forming a junction region in the silicon layers on both sides of the gate.
여기서, 상기 절연막은 산화막으로 형성한다.Here, the insulating film is formed of an oxide film.
상기 절연막은 50∼500Å의 두께로 형성한다.The insulating film is formed to a thickness of 50 to 500 GPa.
상기 절연막 스페이서는 질화막으로 형성한다.The insulating film spacer is formed of a nitride film.
상기 홈의 저면 양측에 절연막 스페이서를 형성하는 단계는, 상기 홈을 포함한 SOI 기판의 표면에 질화막을 증착하는 단계; 및 상기 질화막이 상기 홈의 저면 양측 모서리 부분에서 상기 매몰 산화막보다 50∼100Å 만큼 높은 높이를 갖는 스페이서 형태로 잔류되도록 상기 질화막을 건식 식각하는 단계;를 포함한다.Forming an insulating film spacer on both sides of the bottom of the groove, the step of depositing a nitride film on the surface of the SOI substrate including the groove; And dry etching the nitride film so that the nitride film remains in the form of a spacer having a height higher by 50 to 100 μm than the buried oxide film at both corners of the bottom of the groove.
상기 도전층은 실리콘 에피층으로 형성한다.The conductive layer is formed of a silicon epi layer.
상기 도전층을 형성하는 단계는, 상기 홈 저면의 실리콘 기판 부분으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정을 통해 실리콘 에피층을 성장시키는 단계; 및 상기 실리콘 에피층을 에치백하여 상기 홈 내에 상기 절연막 스페이서보다 높은 높이를 갖는 도전층을 형성하는 단계;를 포함한다.The forming of the conductive layer may include: growing a silicon epitaxial layer through a selective epitaxial growth (SEG) process from a portion of the silicon substrate on the bottom of the groove; And etching back the silicon epitaxial layer to form a conductive layer having a height higher than that of the insulating film spacer in the groove.
상기 도전층은 상기 절연막 스페이서보다 50∼500Å 만큼 높은 높이를 갖도록 형성한다.The conductive layer is formed to have a height higher by 50 to 500 GPa than the insulating film spacer.
상기 게이트를 형성하는 단계 후, 그리고, 상기 접합 영역을 형성하는 단계 전, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.And forming spacers on both sidewalls of the gate after forming the gate and before forming the junction region.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은, 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판 내에 소자분리막을 형성하고, 웰 이온주입 공정을 수행한 후에, 상기 실리콘층 상에 절연막을 형성한다. 이어서, 상기 절연막과 실리콘층 및 매몰 산화막을 리세스하여 홈을 형성하고, 상기 홈의 저면으로부터 실리콘 에피층을 성장시킨 다음, 상기 실리콘 에피층을 포함한 홈 상에 게이트를 형성한다.According to the present invention, an isolation layer is formed in an SOI substrate having a stacked structure of a silicon substrate, an buried oxide film, and a silicon layer, and an insulating film is formed on the silicon layer after a well ion implantation process. Subsequently, the insulating layer, the silicon layer, and the buried oxide film are recessed to form a groove, a silicon epitaxial layer is grown from the bottom of the groove, and a gate is formed on the groove including the silicon epitaxial layer.
이때, 상기 홈 저면의 양측 모서리 부분에는 상기 매몰 산화막보다 두꺼운 두께를 갖는 절연막 스페이서가 형성되며, 상기 절연막 스페이서의 상부에서 상기 실리콘 에피층과 실리콘층이 콘택된다.In this case, an insulating film spacer having a thickness thicker than the buried oxide film is formed at both corners of the bottom of the groove, and the silicon epi layer and the silicon layer are contacted on the insulating film spacer.
이렇게 하면, 본 발명은, 상기 실리콘층이 플로팅(Floating)되는 것을 방지하고, 상기 게이트 하부의 채널 영역에 형성된 실리콘 에피층에 바이어스 파워(Bias Power)를 인가하여 외부에서 용이하게 제어할 수 있으며, 이를 통해, 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다.In this case, the present invention can prevent the silicon layer from floating and can be easily controlled from the outside by applying a bias power to the silicon epi layer formed in the channel region under the gate. Through this, it is possible to suppress the variation of the threshold voltage to improve the characteristics of the transistor.
또한, 본 발명은 상기 게이트의 양측 실리콘층 내에 형성되는 소오스 영역 및 드레인 영역과 상기 게이트가 오버랩되는 부분의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 개선할 수 있다.In addition, the present invention can increase the thickness of the insulating layer between the source region and the drain region formed in the silicon layer on both sides of the gate and the overlapping portion of the gate, thereby improving GIDL (Gate Induced Drain Leakage) occurring in the portion. The device characteristics can be improved.
도 2는 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view for describing an SOI device according to an exemplary embodiment of the present invention.
도시된 바와 같이, 소자 전체를 지지하는 실리콘 기판(200), 상기 실리콘 기판(200) 상에 형성된 매몰 산화막(202), 상기 매몰 산화막(202) 상에 형성된 실리콘층(204)으로 이루어진 SOI 기판의 상기 실리콘층(204) 상에 절연막(206)이 형성된다. 이어서, 상기 절연막(206)과 실리콘층(204) 및 매몰 산화막(202)이 식각되어 상기 실리콘 기판(200)을 노출시키는 홈(H)이 형성된다. As shown, the SOI substrate is composed of a
상기 절연막(206)은 산화막으로 이루어지며, 상기 절연막(206)과 매몰 산화막(202)은 각각 50∼500Å 정도의 두께를 갖는다. 상기 실리콘층(204)은 200∼2000Å 정도의 두께를 갖는다. The
계속해서, 상기 홈(H)의 저면 양측 모서리 부분에 질화막으로 이루어진 절연막 스페이서(208)가 형성되며, 상기 절연막 스페이서(208)를 포함한 홈(H)의 저면에 상기 실리콘층(204)보다 얕은 두께로 실리콘 에피층(210)이 형성된다. 상기 절연막 스페이서(208)는 상기 매몰 산화막(202)보다 50∼100Å 정도만큼 더 높은 높이를 가지며, 상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)보다 50∼500Å 정도만큼 더 높은 높이를 갖는다. 그리고, 상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)의 상부에서 상기 실리콘층(204)과 서로 콘택된다.Subsequently, an insulating
다음으로, 상기 실리콘층(204) 및 실리콘 에피층(210) 상에 게이트 절연 막(212)과 게이트 도전막(214) 및 하드마스크막(도시안됨)으로 이루어진 게이트(216)가 형성된다. 그리고 나서, 상기 게이트(216) 양측의 실리콘층(204) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역(220)이 형성되며, 상기 게이트(216)의 양측벽에 100∼500Å 정도 두께의 스페이서(218)가 형성된다.Next, a
전술한 본 발명은 상기 실리콘 에피층(210)에 바이어스 파워를 인가하여 외부에서 용이하게 제어할 수 있으므로 상기 실리콘층(204)이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작시 발생되는 핫 캐리어로 인해 발생되는 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다. Since the present invention described above can be easily controlled from the outside by applying a bias power to the
또한, 본 발명은 상기 게이트(216)의 양측 실리콘층(204) 내에 형성되는 접합 영역(220)과 상기 게이트(216)가 오버랩되는 부분에 형성된 절연막(206)과 게이트 절연막(212)으로 인해 상기 부분에서의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL 현상을 개선하여 SOI 소자의 특성을 개선할 수 있다.In addition, according to the present invention, the
도 3a 내지 3g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3G are cross-sectional views of processes for describing a method of manufacturing an SOI device according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 소자 전체를 지지하는 실리콘 기판(200) 상에 매몰 산화막(202)을 형성한 후, 상기 매몰 산화막(202) 상에 실리콘층(204)을 형성하여 상기 실리콘 기판(200)과 매몰 산화막(202) 및 실리콘층(204)으로 이루어진 SOI 기판을 형성한다. 상기 매몰 산화막(202)은 50∼500Å 정도의 두께로 형성한다. 그리고, 상기 실리콘층(204)은 200∼2000Å 정도의 두께로 형성한다. 그런 다음, 소자분리막(도시안됨)을 형성하고, 웰(Well) 형성용 이온주입 공정을 수행한다.Referring to FIG. 3A, after the buried
도 3b를 참조하면, 상기 SOI 기판의 실리콘층(204) 상에 절연막(206)을 형성한다. 상기 절연막(206)은 산화막으로 이루어지고 50∼500Å 정도의 두께로 형성한다.Referring to FIG. 3B, an insulating
도 3c를 참조하면, 상기 절연막(206)과 실리콘층(204) 및 매몰 산화막(202)을 식각하여 상기 실리콘 기판(200)을 노출시키는 홈(H)을 형성한다. 상기 홈(H)은 상기 SOI 기판의 게이트 영역에 형성한다.Referring to FIG. 3C, the insulating
도 3d를 참조하면, 상기 홈(H)을 포함한 절연막(206) 상에 질화막을 증착한 후, 상기 홈(H)의 저면 양측 모서리 부분에서 상기 질화막이 스페이서 형태로 잔류되도록 질화막을 건식 식각하여 절연막 스페이서(208)를 형성한다. 이때, 상기 절연막 스페이서(208)은 상기 매몰 산화막(202)보다 50∼100Å 정도만큼 두꺼운 두께를 갖도록 형성한다.Referring to FIG. 3D, after the nitride film is deposited on the insulating
도 3e를 참조하면, 상기 홈(H) 저면의 실리콘 기판(200) 부분으로부터 상기 절연막 스페이서(208)를 덮도록 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정을 통해 실리콘 에피층(210)을 성장시킨다. 그런 다음, 상기 실리콘 에피층(210)이 상기 실리콘층(204)보다 얕은 두께로 잔류되도록 상기 실리콘 에피층(210)을 에치백(Etch Back)한다.Referring to FIG. 3E, the
상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)보다 50∼500Å 정도만큼 더 높은 높이를 갖도록 에치백되며, 상기 절연막 스페이서(208)의 상부에서 상기 실리콘층(204)과 서로 콘택되게 형성한다.The
도 3f를 참조하면, 상기 실리콘 에피층(210)을 포함한 SOI 기판의 결과물 상 에 20∼300Å 정도 두께의 게이트 절연막(212)을 형성한다. 그리고 나서, 상기 게이트 절연막(212) 상에 상기 홈(H)을 매립하도록 게이트 도전막(214)을 형성한 후, 상기 게이트 도전막 상에 하드마스크막(도시안됨)을 형성한다. 상기 게이트 절연막(212)은 산화막으로 형성하고, 상기 게이트 도전막(214)은 폴리실리콘막과 텅스텐실리사이드막의 적층막으로 형성하며, 상기 하드마스크막은 질화막으로 형성한다.Referring to FIG. 3F, a
이어서, 상기 하드마스크막과 게이트 도전막(214) 및 게이트 절연막(212)을 차례로 패터닝해서 상기 홈(H) 상에 게이트(216)를 형성한다. 다음으로, CMP(Chemical Mechanical Polishing) 공정을 통해 상기 게이트(216) 상부의 표면을 평탄화시킴이 바람직하다.Subsequently, the hard mask film, the gate
도 3g를 참조하면, 상기 게이트(216)를 포함한 SOI 기판 상에 스페이서용 절연막, 예컨데, 질화막, 또는, 산화막을 증착한다. 그런 다음, 상기 스페이서용 절연막을 식각하여 상기 게이트(216)의 양측벽에 100∼500Å 정도 두께의 스페이서(218)를 형성한다. 계속해서, 상기 스페이서(218)가 형성된 SOI 기판의 결과물에 대해 접합 영역 형성용 이온 주입 공정을 수행하여 상기 게이트(216) 양측의 실리콘층(204) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역(220)을 형성한다.Referring to FIG. 3G, an insulating film for a spacer, for example, a nitride film or an oxide film is deposited on an SOI substrate including the
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the SOI device according to the embodiment of the present invention.
본 발명은 소오스 영역 및 드레인 영역 하부에 절연막이 존재하므로, 상기 소오스 영역 및 드레인 영역을 형성하기 위한 이온 주입 공정시 도우즈가 증가하더 라도 모스펫 소자의 마진이 감소하지 않으므로 커런트(Current) 특성을 개선할 수 있다. According to the present invention, since an insulating film exists under the source region and the drain region, even if the dose is increased during the ion implantation process for forming the source region and the drain region, the margin of the MOSFET device does not decrease, thereby improving the current characteristics. can do.
또한, 본 발명은 상기 모스펫 소자의 마진을 증가시키기 위한 할로우(Halo) 이온 주입 공정을 생략할 수 있으므로, 접합(Junction) BV(Breakdown Voltage) 특성을 개선할 수 있다.In addition, the present invention can omit the hollow ion implantation process for increasing the margin of the MOSFET device, it is possible to improve the junction (Breakdown Voltage) characteristics.
게다가, 본 발명은 상기 실리콘 에피층에 바이어스 파워를 인가하여 외부에서 용이하게 제어할 수 있으므로 상기 실리콘층이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작시 발생되는 핫 캐리어로 인해 발생되는 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다. In addition, the present invention can be easily controlled from the outside by applying a bias power to the silicon epitaxial layer to prevent the silicon layer from floating, thereby, due to the hot carrier generated during operation of the transistor The characteristics of the transistor can be improved by suppressing the variation of the threshold voltage.
아울러, 본 발명은 상기 게이트의 양측 실리콘층 내에 형성되는 소오스 영역 및 드레인 영역과 상기 게이트가 오버랩되는 부분에 형성된 상부 절연막과 게이트 절연막을 형성하여 상기 부분에서의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL 현상을 개선하여 SOI 소자의 특성을 개선할 수 있다.In addition, since the upper insulating film and the gate insulating film formed in the source region and the drain region formed in the silicon layer on both sides of the gate and the overlapping portion of the gate can be formed to increase the thickness of the insulating film in the portion, It is possible to improve the characteristics of the SOI device by improving the GIDL phenomenon generated in the.
따라서, 본 발명은 결론적으로, 기존의 SOI 소자의 장점을 그대로 얻을 수 있을 뿐 아니라, 상기 SOI 소자의 실리콘층이 플로팅되는 문제점을 해결할 수 있으며, GIDL 현상을 효과적으로 개선하여 소자 특성을 향상시킬 수 있다.Therefore, in conclusion, the present invention can not only obtain the advantages of the existing SOI device, but also solve the problem of floating the silicon layer of the SOI device, and can effectively improve the GIDL phenomenon to improve device characteristics. .
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 SOI 소자의 제조시 실리콘 에피층에 바이어스 파워를 인가함으로써 실리콘층이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터 특성 및 소자 특성을 개선할 수 있다.As described above, the present invention can prevent the silicon layer from being floated by applying a bias power to the silicon epilayer during fabrication of the SOI device, thereby improving transistor characteristics and device characteristics.
또한, 본 발명은 상기 SOI 소자의 제조시 GIDL(Gate Induced Drain Leakage) 현상이 유발되는 부분에 형성되는 절연막의 두께를 증가시킴으로써, 상기 GIDL 현상을 개선할 수 있으며, 이에 따라, 소자 특성을 효과적으로 향상시킬 수 있다.In addition, the present invention can improve the GIDL phenomenon by increasing the thickness of the insulating film formed on the portion where the gate induced drain leakage (GIDL) phenomenon occurs during the manufacturing of the SOI device, thereby effectively improving the device characteristics You can.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066634A KR100886708B1 (en) | 2007-07-03 | 2007-07-03 | Soi device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066634A KR100886708B1 (en) | 2007-07-03 | 2007-07-03 | Soi device and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090003726A true KR20090003726A (en) | 2009-01-12 |
| KR100886708B1 KR100886708B1 (en) | 2009-03-04 |
Family
ID=40486307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070066634A KR100886708B1 (en) | 2007-07-03 | 2007-07-03 | Soi device and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100886708B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456767A (en) * | 2012-06-05 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | Mos structure and manufacturing method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102479709B (en) * | 2010-11-24 | 2015-03-11 | 中芯国际集成电路制造(北京)有限公司 | Transistor and manufacturing method for same |
| CN102623337B (en) * | 2011-01-30 | 2014-12-03 | 中芯国际集成电路制造(北京)有限公司 | Transistor and making method thereof |
| CN102693915B (en) * | 2011-03-22 | 2015-02-18 | 中芯国际集成电路制造(上海)有限公司 | Manufacturing method for MOS transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990002942A (en) * | 1997-06-24 | 1999-01-15 | 문정환 | Manufacturing method of SOI device |
| US6645795B2 (en) | 2001-05-03 | 2003-11-11 | International Business Machines Corporation | Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator |
| KR20040038523A (en) * | 2002-11-01 | 2004-05-08 | 주식회사 하이닉스반도체 | Method For Forming The Slicon On Insulation Semiconductor Device |
| KR20050005677A (en) * | 2003-07-07 | 2005-01-14 | 동부아남반도체 주식회사 | Method for manufacturing semiconductor devices |
-
2007
- 2007-07-03 KR KR1020070066634A patent/KR100886708B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456767A (en) * | 2012-06-05 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | Mos structure and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100886708B1 (en) | 2009-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
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| J201 | Request for trial against refusal decision | ||
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