KR100959900B1 - 출력단 회로 - Google Patents

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Abstract

본 발명은 출력단 회로에 관한 것이다. 본 발명의 출력단 회로는 출력단의 제1 트랜지스터를 제어하는 제1 드라이버와, 출력단의 제2 트랜지스터를 제어하는 제2 드라이버를 포함하고, 제1 및 제2 드라이버는 각각 직렬 연결된 2개의 트랜지스터를 포함하며, 제1 및 제2 드라이버는 입력신호 및 출력단 신호를 입력받아서 제1 및 제2 트랜지스터를 교대로 온 또는 오프시킨다. 따라서, 본 발명의 출력단 회로는 복잡한 로직 회로 또는 비교기 등을 사용하지 않고 트랜지스터만을 사용하므로 회로의 구성이 간단하며, 출력단에서 발생하는 돌입전류를 효과적으로 감소시킬 수 있다.
돌입 전류, 피드포워드, 출력단, 가상 출력단

Description

출력단 회로{OUTPUT STAGE CIRCUIT}
도 1은 종래 기술에 따른 출력단 회로를 나타낸 도이다.
도 2는 도 1의 회로의 전압 및 전류의 파형을 나타낸 도이다.
도 3a는 종래 기술에 따른 출력단 회로로서, 핸드 쉐이크(hand-shake) 게이트 드라이버를 나타낸 도이다.
도 3b는 도 3a의 동작을 설명하기 위한 파형을 나타낸 도이다.
도 4는 본 발명의 제1 실시예에 따른 출력단 회로를 나타낸 도이다.
도 5는 본 발명의 제2 실시예에 따른 출력단 회로를 나타낸 도이다.
도 6은 본 발명의 제2 실시예에 따른 출력단 회로에 인덕터 로드가 연결된 회로에서 전류가 인덕터로부터 출력 소자로 유입되는 것을 나타낸 도이다.
도 7은 도 6의 회로에서 각 노드의 파형을 나타낸 도이다.
도 8은 본 발명의 제3 실시예에 따른 출력단 회로로서, 가상 출력 소자를 사용한 회로를 사용한 출력단 회로를 나타낸 도이다.
도 9는 도 8의 회로에서 각 노드의 파형을 나타낸 도이다.
본 발명은 반도체 소자 등의 출력단에 사용되는 출력단 회로에 관한 것으로, 특히 출력단 소자로 흐르는 돌입 전류를 막기 위한 출력단 회로에 관한 것이다.
도 1은 종래의 출력단 회로를 나타낸 것이고, 도 2는 도 1의 회로의 전압 및 전류의 파형을 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 출력단 회로는 NMOS 트랜지스터(M1)과 PMOS 트랜지스터(M2)로 구성된다. 트랜지스터(M1)은 전류 싱크(current sink)로 동작하고, 트랜지스터(M2)는 전류 소스(current source)로 동작한다.
도 2에 도시된 바와 같이, 입력전압(Vin)이 VDD일 때, 트랜지스터(M1)는 턴 온 되고, 트랜지스터(M2)는 턴 오프되며, 입력전압(Vin)이 0V(ground)일 때, 트랜지스터(M1)는 턴 오프되고, 트랜지스터(M2)는 턴 온된다. 이때, 턴 온된 트랜지스터의 드레인-소스 사이의 도통 저항(on resistance)만이 전력을 소모한다. 따라서, 불필요한 전력을 최소화하여 전력 효율을 높힐 수 있다.
그런데, 입력 전압이 VDD에서 0V로 변하는 동안에는, 두 개의 트랜지스터(M1, M2)가 모두 턴 온 상태이므로, 도 1에 도시된 바와 같이 전류가 트랜지스터를 통하여 화살표 방향으로 흐른다. 이하, 이러한 전류를 돌입전류(shoot through current)라고 한다. 일반적으로 출력단에 사용되는 트랜지스터는 크기가 매우 크기 때문에, 돌입전류가 높은 피크값과 높은 주파수 성분을 가지게 되어, 이러한 돌입전류는 소자의 오동작과 EMI(Electromagnetic Interference)가 발생하는 원인이 되고, 출력단의 전력 효율을 감소시킨다.
따라서, 출력 소자의 돌입전류를 제어하기 위해서는 적합한 게이트 드라이버 를 디자인하여 출력단을 스위칭하는 것이 중요하다.
이렇게 돌입전류를 제어하는 가장 간단한 방법으로서, 출력 소자의 상태가 변할 때 약간의 딜레이 타임(Delay Time)를 줄 수 있다. 이러한 딜레이 타임 동안에는 두 개의 출력 소자가 모두 오프 상태가 된다. 그러나, 이러한 방법은 최적의 딜레이 타임을 결정하는 것은 매우 어렵다.
따라서, 이러한 문제점을 해결하기 위하여 도 3와 같은 핸드 쉐이크(hand-shake) 게이트 드라이버가 제안되었다.
도 3a에 도시된 바와 같이, 핸드 쉐이크 게이트 드라이버는 두 개의 비교기를 포함한다. 이때, 비교기는 아날로그 타입 또는 디지털 타입이 사용될 수 있다. 그런데, 아날로그 비교기는 동작하지 않는 동안에도 전류를 소모하여(이하, 이러한 전류를 비활성화 전류라고 함) 전력 소비를 증가시키는 단점이 있으므로, 불필요한 전력 소비를 감소하기 위해서는 디지털 타입의 비교기를 사용한다. 이때, 아날로그 비교기를 사용하는 경우와 디지털 비교기를 사용하는 경우의 동작원리는 동일하다.
도 3b는 이러한 핸드 쉐이크 게이트 드라이버를 이용한 출력단 회로의 동작을 설명하기 위한 파형을 나타낸 것이다.
즉, 도 3b에 도시된 바와 같이, 입력전압(Vin)이 공급되면 게이트 드라이브(PGATE)는 오알(OR) 게이트이므로 트랜지스터(M2)의 게이트 전압은 소정의 기울기를 가지고서 하이 상태로 변한다. 게이트 드라이브(PGATE)의 전압이 소정 전압(a)에 도달하면, 비교기의 출력(NODE2)이 하이가 되고, 이 신호에 의해 엔드(AND) 게이트가 활성화된다. 그러므로, 게이트 드라이브(PGATE)가 소정 전압(a)에 도달하기 전에는 트랜지스터(M1)이 턴 온되지 않는다. 이와 같은 동작이 비교기의 출력(NODE1)에서도 일어난다. 따라서, 입력전압(Vin)의 상태가 변할 때 각각 대드존(dead-zone)을 형성한다. 그러므로, 이 방법에 의하면 출력 트랜지스터의 돌입 전류의 흐름을 방지할 수 있으며, 딜레이 회로가 필요 없다. 그러나, 회로의 구성이 복잡한 단점이 있다.
그러므로 본 발명이 이루고자 하는 기술적 과제는 별도의 딜레이 회로를 사용하지 않고, 간단한 구성으로 출력단 소자로 흐르는 돌입전류를 방지하는 출력단 회로를 제공하는 것이다.
이러한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 출력단 회로는 최종 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되는 제1 및 제2 트랜지스터; 상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제3 및 제4 트랜지스터를 포함하며, 입력 신호가 상기 제3 트랜지스터의 제어 전극으로 입력되고, 상기 제3 및 제4 트랜지스터의 접점이 상기 제1 트랜지스터의 제어 전극에 전기적으로 연결되며, 상기 제4 트랜지스터의 제어 전극이 상기 최종 출력단의 접점에 전기적으로 연결되는 제1 드라이버; 및 상기 제2 전압과 제1 전압 사이에 직렬로 연결되는 제5 및 제6 트랜지스터를 포함하며, 입력 신호가 상기 제5 트랜지스터의 제어 전극으로 입력되고, 상기 제5 및 제6 트랜지스터의 접점이 상기 제2 트랜지스터의 제어 전극에 전기적으로 연결되며, 상기 제6 트랜지스터의 제어 전극이 상기 최종 출력단의 접점에 전기적으로 연결되는 제2 드라이버를 포함하며,
상기 제4 및 제6 트랜지스터가 상기 출력단의 전압을 감지하여 상기 제1 및 제2 트랜지스터를 교대로 온 시키고, 상기 제3 및 제5 트랜지스터가 상기 제 1 및 제 2 트랜지스터를 오프시킨다.
또한, 본 발명의 특징에 따른 출력단 회로는, 상기 입력 신호의 레벨을 반전시켜서 출력하는 인버터, 상기 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되며, 상기 인버터의 출력이 각각의 제어 단자로 입력되는 제7 및 제8 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터가 턴 오프되었을 때 상기 최종 출력단 접점의 전압을 결정하여 상기 제4 및 제6 트랜지스터의 온/오프 동작을 통하여 상기 제1 및 제2 트랜지스터를 교대로 온 또는 오프시키는 피드 포워드(feed forward) 경로부를 더 포함할 수 있다.
또한, 본 발명의 다른 특징에 따른 출력단 회로는, 최종 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되는 제1 및 제2 트랜지스터; 상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제3 및 제4 트랜지스터를 포함하며, 입력 신호가 상기 제3 트랜지스터의 제어 전극으로 입력되고, 상기 제3 및 제4 트랜지스터의 접점이 상기 제1 트랜지스터의 제어 전극에 전기적으로 연결되는 제1 드라이버; 상기 제2 전압과 제1 전압 사이에 직렬로 연결되는 제5 및 제6 트랜지스터를 포함하며, 입력 신호가 상기 제5 트랜지스터의 제어 전극으로 입력되고, 상기 제5 및 제6 트랜지스터의 접점이 상기 제2 트랜지스터의 제어 전극에 전기적으로 연결되는 제2 드라이버; 상기 입력 신호의 레벨을 반전시켜서 출력하는 인버터, 상기 제1 전압과 제2 전압 사이에 직렬로 연결되고, 상기 인버터의 출력이 각각의 제어 단자로 입력되는 제7 및 제8 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터가 턴 오프되었을 때 상기 가상 출력부 출력단 접점의 전압을 결정하고 상기 제4 및 제6 트랜지스터의 온/오프 동작을 통하여 상기 제1 및 제2 트랜지스터를 교대로 온 또는 오프시키는 피드 포워드(feed forward) 경로부; 및 상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제9 및 제10 트랜지스터를 포함하며, 상기 제3 및 제4 트랜지스터의 접점과 상기 제5 및 제6 트랜지스터의 접점이 각각 상기 제9 및 제10 트랜지스터의 제어전극에 전기적으로 연결되는 가상 출력부를 포함하여 최종 출력단의 접점에 인덕터 부하가 연결되어 있을 때 불필요한 지연이 발생하는 것을 방지한다.
상기 제1 및 제2 트랜지스터, 상기 제3 및 제4 트랜지스터, 상기 제5 및 제6 트랜지스터, 상기 제7 및 제8 트랜지스터, 그리고 상기 제9 및 제10 트랜지스터는 각각의 전도타입이 서로 다르게 할 수 있다.
상기 제1 및 제2 트랜지스터는 각각 상기 제7 및 제8 트랜지스터보다 크고, 상기 제3 및 제5 트랜지스터는 각각 상기 제6 및 제4 트랜지스터보다 크고, 상기 제9 트랜지스터는 상기 제7 트랜지스터보다 크고 상기 제1 트랜지스터보다 작으며, 상기 제10 트랜지스터는 상기 제8 트랜지스터보다 크고 상기 제2 트랜지스터보다 작은 것이 바람직하다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세 히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
출력단 회로는 하나의 출력 소자가 턴 오프되었을 때 출력 전압이 변하기 때문에, 출력 전압을 감지하여 다른 하나의 출력 소자를 턴 온 시키면 불필요한 전류가 흐르는 것을 방지할 수 있다.
먼저, 본 발명의 제1 실시예에 따른 출력단 회로에 대하여 도 4를 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 제1 실시예에 따른 출력단 회로를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 출력단 회로는 출력 소자부(100), 제1 게이트 드라이버(200) 및 제2 게이트 드라이버(300)를 포함한다. 출력소자부(100)는 NMOS 트랜지스터(MNO)와 PMOS 트랜지스터(MNP)로 구성된다. 제1 게이트 드라이버(200)는 트랜지스터(MPO)의 게이트 드라이버로서 트랜지스터(M1)와 트랜지스터(M3)를 포함하고, 제2 게이트 드라이버(300)는 트랜지스터(MNP)의 게이트 드라이버로서 트랜지스터(M2)와 트랜지스터(M4)를 포함한다. 또한, 출력 소자부(100)의 트랜지스터(MPO와 MNO)는 각각 기생 다이오드(DP과 DN)를 포함한다.
이러한 구성을 가지는 본 발명의 제1 실시예에 따른 출력단 회로의 동작을 살펴보면, 입력전압(IN)의 상태에 따라 트랜지스터(M1)와 트랜지스터(M2)가 각각 턴 온되고, 출력전압(OUT)을 감지하여 트랜지스터(M3)와 트랜지스터(M4)가 각각 턴 온되며, 이에 따라 트랜지스터(MPO)와 트랜지스터(MNO)가 각각 턴 온된다.
즉, 제1 게이트 드라이버(200)의 트랜지스터(M1)가 턴 온될 때 출력단 전력 소자인 트랜지스터(MPO)는 턴 오프되고, 트랜지스터(M3)가 턴 온될 때 트랜지스터(MPO)는 턴 온된다. 그런데, 트랜지스터(M3)는 출력전압(OUT)이 하이일 때 턴 온되며, 출력전압(OUT)은 트랜지스터(MPO)가 턴 온되고 트랜지스터(MNO)가 턴 오프일 때 하이가 된다. 즉, 트랜지스터(MNO)가 턴 오프될 때에만 트랜지스터(MPO)가 턴 온된다. 마찬가지로, 트랜지스터(M2)가 턴 온될 때 트랜지스터(MNO)는 턴 오프되고, 트랜지스터(M4)가 턴 온될 때 트랜지스터(MNO)는 턴 온된다. 따라서, 각각의 출력 소자(MNO, MPO)는 다른 소자가 동작하지 않을 때에만 동작하므로 비활성 전류가 발생하지 않는다.
이와 같이, 본 발명의 제1 실시예에 따른 출력단 회로는 트랜지스터(MPO, MNO)의 게이트(NGATE와 PGATE) 전압이 각각 트랜지스터(MPO)와 트랜지스터(M3) 사이 및 트랜지스터(MNO)와 트랜지스터(M4) 사이에서 형성되는 포지티브 피드백 루프(Positive Feedback Loop)의 동작의 영향을 받는다. 따라서, 트랜지스터(MPO)와 트랜지스터(MNO)가 동시에 턴 오프되었을 경우에는 출력전압(OUT)의 상태를 판단하지 못하므로 게이트 드라이브(NGATE와 PGATE)가 정확하게 동작하지 못한다.
따라서, 이러한 점을 해결하기 위하여 본 발명의 제2 실시예에 따른 회로가 제안되었다.
도 5는 본 발명의 제2 실시예에 따른 출력단 회로를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 출력단 회로는 도 4 에 도시된 본 발명의 제1 실시예에 따른 출력단 회로에, 피드 포워드(feed-forward) 경로부(400)를 구성하는 인버터(INV), 트랜지스터(M5) 및 트랜지스터(M6)를 추가한 것이다. 피드 포워드 경로부(400)는 트랜지스터(MNO)와 트랜지스터(MPO)가 모두 턴 오프될 때에 입력전압(IN)과 연결된 인버터(INV), 트랜지스터(M5) 및 트랜지스터(M6)를 통하여 출력(OUT)전압의 상태를 알려주는 역할을 한다.
이러한 회로의 동작을 살펴보면, 입력전압(IN)과 출력전압(OUT)의 초기 상태가 모두 하이 상태라고 가정할 때, 동작 초기에 트랜지스터(MPO)와 트랜지스터(MNO)의 게이트(NGATE와 PGATE) 전압은 모두 로우 상태이다. 이후, 입력전압(IN)이 로우 상태로 변하면, 트랜지스터(MPO)와 트랜지스터(MNO)는 모두 턴 오프되므로, 출력 전압(OUT)은 피드 포워드 경로부(400)에 의하여 제어된다. 즉, 인버터(INV)를 거친 입력전압(IN)에 의해 트랜지스터(M6)가 턴 온되어 출력단의 기생 커패시턴스가 방전되고, 출력 전압(OUT)은 로우 상태가 된다. 따라서, 이 출력전압(OUT)에 의해 트랜지스터(M4)는 턴온 되고 트랜지스터(MNO)의 게이트 커패시턴스가 충전되며, 트랜지스터(MPO)가 턴 오프된 후에 트랜지스터(MNO)가 턴 온된다.
실제로 입력이 로우 레벨로 공급될 때 트랜지스터(MPO)의 큰 기생 커패시턴스 때문에 트랜지스터(MPO)는 서서히 턴 오프된다. 따라서 트랜지스터(M6)가 턴 온 되었을 때, 트랜지스터(MPO)는 여전히 턴 온 상태를 유지하며, 비활성 전류는 트랜지스터(MPO)와 트랜지스터(M6)을 통하여 흐른다. 게다가, 트랜지스터(MPO)가 턴 오프 상태일 때 트랜지스터(MNO)가 턴 온 되기 시작하면 비활성 전류가 출력 소자를 통해 흐를 수 있다. 그러므로, 트랜지스터(M3)와 트랜지스터(M4)의 크기는 트랜지스터(M1)과 트랜지스터(M2)보다 작아야 한다. 또한, 출력 소자가 턴 온되는 속도는 턴 오프되는 속도보다 짧아야 한다. 이러한 출력 소자의 크기 관계를 요약하면 다음과 같다.
M1 > M4
M2 > M3
MPO >> M5
MNO >> M6
이와 같이, 출력 소자의 출력 상태를 이용하여 출력 소자를 턴 온시킴으로써출력단의 돌입전류를 방지하는 것이 가능하다. 그러나, 본 발명의 제2 실시예에 따른 출력단 회로에서, 출력 소자는 입력뿐만 아니라 출력에 의해 제어되므로 원하지 않는 동작이 일어날 수 있다. 특히, 출력단에 인덕터 로드가 사용될 때에는 더욱 큰 문제가 발생한다.
도 6은 본 발명의 제2 실시예에 따른 출력단 회로에 인덕터 로드가 연결된 회로에서 전류가 인덕터로부터 출력 소자로 유입되는 것을 나타낸 것이며, 도 7은 도 6의 회로에서 각 노드의 파형을 나타낸 것이다.
도 7에 도시된 바와 같이, 0에서 t1까지의 시간동안 출력(OUT)은 하이 상태이고, t1에서 입력(IN)이 그라운드 레벨로 떨어진다. 그러나, 도 6에 도시된 바와 같이 인덕터의 전류가 트랜지스터(MPO)의 기생 다이오드(DP)를 통하여 화살표 방향으로 프리휠링(Free-wheeling)하기 때문에 출력(OUT)은 여전히 하이 레벨을 유지한 다. 즉, t1부터 출력(OUT)이 로우 상태로 변하기 시작하는 순간까지도 프리휠링 전류는 출력(OUT)을 여전히 하이 레벨로 유지한다. 그러므로, t1에서 t4까지의 구간에서 출력(OUT)은 전압(VDD)보다 다이오드(DP)의 포워드 전압 강하인 전압(VBE)만큼 높은 값을 가진다. 이처럼 프리휠링 전류가 발생하여 출력 소자를 통하여 흐른 후, 출력(OUT)의 상태는 서서히 변화된다. 결과적으로, 출력(OUT)에서는 딜레이된 출력이 얻어진다.
이와 같이 원하지 않는 동작이 일어나는 것을 방지하기 위하여, 가상 출력 소자를 사용할 수 있다.
도 8은 본 발명의 제3 실시예에 따른 출력단 회로로서, 가상 출력 소자를 사용한 회로를 사용한 출력단 회로를 나타낸 것이다.
도 8에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 출력단 회로는 도 7에 도시된 본 발명의 제2 실시예에 따른 출력단 회로에 가상 출력 소자부(500)를 추가하였다. 가상 출력 소자부(500)는 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)로 구성되며, 이러한 가상 출력 소자(MP와 MN)는 실제 출력 소자(MPO와 MNO)와 동일한 게이트 신호를 가진다. 그러므로, 가상 출력 소자(MP와 MN)는 실제 출력 소자(MPO와 MNO)와 같이 동작한다. 또한, 가상 출력 소자의 드레인은 실제 출력단으로부터 분리되고, 입력 신호는 오직 가상 출력의 출력에 의해 결정된다.
도 9는 이러한 구성을 가지는 본 발명의 제3 실시예에 따른 출력단 회로의 동작을 설명하기 위한 파형이다. 도 9에서, 전압(VTN)은 NMOS 트랜지스터(M2, M3, M6, MNO, MN)의 문턱 전압을 나타내고, 전압(VTP)은 PMOS 트랜지스터의 문턱 전압 을 나타낸다.
먼저, 시간 t0에서 입력(IN)은 하이 상태로 서서히 증가하기 시작하는데, 입력(IN)이 트랜지스터(NMOS)의 문턱전압(VTN)에 도달하면, 트랜지스터(M2)가 턴 온 된다. 그러므로, 하이 상태에 있던 게이트 드라이버(NGATE)의 전압은 서서히 감소한다. 이때까지, 게이트 드라이버(PGATE)에서는 아무런 변화도 일어나지 않는다.
한편, 게이트 드라이브(NGATE)가 서서히 감소하여 전압(VTL)이 되는 시간 t2에 최종 출력단의 트랜지스터(MNO)와 가상 출력단의 트랜지스터(MN)는 턴 오프된다. 트랜지스터(MNO)가 턴 오프되었으므로, 피드포워드 경로부의 인버터(INV), 트랜지스터(M5), 트랜지스터(M6)에 의해 시간 t3에서 출력(VOUT)은 하이 레벨로 서서히 증가하기 시작하고, 트랜지스터(M3)는 턴 온된다. 그러므로, 실제 출력단의 트랜지스터(MPO)의 게이트는 트랜지스터(M3)에 의해 방전되어 게이트 전압이 소정의 기울기를 가지며 감소한다. 이때, 트랜지스터(MPO)의 게이트 전압이 감소하는 기울기 정도는 트랜지스터(M3)의 전류 구동 용량과 트랜지스터(MPO)의 게이트 커패시턴스에 의해서 결정된다.
이와 같이, 출력(OUT)이 양의 값으로 변하는 동안에 출력 소자(MPO와 MNO)는 모두 턴 온되고, 게이트 드라이버(PGATE과 NGATE)의 전압은 모두 서서히 감소한다. 그런데, 트랜지스터(M2)의 크기가 트랜지스터(M3)보다 크기 때문에 게이트 드라이버(NGATE)의 전압은 게이트 드라이버(PGATE)의 전압보다 급격히 감소한다. 즉, 온 되어야 할 출력 트랜지스터는 천천히 온 시키고 오프 되어야 할 출력 트랜지스터는 빠르게 오프 시키게 된다.
한편, 입력(IN)이 서서히 감소하여 전압(VDD)보다 전압(VTP)정도 낮은 값에 도달하는 시간 t5에서, 트랜지스터(M1)은 턴 온되기 시작한다. 이후, 시간 t6에서, 게이트 드라이버(PGATE)의 전압은 전압(VDD-VTN)에 도달한다. 그러므로 트랜지스터(MPO)와 트랜지스터(MP)는 모두 턴 오프되고, 트랜지스터(MNO)가 턴 온되기 시작한다. 따라서, 입력이 로우 레벨에서 하이 레벨로 변하거나 그 반대로 변하는 상황에서 출력 트랜지스터의 돌입전류가 발생하지 않는다.
이때, 가상 출력 소자(MN과 MP)의 크기는 실제 출력 소자(MPO와 MNO)보다는 작고 트랜지스터(M5와 M6) 보다는 커야 한다. 이러한 소자의 크기 관계를 요약하면 다음과 같다.
M1 > M4
M2 > M3
MPO > MP >> M5
MNO > MN >> M6
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
이상에서와 같이 본 발명에 따르면, 출력단에서 발생하는 돌입전류를 효과적으로 감소시킬 수 있다. 또한, 본 발명의 출력단 회로는 복잡한 로직 회로 또는 비교기 등을 사용하지 않고 트랜지스터 만을 사용하므로 회로의 구성이 간단하다. 게다가, 딜레이 타임을 주기 위한 별도의 수동소자를 사용하지 않아도 된다.

Claims (8)

  1. 최종 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되는 제1 및 제2 트랜지스터;
    상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제3 및 제4 트랜지스터를 포함하며, 입력 신호가 상기 제3 트랜지스터의 제어 전극으로 입력되고, 상기 제3 및 제4 트랜지스터의 접점이 상기 제1 트랜지스터의 제어 전극에 전기적으로 연결되며, 상기 제4 트랜지스터의 제어 전극이 상기 최종 출력단의 접점에 전기적으로 연결되는 제1 드라이버; 및
    상기 제2 전압과 제1 전압 사이에 직렬로 연결되는 제5 및 제6 트랜지스터를 포함하며, 입력 신호가 상기 제5 트랜지스터의 제어 전극으로 입력되고, 상기 제5 및 제6 트랜지스터의 접점이 상기 제2 트랜지스터의 제어 전극에 전기적으로 연결되며, 상기 제6 트랜지스터의 제어 전극이 상기 최종 출력단의 접점에 전기적으로 연결되는 제2 드라이버를 포함하는 출력단 회로.
  2. 제1항에 있어서,
    상기 제4 및 제6 트랜지스터가 상기 출력단의 전압을 감지하여 상기 제1 및 제2 트랜지스터를 온 시키고, 상기 제3 및 제5 트랜지스터가 상기 제1 및 제2 트랜지스터를 오프시키는 출력단 회로.
  3. 제1항에 있어서,
    상기 입력 신호의 레벨을 반전시켜서 출력하는 인버터, 상기 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되며, 상기 인버터의 출력이 각각의 제어 단자로 입력되는 제7 및 제8 트랜지스터, 그리고
    상기 제1 및 제2 트랜지스터가 턴 오프되었을 때 상기 최종 출력단 접점의 전압을 결정하고, 상기 제4 및 제6 트랜지스터의 온/오프 동작을 통하여 상기 제1 및 제2 트랜지스터를 교대로 온 또는 오프시키는 피드 포워드(feed forward) 경로부
    를 더 포함하는 출력단 회로.
  4. 최종 출력단을 접점으로 제1 전압과 제2 전압 사이에 직렬로 연결되는 제1 및 제2 트랜지스터;
    상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제3 및 제4 트랜지스터를 포함하며, 입력 신호가 상기 제3 트랜지스터의 제어 전극으로 입력되고, 상기 제3 및 제4 트랜지스터의 접점이 상기 제1 트랜지스터의 제어 전극에 전기적으로 연결되는 제1 드라이버;
    상기 제2 전압과 제1 전압 사이에 직렬로 연결되는 제5 및 제6 트랜지스터를 포함하며, 입력 신호가 상기 제5 트랜지스터의 제어 전극으로 입력되고, 상기 제5 및 제6 트랜지스터의 접점이 상기 제2 트랜지스터의 제어 전극에 전기적으로 연결되는 제2 드라이버;
    상기 입력 신호의 레벨을 반전시켜서 출력하는 인버터, 상기 제1 전압과 제2 전압 사이에 직렬로 연결되고, 상기 인버터의 출력이 각각의 제어 단자로 입력되는 제7 및 제8 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터가 턴 오프되었을 때 가상 출력부 출력단 접점의 전압을 결정하고 상기 제4 및 제6 트랜지스터의 온/오프 동작을 통하여 상기 제1 및 제2 트랜지스터를 교대로 온 또는 오프시키는 피드 포워드(feed forward) 경로부; 및
    상기 제1 전압과 제2 전압 사이에 직렬로 연결되는 제9 및 제10 트랜지스터를 포함하며, 상기 제3 및 제4 트랜지스터의 접점과 상기 제5 및 제6 트랜지스터의 접점이 각각 상기 제9 및 제10 트랜지스터의 제어전극에 전기적으로 연결되는 가상 출력부를 포함하며,
    상기 제9 및 제10 트랜지스터는 각각의 전도타입이 서로 다른 것을 특징으로 하는 출력단 회로.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 트랜지스터, 상기 제3 및 제4 트랜지스터, 상기 제5 및 제6 트랜지스터, 그리고 상기 제7 및 제8 트랜지스터는 각각의 전도타입이 서로 다른 것을 특징으로 하는 출력단 회로.
  6. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 트랜지스터는 각각 상기 제7 및 제8 트랜지스터보다 크고, 상기 제3 및 제5 트랜지스터는 각각 상기 제6 및 제4 트랜지스터보다 큰 것을 특징으로 하는 출력단 회로.
  7. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 트랜지스터가 턴 온되는 시간이 턴 오프되는 시간보다 짧은 것을 특징으로 하는 출력단 회로.
  8. 제4항에 있어서,
    상기 제9 트랜지스터는 상기 제7 트랜지스터보다 크고 상기 제1 트랜지스터보다 작으며, 상기 제10 트랜지스터는 상기 제8 트랜지스터보다 크고 상기 제2 트랜지스터보다 작은 것을 특징으로 하는 출력단 회로.
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