CN114503411A - 引脚短路检测电路 - Google Patents

Abstract

一种系统包括输入电压端子；功率转换器集成电路封装，其无熔丝地耦合至输入电压端子并具有第一和第二引脚，该功率转换器集成电路封装被配置为检测第一和第二引脚之间的短路；以及负载电路，其耦合至功率转换器集成电路封装。

Description

引脚短路检测电路

背景技术

各种电路，诸如功率转换器，均容纳在封装中。封装包括电路和保护材料，诸如环氧树脂，以保护电路免受外部因素(例如极端温度、液体、钝器力)引起的损坏。该封装还包括多个引脚，这些引脚便于容纳在封装内的电路和封装外部的电子设备，例如，与封装一起安装在印刷电路板(PCB)上的设备之间的电气通信。封装引脚布局各不相同，一些封装的引脚间距比其他封装精细。

发明内容

本公开的至少一些方面提供了一种系统。在一些示例中，该系统包括输入电压端子；功率转换器集成电路(IC)封装，其无熔丝地耦合至输入电压端子并具有第一和第二引脚，该功率转换器IC封装被配置为检测第一和第二引脚之间的短路；以及负载电路，其耦合至功率转换器IC封装。

本公开的其他方面提供了一种引脚短路检测电路。在一些示例中，引脚短路检测电路包括第一晶体管，其具有第一栅极端子、第一源极端子和第一漏极端子，第一栅极端子耦合至输入电压端子，并且第一源极端子经由多个偏置晶体管耦合至电路的第一输出节点。该电路包括电阻器，其耦合至第一栅极端子和第一源极端子；第二晶体管，其具有耦合至第一漏极端子的第二栅极端子、耦合至电路的第一节点的第二源极端子以及耦合至电路的第二输出节点的第二漏极端子。该电路包括第一偏置晶体管，其耦合至电路的第一节点和第一漏极端子；以及第二偏置晶体管，其耦合至第一和第二输出节点。

本公开的其他方面提供了一种功率转换器集成电路(IC)封装。在一些示例中，功率转换器IC封装包括功率晶体管；以及引脚短路检测电路，其耦合至功率晶体管并包括：第一晶体管，其被配置为比较第一和第二信号，第一信号基于在封装的第一引脚处接收的信号，并且第二信号基于在封装的第二引脚处接收的信号；以及第二晶体管，其被配置为基于该比较来提供具有第一状态或第二状态的输出信号。第一状态指示主要操作模式，并且第二状态指示引脚短路操作模式。功率晶体管将使用输出信号进行操作。

附图说明

对于各种示例的详细说明，现在将参考附图，在附图中：

图1描绘了根据各种示例的包含在电子设备内的功率转换器集成电路(IC)封装。

图2描绘了根据各种示例的包含引脚短路检测电路的功率转换器IC封装的示意图。

图3描绘了根据各种示例的引脚短路检测电路的示意图。

图4描绘了根据各种示例的包含引脚短路检测电路的功率转换器IC封装的示意图。

图5描绘了根据各种示例的引脚短路检测电路的操作的时序图。

图6描绘了根据各种示例的包含引脚短路检测电路的功率转换器IC封装的示意图。

图7描绘了根据各种示例的包含引脚短路检测电路的功率转换器IC封装的示意图。

图8描绘了根据各种示例的引脚短路检测电路的操作的时序图。

图9描绘了根据各种示例的在主要操作模式期间功率转换器IC封装的引脚短路检测电路的操作的流程图。

图10描绘了根据各种示例的在引脚短路操作模式期间功率转换器IC封装的引脚短路检测电路的操作的流程图。

具体实施方式

如上所述，封装引脚布局各不相同。一些引脚布局容易受到引脚之间电气短路的影响。例如，一些功率转换器集成电路(IC)封装包括输入电压引脚、输入接地引脚和输出电压引脚，而且在一些此类封装中，输出电压引脚可能容易与输入电压引脚或输入接地引脚短路。除了对封装造成电气损坏之外，此类短路还可能导致冒烟或着火，这对于包含封装的电子设备来说既是安全隐患又是威胁。目前用于缓解功率转换器IC封装上引脚短路事件的有害影响的一些解决方案包括向系统添加熔丝，例如在安装功率转换器IC封装的PCB上添加熔丝。当封装引脚之间发生短路时，熔丝跳闸，防止冒烟和着火，并且减轻电气损坏。然而，熔丝占据了PCB上的大量空间，并且导致了不期望的高成本。

因此，本文所描述的是包括引脚短路检测电路以克服上述挑战的功率转换器IC封装的各种示例。实施本公开内容中描述的引脚短路检测电路使得功率转换器IC封装能够检测其引脚之间的短路，并且响应于短路检测而关断封装(例如，停止供电)。由于本文所描述的功率转换器IC封装包含能够检测封装的引脚之间短路的引脚短路检测电路，因此可省略前述熔丝，从而节省大量PCB空间和成本。此外，将引脚短路检测电路包含在功率转换器IC封装内不需要改变功率转换器IC封装的形状因子。此外，尽管下面的示例在功率转换器IC封装的上下文中描述，但是引脚短路检测电路不限于其在功率转换器IC封装中的应用。相反，引脚短路检测电路可在易受引脚短路影响的各种封装中的任何一种中实施。现在参照附图详细描述包含示例引脚短路检测电路的说明性功率转换器IC封装。

图1描绘了包括在电子设备100内的功率转换器集成电路(IC)封装206，电子设备100可为任何类型的电子设备(例如，手持通信设备、医疗设备、消费电子产品、传感器等)。以下段落描述包括在电子设备100中的不同电路的示例，诸如功率转换器。这些电路可容纳在包括多个引脚的封装中，以便于容纳在封装内的电路和封装外部的电路之间的电气通信。示例说明了容纳在封装内部的引脚短路检测电路，用于检测封装的引脚之间的短路。还介绍了由这些引脚短路检测电路产生的具体技术优势，例如节省大量PCB空间、减少冒烟和着火的安全隐患，以及减轻电气损坏。

在一些示例中，电子设备100包括PCB 102，PCB 102包括Vs路径200(也称为输入电压端子)、耦合至Vs路径200的功率转换器IC封装206，以及被配置为从功率转换器IC封装206接收电力的附加电路系统208。功率转换器IC封装206包括任何合适类型的功率转换器，诸如降压转换器、升压转换器或降压-升压转换器。附加电路系统208包括可受益于功率转换器的输出的任何电路系统。在一些示例中，附加电路系统208是负载电路。PCB 102还包括GND(接地)路径204。虽然图1描绘的功率转换器IC封装206具有六个引脚，但本公开的范围不限于六引脚封装。相反，上述引脚短路检测电路可在各种封装中的任何一种，例如八引脚或十引脚封装中实施，而不改变封装的形状因子。出于说明目的，以下论述将集中于六引脚功率转换器封装上，并且应理解，本文所描述的原理可扩展到几乎任何类型的封装。

在功率转换器IC封装206和Vs路径200之间缺少熔丝的示例是无熔丝示例，这意指功率转换器IC封装206和Vs路径200彼此无熔丝地耦合。在一些此类无熔丝的示例中，功率转换器IC封装206和Vs路径200之间的耦合是直接耦合，其中不存在实质上改变功率转换器IC封装206和Vs路径200之间的功能关系或者有可能实质上改变功率转换器IC封装206和Vs路径200之间的功能关系的介入电气组件(例如，熔丝、电阻器、电容器、电感器、晶体管等)。

功率转换器IC封装206的引脚包括直接耦合至Vs路径200的VIN引脚216、耦合至接地路径204的GND引脚212、耦合至附加电路系统208并配置为向附加电路系统208提供输出功率的输出SW引脚214，以及通过电容器202耦合至SW引脚214的输入CB引脚210。在一些示例中，电容器202被放置在PCB 102上。然而，在其他示例中，电容器202位于电子设备100外部，并且经由PCB 102上的金属迹线或路径耦合至SW引脚214和CB引脚210。本论述的其余部分假设电容器202耦合至电子设备100内部的PCB 102上的功率转换器IC封装206。其余两个引脚PIN3 218和PIN4 220可配置为根据需要向电路提供附加的输入或输出。

在进一步的示例中，功率转换器IC封装206被配置为检测功率转换器IC封装206的第一和第二引脚之间的短路。例如，由于设计考虑，诸如需要最小化电磁干扰、金属化电阻和/或寄生电感，VIN引脚216和SW引脚214或SW引脚214和GND引脚212彼此直接相邻，从而产生VIN引脚216和SW引脚214之间或者SW引脚214和GND引脚212之间短路的可能性。功率转换器IC封装206内的引脚短路检测电路能够检测此类短路，以采取如下所述的补救措施，从而消除对昂贵的、占用空间的熔丝的任何需要。

图2描绘了根据各种示例的功率转换器IC封装206的内容的示意图。在一些示例中，功率转换器IC封装206包括消隐电路332、引脚短路检测电路330、或非门(NOR gate)310、D触发器314、缓冲器316、高侧场效应晶体管(FET)320和低侧FET 322。消隐电路332可为被设计用于降低接收的信号334，诸如脉冲宽度调制(PWM)或时间控制(COT)信号的噪声的任何电路。下面参照图3提供关于引脚短路检测电路330的内容的说明性细节。此外，尽管功率转换器IC封装206描绘了或非门310和D触发器314，但功率转换器IC封装206可利用执行与或非门310和D触发器314等效功能的任何电子电路，如下面关于图4所论述的。

在一些示例中，FET 320、322是金属氧化物半导体场效应晶体管(MOSFET)。在一个示例中，FET 320、322是n沟道MOSFET(nMOSFET或NMOS)。在另一示例中，FET 320、322是高压FET。高侧FET 320的栅极端子320G耦合至缓冲器316的输出路径318的反馈路径319到引脚短路检测电路330，该输出路径318承载信号hsfg。高侧FET 320的漏极端子320D耦合至VIN路径300，VIN路径300又耦合至功率转换器IC封装206(图1)的VIN引脚216。以这种方式，漏极端子320D沿着Vs路径200从Vs接收电压信号VIN。高侧FET 320的源极端子320S耦合至SW路径326，该SW路径326又耦合至功率转换器IC封装206的SW引脚214。以这种方式，SW路径326承载信号SW。低侧FET 322的漏极端子322D也耦合至SW路径326。由于FET 320、322的操作为SW引脚214处的输出提供信号SW，因此每个FET被称为功率晶体管。低侧FET 322的源极端子322S耦合至GND路径324，该GND路径324又耦合至功率转换器IC封装206的GND引脚212。虽然图2没有描绘用于驱动低侧FET 322的栅极端子322G的电路，但是图6描绘了用于驱动栅极端子322G的说明性电路。

引脚短路检测电路330包括多个输入路径，这包括VIN路径300(承载电压信号VIN)、SW路径326(承载信号SW)、反馈路径319(承载信号hsfg)和自举电容器路径328(承载信号CB)。自举电容器或CB路径328耦合至功率转换器IC封装206(图1)的CB引脚210。引脚短路检测电路330具有承载信号det_out的输出路径308。

在一些示例中，消隐电路332的输出路径308和输出路径306耦合至或非门310的输入端。或非门310的输出路径312耦合至D触发器314的复位输入端。D触发器314还接收Clk路径304上的时钟信号Clk和VBIAS路径302上的电压偏置(VBIAS)，分别作为时钟和置位或D输入。D触发器314的输出路径336耦合至缓冲器316的输入端。如前所述，缓冲器316的输出路径318耦合至高侧FET 320的栅极端子320G，以及耦合至引脚短路检测电路330的反馈路径319。现在，针对引脚短路操作模式和主要或正常操作模式描述功率转换器IC封装206的操作。

在使用图2电路的一个示例中，当SW引脚214和GND引脚212(图1)之间发生引脚短路时，引脚短路检测电路330将输出路径308上的信号det_out断言为高。(如前所述，下面参照图3提供引脚短路检测电路330的结构和功能细节。)因为信号det_out为高，所以在或非门310的输出路径312上的信号为低。当D触发器314的复位输入端接收到低信号时，D触发器314的输出路径336上的信号被设置为低，而与D触发器314的其他输入无关。(下面参照图4提供D触发器314的操作的结构和功能细节。)如果输出路径336上的信号为低，则信号hsfg在通过缓冲器316后也为低。高侧FET 320的栅极端子320G处的低信号关断高侧FET 320。作为高侧FET 320的关断状态的结果，没有信号SW沿着SW路径326传输到功率转换器IC封装206的SW引脚214。这被称为引脚短路操作模式。

在使用图2电路的另一个示例中，SW引脚214和GND引脚212之间没有发生引脚短路。在这种情况下，输出路径308上的信号det_out没有被断言为高。或非门310的输出路径312上的信号由消隐电路332控制。更具体而言，如果消隐电路332输出低信号，则输出路径312上的信号为高，因此高侧FET 320根据Clk路径304上的时钟信号被控制。如果消隐电路332输出高信号，则输出路径312上的信号为低，因此高侧FET 320被关断。消隐电路332的特定时序和操作细节可根据需要实施，以实现特定性能或噪声消除目标。当功率晶体管的操作由Clk路径304或消隐电路332上的时钟信号控制时，该操作被称为正常操作模式(在本文中也偶尔被称为主要操作模式)。

在本论述中，虽然当引脚短路检测电路330检测到引脚短路事件时，信号det_out被断言为高，但是当引脚短路检测电路330检测到引脚短路事件时，信号det_out也可被断言为低，只要相应地调整当前由或非门310和D触发器314表示的后续逻辑电路系统，如下面关于图4所论述的。当引脚短路检测电路330检测到引脚短路事件时，无论信号det_out被断言为高还是低，该状态均被称为引脚短路操作模式。在一些示例中，响应于指示引脚短路操作模式的信号det_out，信号hsfg被驱动为低，这又关断高侧FET 320。引脚短路检测电路330在引脚短路事件期间关断高侧FET 320的能力降低了冒烟和着火的可能性，并且停止了信号SW的传播，有利地帮助减轻了对电路系统的电气损坏，而无需使用熔丝。

图3描绘了根据各种示例的引脚短路检测电路330的示意图。在一些示例中，引脚短路检测电路330包括晶体管404、晶体管406、晶体管408、晶体管410、晶体管426、晶体管430、晶体管432、晶体管434和电阻器422。在一些示例中，晶体管404、406、408、410、426、430、432、434是FET。在进一步的示例中，晶体管404、410、426、430、432、434是nMOSFET或NMOS，晶体管406、408是p沟道MOSFET(pMOSFET或PMOS)。在进一步的示例中，晶体管404、426是高压FET。

引脚短路检测电路330包括多个输入路径。VIN路径300耦合至功率转换器IC封装206(图1)的VIN引脚216，并且承载电压信号VIN。CB路径328耦合至功率转换器IC封装206的CB引脚210，并且承载信号CB(图1)。反馈路径319耦合至缓冲器316的输出路径318和高侧FET 320(图2)的栅极端子320G，并且承载信号hsfg。SW路径326耦合至SW引脚214(图1)、高侧FET 320的源极端子320S和低侧FET 322的漏极端子322D，并且它承载信号SW(图2)。路径414承载vbiasP电压。路径436承载vbiasN电压。如上文关于图2所述，引脚短路检测电路330包括承载信号det_out的输出路径308。

晶体管404包括漏极端子404D、栅极端子404G和源极端子404S。漏极端子404D耦合至VIN路径300。栅极端子404G耦合至CB路径328。源极端子404S耦合至承载信号vinsen的vinsen路径420。

晶体管410包括漏极端子410D、栅极端子410G和源极端子41。栅极端子410G耦合至vinsen路径420、晶体管404的源极端子404S和电阻器422的第一端。漏极端子410D(本文中称为非控制端子)耦合至承载信号det_in的det_in路径416。源极端子410S耦合至承载信号swsen的swsen路径424，并且还耦合至电阻器422的第二端。电阻器422可为足以防止晶体管410例如由于噪声或寄生电容而意外导通的任何电阻值。

晶体管426具有漏极端子426D、栅极端子426G和源极端子426S。反馈路径319耦合至栅极端子426G和高侧FET 320的栅极端子320G。漏极端子426D耦合至swsen路径424、晶体管410的源极端子410和电阻器422的第二端。源极端子426S耦合至晶体管430的漏极端子430D和晶体管430的栅极端子430G。(漏极端子430D和栅极端子430G也彼此耦合。)晶体管430的源极端子430S耦合至晶体管432的漏极端子432D和晶体管432的栅极端子432G。(漏极端子432D和栅极端子432G也彼此耦合。)晶体管432的源极端子432S耦合至承载信号SW的SW路径326，当比较信号vinsen和swsen时，该信号SW被用作信号swsen的基础，如上所述并且如下文详细描述的。

晶体管406包括漏极端子406D、栅极端子406G和源极端子406S。CB路径328耦合至源极端子406S。栅极端子406G耦合至承载vbiasP电压的路径414。漏极端子406D耦合至承载信号det_in的det_in路径416和晶体管410的漏极端子410D。

晶体管408包括漏极端子408D、栅极端子408G和源极端子408。源极端子408S耦合至CB路径328。栅极端子408G耦合至承载信号det_in的det_in路径416、晶体管410的漏极端子410D和晶体管406的漏极端子406D。漏极端子408D耦合至承载信号det_out的输出路径308。

晶体管434包括漏极端子434D、栅极端子434G和源极端子434S。漏极端子434D耦合至承载信号det_out的输出路径308和晶体管408的漏极端子408D。栅极端子434G耦合至承载vbiasN电压的路径436。源极端子434S耦合至SW路径326和晶体管432的源极端子432S。如在描述图2时类似地注意到的，虽然图3没有描绘用于驱动低侧FET 322的栅极端子322G的输入电路，但是下面参照图6提供用于驱动栅极端子322G的说明性电路。

在引脚短路检测电路330的操作的一个示例中，SW引脚214和GND引脚212之间不存在引脚短路，因此功率转换器IC封装206在正常(或主要)操作模式下工作。在这种模式中，高侧FET 320的开关由Clk路径304上的时钟信号驱动。当高侧FET 320导通时，信号SW被上拉，以近似于电压信号VIN。在栅极端子432G耦合至漏极端子432D的情况下，晶体管432表现为二极管连接的晶体管，并且漏极-源极电压(VDS)等效于晶体管432的电压阈值(VT)。因此，信号SW在漏极端子432D处被放大或增大了晶体管432的VT。类似地，由于晶体管430的栅极端子430G和漏极端子430D耦合，因此漏极端子430D处的电压增大漏极端子432D处的电压，这一次增大了晶体管430的VT，使得漏极端430D处得到的放大的信号SW是SW路径326上的原始信号SW加上晶体管432的VT再加上晶体管430的VT。以这种方式，晶体管430、432可被认为是被配置为放大信号SW的多个偏置晶体管。在高侧FET 320正常工作的情况下，耦合至高侧FET 320的栅极端子320G的信号hsfg足够高以导通晶体管426。放大的信号SW通过晶体管426传播，因此swsen路径424处的信号swsen是存在于漏极端子430D处的放大的信号SW。

此外，由于当高侧FET 320导通时，信号SW被上拉至电压信号VIN，因此信号CB(信号SW的电压加上耦合至CB引脚210和SW引脚214(图1)的自举电容器202两端的电压)被上拉至电压信号VIN之上。由信号CB驱动的栅极端子404G导通晶体管404，并且电压信号VIN通过晶体管404传播，使得vinsen路径420上的信号vinsen近似于电压信号VIN。为了使晶体管410导通，栅极端子410G处的电压应超过源极端子410S处的电压，超过量为晶体管410的阈值电压(VT)。因为栅极端子410G处的电压是电压信号VIN，并且源极端子410S处的信号swsen的电压是上述放大的信号SW，而且因为SW路径326上的原始信号SW近似于电压信号VIN，那么栅极端子410G处的电压超过源极端子410S处的电压的量不超过VT，并且晶体管410关断。以这种方式，晶体管410有效地充当比较器，该比较器比较信号vinsen和swsen，并且根据比较来导通或关断，从而影响信号det_in(并且最终影响信号det_out)的状态，如下所述。

晶体管410关断时，信号det_in将由晶体管406确定。路径414承载vbiasP电压以驱动晶体管406的栅极端子406G。由于晶体管406在一些示例中是p沟道MOSFET，因此为了使偏置电流(lb)412流过晶体管406，vbiasP应比信号CB低至少晶体管406的VT。因此，在一些示例中，vbiasP被固定在低得足以保持晶体管406导通的电压。晶体管406导通时，det_in路径416上的信号det_in近似于高电平的信号CB。由于在一些示例中，晶体管408也是p沟道MOSFET，因此为了使晶体管408导通，栅极端子408G处的电压应比源极端子408S处的电压低至少晶体管408的VT。由于栅极端子408G处的电压和源极端子408S处的电压等于信号CB，因此晶体管408关断。

当晶体管408关断时，输出路径308上的信号det_out由晶体管434确定。路径436承载vbiasN电压以驱动晶体管434的栅极端子434G。由于晶体管434在一些示例中是n沟道MOSFET，因此为了使偏置电流(lb)412流过晶体管434，vbiasN应比信号SW高至少晶体管434的VT。因此，在一些示例中，vbiasN被固定在高得足以保持晶体管434导通的电压。晶体管434导通时，由于晶体管408关断，所以输出路径308上的信号det_out被拉低。低信号det_out指示SW引脚214和GND引脚212之间没有引脚短路。当处于主要(或正常)操作模式时，如果高侧FET 320根据Clk路径304上的时钟信号或消隐电路332(图2)的操作而关断，则晶体管410保持关断，因为信号swsen高于信号vinsen，因此输出路径308上的信号det_out保持为低。

如上所述，晶体管406和434应保持导通，以使引脚短路检测电路330生成信号det_out。因此，vbiasP应被计算为比信号CB低至少晶体管406的VT，并且vbiasN应被计算为比信号SW高至少晶体管434的VT。由于晶体管406、434对电路的操作有用，并且分别使用偏置电压来驱动栅极端子406G、434G，因此每个晶体管在本文中将被称为偏置晶体管。偏置晶体管406基于信号det_in提供第一偏置电流以控制晶体管408的操作。偏置晶体管434基于信号det_in提供第二偏置电流以驱动信号det_out。

在引脚短路检测电路330的操作的另一示例中，SW引脚214和GND引脚212之间存在引脚短路(引脚短路操作模式)。当高侧FET 320被Clk路径304上的时钟信号的操作导通时，由于SW引脚214到GND引脚212的短路，所以信号SW不会被上拉至电压信号VIN。如前一示例中所解释的，晶体管430、432作为二极管连接的晶体管工作，并且VDS分别等于晶体管430、432的VT。因为信号SW被拉至GND，所以漏极端子432D处的电压近似于晶体管432的VT。漏极端子430D处的电压近似于晶体管432的VT加上晶体管430的VT。在高侧FET 320导通的情况下，耦合至高侧FET 320的栅极端子320G的信号hsfg足够高以导通晶体管426。放大的信号SW通过晶体管426传播，因此swsen路径424上的信号swsen近似于漏极端子430D处的电压。

信号CB相当于信号SW的电压加上耦合在CB引脚210和SW引脚214之间的自举电容器202两端的电压。由于当高侧FET 320导通时，信号SW被下拉至GND，因此信号SW为零伏，并且因此信号CB是自举电容器202(图1)两端的电压。由信号CB驱动的栅极端子404G在饱和区域中操作晶体管404，并且vinsen路径420上的信号vinsen近似于CB减去晶体管404的VT。如前一示例中所论述的，为了使晶体管410导通，信号vinsen的电压应超过信号swsen的电压，超过量为晶体管410的VT。由于栅极端子410G处的电压是CB减去晶体管404的VT，并且源极端子410S处的信号swsen是晶体管430、432的VT之和，因此栅极端子410G处的电压大于源极端子410S处的电压，并且晶体管410导通。

在晶体管410导通的情况下，信号det_in由晶体管410的漏极电压410D确定，或由信号vinsen减去信号swsen减去晶体管410的VT来确定。尽管信号det_in被拉高，但该值小于信号CB(CB减去晶体管404的VT减去晶体管430、432的VT之和)。如前一示例中所述，由于晶体管408是p沟道MOSFET，为了使晶体管408导通，栅极端子408G处的电压应比源极端子408S处的电压(即信号CB的电压)至少低晶体管408的VT。由于栅极端子408G处的电压小于信号CB，因此晶体管408导通。在晶体管408导通的情况下，输出路径308上的信号det_out由晶体管408的漏极端子处的电压确定，因此信号det_out被拉高以指示检测到引脚短路。

如上所述，晶体管410对信号vinsen和信号swsen进行比较的结果生成信号det_in。基于信号det_in的值，晶体管408导通或关断，因此晶体管410的非控制端子410D处的信号det_in被称为参考信号。此外，参考信号的值可被称为具有指示主要操作模式的第一状态或指示引脚短路操作模式的第二状态。然后，信号det_out由参考信号确定，因为它控制晶体管408的操作。输出信号det_out的值还具有指示主要操作模式的第一状态或指示引脚短路操作模式的第二状态。

图4描绘了根据各种示例的包含引脚短路检测电路330的功率转换器IC封装206的示意图。在一些示例中，功率转换器IC封装206包括消隐电路332、或非门310、D触发器314、缓冲器316、引脚短路检测电路330、高侧FET 320和低侧FET 322(图2)。在进一步的示例中，D触发器314包括反相器524、与门(AND gate)500、与门502、或非门504、或非门506和与门530。在一些示例中，缓冲器316包括晶体管516、晶体管518、晶体管520和晶体管522。在进一步的示例中，晶体管518、522是pMOSFET或PMOS，并且FET 516、520是nMOSFET或NMOS。虽然图4没有描绘用于驱动低侧FET 322的电路，但图6描绘了用于驱动低侧FET 322的说明性电路。

功率转换器IC封装206包括多条路径。路径306将来自消隐电路332的输出耦合至或非门310(图2)的输入。输出路径308承载来自引脚短路检测电路330的信号det_out，并且耦合至或非门310的输入。输出路径312将来自或非门310的输出耦合至与门530的输入。VBIAS路径302承载电压偏置VBIAS，并且耦合至反相器524的输入和与门500的输入。路径526将反相器524的输出耦合至与门502的输入。CLK路径304承载时钟信号并耦合至与门500的输入和与门502的输入。路径508耦合来自与门500的输出和或非门504的输入。路径510耦合来自与门502的输出和或非门506的输入。路径514将来自或非门504的输出耦合至或非门506的输入。路径528耦合来自或非门506的输出和与门530的输入。输出路径336将来自与门530的输出耦合至或非门504的输入以及被配置为缓冲器316的第一反相器的晶体管516、518的共享输入。路径532将缓冲器316的第一反相器的输出耦合至被配置为缓冲器316的第二反相器的晶体管520、522的共享输入。输出路径318承载信号hsfg，并且将来自缓冲器316的第二反相器的输出耦合至反馈路径319和高侧FET 320。

现在描述如图4所示的功率转换器IC封装206的操作。在使用图4的电路的一些示例中，VBIAS为高(并且在一些示例中，在主要操作模式和引脚短路操作模式期间均保持高)，并且时钟信号为高。在进入与门500的两个输入均为高时，路径508承载高信号。作为到或非门504的输入的高信号导致路径514承载低信号。在高VBIAS输入到反相器524时，路径526上的信号为低。在高时钟信号和路径526上的低信号作为到与门502的输入时，路径510上的信号为低。在路径510、514上承载的低信号作为到或非门506的输入时，路径528上的信号为高。

现在假设引脚短路检测电路330检测到SW引脚214到GND引脚212的短路，并且在输出路径308上将信号det_out断言为高。当或非门310的输入信号(例如信号det_out)为高时，则输出路径312上的信号为低。当与门530的输入信号(例如输出路径312上的信号)低时，则输出路径336上的输出信号为低。以这种方式，输出路径312上的输出信号可被认为是驱动D触发器314的低电平复位。缓冲器316接收输出路径336上的低信号。由于晶体管518、516被配置为反转输出路径336上的低信号，因此路径532上的信号为高。晶体管522、520被配置为反转路径532上的信号，因此输出路径318上的信号hsfg为低。如关于图2所论述的，低信号hsfg关断高侧FET 320，并且停止信号SW沿着SW路径326到功率转换器IC封装206的SW引脚214的传输。这被称为引脚短路操作模式。引脚短路检测电路330在引脚短路操作模式期间停止信号SW的传输的能力在技术上是有利的，因为它降低了冒烟和着火的安全危害，并且有助于减轻对电路系统的电气损坏。

在使用图4电路的另一个示例中，SW引脚214和GND引脚212之间没有发生引脚短路。在这种情况下，信号det_out不会被断言为高。因此，输出路径312上的信号将由消隐电路332控制。更具体而言，当消隐电路332输出低信号时，输出路径312上的信号为高，因此高侧FET 320根据D触发器314的时钟输入来控制。当消隐电路332输出高信号时，输出路径312上的信号为低，因此与门530被驱动为低，这又关断高侧FET 320。如上文关于图2所论述的，消隐电路332的具体时序和操作细节可根据需要实施，以实现具体的性能或噪声消除目标。

如上文在论述图2时所述，虽然在一些示例中，当引脚短路检测电路330检测到引脚短路事件时，信号det_out被断言为高，但当引脚短路检测电路330检测到引脚短路事件时，信号det_out也可被断言为低，只要相应地调整当前由或非门310和D触发器314表示的后续逻辑电路系统。例如，如果信号det_out被断言为低，则信号det_out可为反相器的输入，该反相器的输出则是或非门310的输入。该配置应实现与上述图4示例中所述的相同的输出结果。

图5描绘了根据各种示例的引脚短路检测电路330的操作的时序图。SW波形604对应于SW路径326(图2)上的电压信号SW。hsvgs-sw波形606对应于高侧FET 320上的栅极到源极电压(VGS)信号。detout-sw波形608对应于输出路径308上的电压信号。swsen-sw波形610对应于swsen路径424上的电压信号。vinsen-sw波形612对应于vinsen路径420上的电压信号。因为信号det_out是通过比较信号vinsen和信号swsen确定的，所以这两个波形呈现在同一轴上，其中swsen-sw波形610由实线表示，并且vinsen sw波形612由虚线表示。

参考图5的波形以及图3和图4，最初，功率转换器IC封装206处于主要操作模式，如数字600所示，其中SW引脚214和GND引脚212之间不存在引脚短路。在主要或正常操作600中，Clk路径304上的时钟信号将信号hsfg驱动为高，这在固定的时间间隔内导通高侧FET320，在本示例中大约为150纳秒。为了使高信号hsfg导通高侧FET 320，高侧FET 320的VG(在该示例中大约为5.5V)应超过高侧FET 320，超过量为VT。在高侧FET 320导通的情况下，电压信号SW对应于VIN路径300上的电压信号，或者在该示例中大约为20V。随着SW被拉至VIN，信号vinsen应近似于或低于信号swsen，使得比较器晶体管410关断。在该示例中，swsen-sw波形610和vinsen-sw波形612指示信号swsen和vinsen几乎相同，或者信号vinsen略低于信号swsen，指示晶体管410关断。随着晶体管410关断，引脚短路检测电路330的输出路径308上的信号det_out为低，如detout-sw波形608所示。(虽然在300纳秒标记附近的detout-sw波形上有短暂的尖峰，但高侧FET 320已经关断，如hsvgs-sw波形606所示。短暂的尖峰是由寄生电容引起的。)

仍然参考图5的波形以及图3和图4，当SW引脚214和GND引脚212之间发生短路时，输出路径326上的信号SW为低，如在该示例中由数字602表示的可忽略的电压所示。尽管存在短路，但由于初始时钟信号驱动信号hsfg，所以高侧FET 320仍将尝试导通，如hsvgs-sw波形606中的尖峰所示。然而，当信号SW拉至GND时，信号vinsen超过信号swsen，如在大约450纳秒所示。该差值足够大，使得比较器晶体管410导通。随着晶体管410导通，信号det_out变高，如紧接450纳秒之后的时间间隔所示。高信号det_out将信号hsfg驱动为低，这以可忽略的延迟关断高侧FET 320。在引脚短路事件期间，高侧FET 320的最短导通时间可降低冒烟和着火的安全危害，并且有助于减轻对电路系统的电气损坏。

图6描绘了根据各种示例的功率转换器IC封装206的内容的示意图。在一些示例中，功率转换器IC封装206包括消隐电路732、引脚短路检测电路730、或非门710、D触发器714、缓冲器716、高侧FET 320和低侧FET 322。如上文关于图2所述，消隐电路732可为被设计用于降低接收的信号734的噪声的任何电路。下面参照图7提供关于引脚短路检测电路730的内容和功能的说明性细节。此外，尽管功率转换器IC封装206描绘了或非门710和D触发器714，但是功率转换器IC封装206可利用执行与或非门710和D触发器714等效功能的任何电子电路，如下面关于图7所论述的。

在一些示例中，低侧FET 322的栅极端子322G耦合至承载信号Isfg的缓冲器716的输出路径718和引脚短路检测电路730的反馈路径719。低侧FET322的漏极端子322D耦合至SW路径326，SW路径326又耦合至功率转换器IC封装206(图1)的SW引脚214。以这种方式，漏极端子322D沿SW路径326接收电压信号SW。低侧FET 322的源极端子322S耦合至GND路径324，而GND路径324又耦合至功率转换器IC封装206(图1)的GND引脚212。以这种方式，GND路径324承载信号GND。高侧FET 320的源极端子320S也耦合至SW路径326。高侧FET 320的漏极端子320D耦合至VIN路径300，而VIN路径300又耦合至功率转换器IC封装206的VIN引脚216。虽然图6没有描绘用于驱动高侧FET 320的栅极端子320G的电路，但图2描绘了用于驱动栅极端子320G的说明性电路。

引脚短路检测电路730包括多个输入路径，其包括GND路径324(承载信号GND)、SW路径326(承载信号SW)、反馈路径719(承载信号Isfg)和CB路径328(承载信号CB)。CB路径328耦合至功率转换器IC封装206(图1)的CB引脚210。引脚短路检测电路730具有承载信号Isdet_out的输出路径708。

在一些示例中，消隐电路732的输出路径708和输出路径706耦合至或非门710的输入。或非门710的输出路径712耦合至D触发器714的复位输入。D触发器714还接收Clk路径704上的时钟信号Clk和VBIAS路径702上的电压偏置(VBIAS)，分别作为时钟和置位或D输入。D触发器714的输出路径736耦合至缓冲器716的输入。如前所述，缓冲器716的输出路径718耦合至低侧FET 322的栅极端子322G以及引脚短路检测电路730的反馈路径719。

在使用图6的电路的一个示例中，当SW引脚214和VIN引脚216之间发生引脚短路时，引脚短路检测电路730将信号Isdet_out断言为高。(如前所述，下面参照图7提供引脚短路检测电路730的结构和功能细节。)因为信号Isdet_out为高，所以在或非门710的输出路径712上的信号为低。当D触发器714的复位输入接收到低信号时，D触发器714的输出路径736上的信号被设置为低，而与D触发器714的其他输入无关。(下面参照图7提供D触发器714的操作的结构和功能细节。)如果输出路径736上的信号为低，则信号Isfg在通过缓冲器716后也为低。栅极端子322G处的低信号关断低侧FET 322。作为低侧FET 322的关断状态的结果，信号SW没有沿着SW路径326传输到功率转换器IC封装206的SW引脚214，从而有利地防止冒烟和着火并减轻对电路系统的损坏。这是引脚短路操作模式。

在使用图6电路的另一个示例中，SW引脚214和VIN引脚216之间没有引脚短路。在这种情况下，信号Isdet_out不会被断言为高。或非门710的输出路径712上的信号将由消隐电路732控制。更具体而言，如果消隐电路732输出低信号，则输出路径712上的信号为高，因此根据Clk路径704上的时钟信号控制低侧FET 322。当消隐电路732输出高信号时，输出路径712上的信号为低，因此低侧FET 322被关断。消隐电路732的特定时序和操作细节可根据需要实施，以实现特定性能或噪声消除目标。当功率晶体管的操作由Clk路径704上的时钟信号或消隐电路732控制时，该操作被称为正常操作模式(在本文中也偶尔被称为主要操作模式)。

虽然在本论述中，当引脚短路检测电路730检测到引脚短路事件时，信号Isdet_out被断言为高，而当引脚短路检测电路730检测到短路时，信号Isdet_out也可被断言为低，只要相应地调整当前由或非门710和D触发器714表示的后续逻辑电路系统。(例如，参见下面关于图7的论述。)当引脚短路检测电路730检测到引脚短路事件时，无论信号Isdet_out被断言为高还是低，状态均是引脚短路操作模式。在一些示例中，响应于指示引脚短路操作模式的信号Isdet_out，信号Isfg被驱动为低，这又关断低侧FET 322。

图7描绘了根据各种示例的包含引脚短路检测电路730的功率转换器IC封装206的示意图。在一些示例中，功率转换器IC封装206包括消隐电路732、或非门710、D触发器714、缓冲器716、引脚短路检测电路730、高侧FET 320和低侧FET 322。在一些示例中，D触发器714包括反相器824、与门800、与门802、或非门804、或非门806和与门830。在进一步的示例中，缓冲器716包括晶体管816、晶体管818、晶体管820、晶体管822、晶体管838、晶体管840、晶体管842和晶体管844。在一些示例中，引脚短路检测电路730包括晶体管852、晶体管854、晶体管858、晶体管862、晶体管868、晶体管870、晶体管874和晶体管876。在进一步的示例中，晶体管816、818、820、822、838、840、842、844、852、854、858、862、868、870、874、876是FET。在一个示例中，FET 818、822、840、844、854、858是pMOSFET或PMOS，并且FET 816、820、838、842、852、862、868、870、874、876是nMOSFET或NMOS。在又进一步的示例中，FET 852、868是高压FET。虽然图7没有描绘用于驱动高侧FET 320的电路，但上面论述的图2描绘了用于驱动高侧FET 320的说明性电路。

在一些示例中，D触发器714的配置类似于D触发器314，其中路径808、810、814、826、828以与路径508、510、514、526、528耦合至逻辑门500、502、504、506、530(图4)相同的方式耦合至逻辑门800、802、804、806、830。在进一步的示例中，引脚短路检测电路730被配置为类似于引脚短路检测电路330，因为晶体管852、854、858、862、868、870、874、876以与晶体管404、406、408、410、426、430、432、434彼此耦合(图3)相同的方式彼此耦合。然而，由于引脚短路检测电路730被配置为驱动低侧FET 322，因此图7的D触发器714的路径在以下方面不同于图4的D触发器314的路径。VBIAS路径702替换VBIAS路径302。Clk路径704上的时钟信号替换Clk路径304上的时钟信号。耦合来自与门830的输出、或非门804的输入和被配置为图7的缓冲器716的第一反相器的晶体管816、818的共享输入的输出路径736替换了图3的输出路径336。此外，图7的引脚短路检测电路730的路径在以下方面不同于图3的引脚短路检测电路330的路径。图7的GND路径324替换图3的SW路径326。图7的SW路径326替换图3的VIN路径300。图7的gndsen路径866替换图3的swsen路径424。图7的swsen路径860替换图3的vinsen路径420。承载图7的信号Isdet_out的输出路径708替换承载图3的信号det_out信号的输出路径308。承载vbiasP电压的路径856替换图3的路径414，并且承载vbiasN电压的路径872替换图3的路径436。

在进一步的示例中，缓冲器716包括四个反相器。路径832耦合缓冲器716的第一反相器的输出和被配置为缓冲器716的第二反相器的FET 820、822的共享输入。路径834耦合来自缓冲器716的第二反相器的输出和被配置为缓冲器716的第三反相器的FET 838、840的共享输入。路径836耦合缓冲器716的第三反相器的输出和被配置为缓冲器716的第四反相器的FET 842、844的共享输入。输出路径718承载信号Isfg，并且耦合来自缓冲器716的第四反相器的输出、引脚短路检测电路730的反馈路径719和低侧FET 322。

现在描述图7所示的功率转换器IC封装206的操作。在使用图7的电路的一些示例中，VBIAS为高(并且在一些示例中，在主要操作模式和引脚短路操作模式期间均保持高)，并且时钟信号为高。随着进入与门800的两个输入均为高，路径808承载高信号。作为到或非门804的输入的高信号导致路径814承载低信号。随着高VBIAS输入到反相器824，路径826上的信号为低。随着路径826上的高时钟信号和低信号作为到与门802的输入，路径810上的信号为低。随着路径810、814上承载的低信号作为输入，或非门806的信号828为高。

现在假设SW引脚214和VIN引脚216之间没有引脚短路。在这种情况下，低侧FET322由Clk路径704上的时钟信号导通，并且信号SW被拉低至GND(地电压)。用作多个偏置晶体管的FET 870、874表现为二极管连接的晶体管，使得gndsen路径866上的电压近似于FET870、874的VT之和。(参见图3对偏置晶体管(例如，多个偏置晶体管430、432)的结构和功能的完整描述。)此外，当信号SW拉低至GND时，swsen路径860上的电压近似于GND。由于信号swsen小于信号gndsen，所以比较器晶体管868关断。(参见图3对比较器晶体管(例如，比较器晶体管410)的结构和功能的完整描述。)由于比较器晶体管868关断，因此晶体管858关断，并且信号Isdet_out被断言为高。(参见图3对晶体管408的驱动和信号det_out的生成的结构和功能的完整描述。)因此，输出路径712上的信号将由消隐电路732控制。更具体而言，当消隐电路732输出低信号时，输出路径712上的信号为高，因此低侧FET 322根据D触发器714的时钟信号被控制。当消隐电路732输出高信号时，输出路径712上的信号为低，因此与门830被驱动为低，这又关断低侧FET 322。如上文关于图6所论述的，消隐电路732的特定时序和操作细节可根据需要实施，以实现特定性能或噪声消除目标。当消隐电路732或D触发器714的时钟信号控制低侧FET 322的操作时，它被称为主要操作模式。

在另一个示例中，引脚短路检测电路730检测SW引脚214和VIN引脚216之间的短路。当低侧FET 322被Clk路径704上的时钟信号导通时，由于SW引脚214对VIN引脚216短路，因此信号SW不会被拉低至GND。表现为二极管连接的晶体管的多个偏置晶体管870、874放大信号GND，使得gndsen路径866上的电压近似于FET 870、874的VT。此外，由于信号SW被上拉至VIN，并且信号CB是自举电容器202两端的电压加上信号SW，因此晶体管852导通，并且swsen路径860上的电压近似于信号VIN。由于信号swsen超过gndsen的幅度大于晶体管868的VT，因此比较器晶体管868导通。作为晶体管868导通的结果，晶体管858也将导通，并且信号Isdet_out在输出路径708上被断言为高。当或非门710的输入信号(诸如信号Isdet_out)为高时，则输出路径712上的信号为低。当与门830的输入信号(诸如输出路径712上的信号)为低时，则输出路径736上的输出信号为低。以这种方式，输出路径712上的输出信号可被认为是驱动D触发器714的低电平复位。缓冲器716接收输出路径736上的低信号。由于FET816、818被配置为反转输出路径736上的信号，因此路径832上的信号为高。FET 820、822被配置为反转路径832上的信号，因此路径834上的信号为低。由于FET 838、840被配置为反转输出路径834上的信号，因此路径836上的信号为高。FET 842、844被配置为反转路径836上的信号，因此输出路径718上的信号Isfg为低。

如关于图6所论述的，低信号Isfg关断低侧FET 322，并且停止信号SW沿着SW路径326传输到功率转换器IC封装206的SW引脚214。这被称为引脚短路操作模式。引脚短路检测电路730在引脚短路事件期间关断低侧FET 322的能力有利地降低了冒烟和着火的可能性，并且停止信号SW的传播，有助于减轻对电路系统的电气损伤。

如上文在论述图6时所述，虽然在一些示例中，当引脚短路检测电路730检测到引脚短路事件时，信号Isdet_out被断言为高，但当引脚短路检测电路850检测到引脚短路事件时，信号Isdet_out也可被断言为低，只要相应地调整当前由或非门710和D触发器714表示的后续逻辑电路系统。例如，如果信号Isdet_out被断言为低，则信号Isdet_out可为到反相器的输入，该反相器的输出则是到或非门710的输入。这种配置应实现与上述图6示例中所述的相同的输出结果。

图8描绘了根据各种示例的引脚短路检测电路730的操作的时序图。SW波形904对应于SW路径326(图6)上的电压信号SW。Isfg波形906对应于低侧FET 322上的栅极-源极电压(VGS)信号。Isdet_out波形908对应于输出路径708上的电压信号。swsen波形910对应于swsen路径860上的电压信号。gndsen波形对应于gndsen路径866上的电压信号。由于信号Isdet_out是通过信号swsen和信号gndsen的比较确定的，因此这两个波形呈现在同一轴上，其中信号gndsen用实线表示，并且信号swsen用虚线表示。

参考图8的波形以及图6和图7，最初，功率转换器IC封装206处于主要操作模式，如数字900所示，其中SW引脚214和VIN引脚216之间不存在引脚短路。在主要或正常操作900中，时钟信号在低侧FET 322导通之前，首先导通高侧FET 320一个固定的时间间隔，或者在本示例中大约150纳秒。当高侧FET 320导通时，低侧FET 322关断，并且信号Isfg应为低，如主要操作900的初始150纳秒期间所示。在高侧FET 320关断后，时钟信号驱动信号Isfg为高，这在固定的时间间隔内导通低侧FET 322，或者在本示例中大约150纳秒。为了使高信号Isfg导通低侧FET 322，VGS(在该示例中大约为5.5V)应超过低侧FET 322的阈值电压。在无引脚短路的情况下，信号swsen应近似于或低于信号gndsen，使得比较器晶体管862关断，并且信号Isdet_out为低。电压信号SW对应于SW路径326上的电压信号，或者在该示例中大约为20V。随着信号SW被拉至VIN，信号vinsen应近似于或低于信号swsen，使得比较器晶体管862关断。在该示例中，swsen波形910和gndsen波形912指示信号swsen和信号gndsen几乎相同，或者信号swsen略低于信号gndsen，指示晶体管862关断。在晶体管862关断的情况下，引脚短路检测电路730的输出路径308上的信号Isdet_out为低，如Isdet_out波形908所示。(虽然Isdet_out波形908上有两个短暂的尖峰，一个在大约150纳秒，一个在大约450纳秒，低侧FET 322在这些周期期间是关断的，如Isfg波形906所示。短暂的尖峰是由寄生电容引起的。)

仍然参考图8的波形以及图6和图7，当SW引脚214和VIN引脚216之间发生短路时，路径326上的信号SW为高，如该示例中的20V所示，由数字902指示。尽管存在短路，但由于初始时钟信号驱动信号Isfg，如Isfg波形906中的尖峰所示，但是低侧FET 322仍将尝试导通。然而，当信号SW拉至VIN时，信号swsen超过信号gndsen，如在大约625纳秒所示。该差值足够大，使得比较器晶体管862导通。晶体管862导通时，信号Isdet_out变高，如625纳秒之后的时间间隔所示。高信号Isdet_out驱动信号Isfg为低，这以可忽略的延迟关断低侧FET 322。引脚短路事件期间低侧FET 322的最短导通时间可降低冒烟和着火的安全危害，并且有助于减轻对电路系统的电气损坏。

图9描绘了根据各种示例的在主要操作模式期间功率转换器IC封装206的引脚短路检测电路330的操作的流程图1000。高侧功率晶体管320导通(1002)。SW引脚214处的输出电压被设置为等于输入电压VIN(1004)。CB引脚210处的参考电压被设置为等于SW引脚214处的输出电压加上耦合在CB引脚210和SW引脚214之间的自举电容器202两端的电压(1006)。晶体管406使用CB引脚210处的参考电压被导通(1008)。信号det_in被流过晶体管406的电流拉高(1010)。晶体管434使用SW引脚214处的输出电压被导通(1012)。输出信号det_out在晶体管434的漏极端子434D处被拉低，从而使高侧功率晶体管320保持导通(1014)。

在各种示例中，晶体管406、434是被配置为使偏置电流能够流动的偏置晶体管。在一些示例中，晶体管410关断，并且晶体管406被配置为驱动晶体管408的栅极端子408G。随着信号det_in被流过晶体管408的偏置电流拉高，晶体管408保持关断。晶体管434被配置为承载输出信号det_out。在晶体管408关断的情况下，晶体管434的偏置电流被配置为承载低输出信号det_out。

图10描绘了根据各种示例的在引脚短路操作模式期间功率转换器IC封装206的引脚短路检测电路330的操作的流程图1100。输出SW引脚214对GND引脚212短路(1102)。SW引脚214处的输出电压拉至地电压(1104)。高侧功率晶体管320导通(1106)。信号swsen被生成为SW引脚214处的输出电压加上晶体管430、432两端的阈值电压(1108)。将信号swsen施加到晶体管410的源极端子410S处(1110)。CB引脚210处的参考电压被设置为等于SW引脚214处的输出电压加上耦合在CB引脚210和SW引脚214之间的自举电容器202两端的电压(1112)。晶体管406使用CB引脚210处的参考电压导通(1114)。将信号vinsen施加到晶体管410的栅极端子410G，从而导通晶体管410(1116)。晶体管408的栅极端子408G被晶体管410拉低，从而导通晶体管408(1118)。输出信号det_out在晶体管408的漏极端子408D处被拉高，从而关断高侧功率晶体管320(1120)。以这种方式，引脚短路检测电路330降低了冒烟和着火的安全危害，并且减轻了电气损坏。

在一些示例中，晶体管430、432充当信号swsen的放大器。晶体管430被配置为以晶体管430的阈值电压将信号swsen放大，以生成第一放大信号。晶体管432被配置为以晶体管432的阈值电压放大第一放大信号，以生成第二放大信号，该第二放大信号是以晶体管430、432的阈值电压放大的信号swsen。在进一步的示例中，晶体管410被配置为充当比较器，该比较器比较信号vinsen和放大的信号swsen。根据比较的结果，晶体管410导通或关断，从而影响信号det_in的状态。基于信号det_in的值，晶体管408导通或关断，因此晶体管410的非控制端子410D处的信号det_in被称为参考信号。然后，输出信号det_out由参考信号确定，因为它控制晶体管408的操作。

在上述论述中，术语“包含(including)”和“包括(comprising)”是以开放式方式使用的，因此应解释为“包括但不限于……(including,but not limited to...)”。术语“耦合(couple)”在本说明书和权利要求书中通篇使用。该术语可涵盖能够实现与本公开描述一致的功能关系的连接、通信或信号路径。例如，如果设备A生成控制设备B来执行动作的信号，则设备A耦合至设备B。类似地，如果设备A和设备B之间存在中间组件C(或多个此类中间组件)，则设备A和设备B可被称为彼此耦合。

被“配置为”执行任务或功能的设备可由制造商在制造时配置(例如，编程和/或硬接线)以执行该功能，和/或可由用户在制造后配置(或重新配置)以执行该功能和/或其他附加或替代功能。该配置可通过设备的固件和/或软件编程，通过设备的硬件组件和互连的构造和/或布局，或者它们的组合。此外，被称为包括某些组件的电路或设备可替代地被配置为耦合至那些组件以形成所描述的电路系统或设备。例如，被描述为包括一个或多个半导体元件(诸如晶体管)、一个或多个无源元件(诸如电阻器、电容器和/或电感器)，和/或一个或多个源(诸如电压和/或电流源)的结构可替代地仅包括单个物理设备(例如，半导体管芯和/或集成电路(IC)封装)内的半导体元件，并且可被配置为在制造时或制造后，例如由终端用户和/或第三方，耦合至至少一些无源元件和/或源以形成所描述的结构。

虽然本文将某些组件描述为特定工艺技术(例如，FET、MOSFET、n型、p型等)，但这些组件可与其他工艺技术的组件交换(例如，用双极结晶体管(BJT)替换FET和/或MOSFET，用p型替换n型，或反之亦然，等等)，并且重新配置包括被替换组件的电路，以提供与组件替换之前可用的功能至少部分相似的期望功能。除非另有说明，否则被图示为电阻器的元件通常代表串联和/或并联耦合以提供由所示电阻器表示的阻抗量的任何一个或多个元件。此外，在前述论述中使用短语“接地电压电势(ground voltage potential)”旨在包括机箱接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或适用于或适合于本公开的教导的任何其他形式的接地连接。除非另有说明，否则数值前的“约(about)”、“大约(approximately)”或“基本上(substantially)”意指所述数值的+/-10％。

上述论述旨在说明本公开内容的原理和各种实施例。一旦充分理解上述公开内容，许多变化和修改对于本领域技术人员来说将变得显而易见。以下权利要求旨在被解释为包含所有这些变化和修改。

Claims (20)

1.一种系统，其包括：

输入电压端子；

功率转换器集成电路封装即功率转换器IC封装，其无熔丝地耦合至所述输入电压端子并具有第一和第二引脚，所述功率转换器IC封装被配置为检测所述第一和第二引脚之间的短路；以及

负载电路，其耦合至所述功率转换器IC封装。

2.根据权利要求1所述的系统，其中所述功率转换器IC封装直接耦合至所述输入电压端子。

3.根据权利要求1所述的系统，其中所述功率转换器IC封装包括：

引脚短路检测电路，其被配置为提供具有第一状态或第二状态的输出信号，所述第一状态指示主要操作模式，并且所述第二状态指示引脚短路操作模式；以及

功率晶体管，其被配置为由所述输出信号操作。

4.根据权利要求3所述的系统，其中所述功率转换器IC封装被配置为响应具有所述第二状态的所述输出信号而关断所述功率晶体管。

5.根据权利要求4所述的系统，其中所述功率转换器IC封装包括：

第一晶体管，其被配置为比较第一和第二信号、所述第一信号基于在所述第一引脚处接收的信号，并且所述第二信号基于在所述第二引脚处接收的信号，

其中所述第一晶体管的非控制端子被配置为提供具有第一状态或第二状态的参考信号，并且其中所述参考信号是所述第一和第二信号的函数。

6.根据权利要求5所述的系统，其中所述功率转换器IC封装包括第二晶体管，以基于所述参考信号提供所述输出信号。

7.根据权利要求6所述的系统，其中所述功率转换器IC封装包括：

第一偏置晶体管，其被配置为基于所述参考信号提供第一偏置电流以控制所述第二晶体管的操作；以及

第二偏置晶体管，其被配置为基于所述参考信号提供第二偏置电流以驱动所述输出信号。

8.根据权利要求4所述的系统，其中所述功率转换器IC封装包括多个偏置晶体管，所述多个偏置晶体管被配置为在所述第一晶体管比较所述第一和第二信号之前放大所述第二信号。

9.一种引脚短路检测电路，其包括：

第一晶体管，其具有第一栅极端子、第一源极端子和第一漏极端子，所述第一栅极端子耦合至输入电压端子，并且所述第一源极端子经由多个偏置晶体管耦合至所述电路的第一输出节点；

电阻器，其耦合至第一栅极端子和第一源极端子；

第二晶体管，其具有耦合至所述第一漏极端子的第二栅极端子、耦合至所述电路的第一节点的第二源极端子以及耦合至所述电路的第二输出节点的第二漏极端子；

第一偏置晶体管，其耦合至所述电路的所述第一节点和所述第一漏极端子；以及

第二偏置晶体管，其耦合至所述第一和第二输出节点。

10.根据权利要求9所述的引脚短路检测电路，其中所述多个偏置晶体管包括：

第三偏置晶体管，其具有第三栅极端子、第三源极端子和第三漏极端子，所述第三栅极端子耦合至所述第三漏极端子，并且所述第三源极端子耦合至所述电路的所述第一输出节点；以及

第四晶体管，具有第四栅极端子、第四源极端子和第四漏极端子，所述第四栅极端子耦合至所述第四漏极端子，并且所述第四源极端子耦合至所述第三漏极端子。

11.根据权利要求10所述的引脚短路检测电路，其进一步包括具有第五栅极端子、第五源极端子和第五漏极端子的第五晶体管，其中所述第五漏极端子耦合至所述输入电压端子，所述第五栅极端子耦合至所述第一节点，并且所述第五源极端子耦合至所述第一栅极端子。

12.根据权利要求11所述的引脚短路检测电路，其进一步包括具有第六栅极端子、第六源极端子和第六漏极端子的第六晶体管，所述第六漏极端子耦合至所述第一源极端子，所述第六源极端子耦合至所述第四漏极端子，并且所述第六栅极端子耦合至所述电路的第三节点。

13.根据权利要求12所述的引脚短路检测电路，其中所述第六晶体管被配置为由所述第二输出节点处的信号控制。

14.根据权利要求9所述的引脚短路检测电路，其中所述第一偏置晶体管的栅极端子耦合至第一偏置电压端子，并且所述第二偏置晶体管的栅极端子耦合至第二偏置电压端子。

15.一种功率转换器IC封装，其包括：

功率晶体管；以及

引脚短路检测电路，其耦合至所述功率晶体管并包括：

第一晶体管，其被配置为比较第一和第二信号，所述第一信号基于在所述封装的第一引脚处接收的信号，并且所述第二信号基于在所述封装的第二引脚处接收的信号；以及

第二晶体管，其被配置为基于所述比较提供具有第一状态或第二状态的输出信号，所述第一状态指示主要操作模式，并且所述第二状态指示引脚短路操作模式，

其中所述功率晶体管将使用所述输出信号进行操作。

16.根据权利要求15所述的功率转换器IC封装，其进一步包括耦合在所述第一晶体管的栅极端子和源极端子之间的电阻器。

17.根据权利要求15所述的功率转换器IC封装，其进一步包括：

第三晶体管，其被配置为放大所述第一信号以生成第一放大信号；

第四晶体管，其被配置为放大所述第一放大信号以生成第二放大信号。

18.根据权利要求17所述的功率转换器IC封装，其中所述第一晶体管被配置为将所述第二放大信号与所述第二信号进行比较。

19.根据权利要求18所述的功率转换器IC封装，其进一步包括耦合至所述第一晶体管的第一偏置晶体管，其中所述第一偏置晶体管被配置为提供第一偏置电流以控制所述第二晶体管的所述操作。

20.根据权利要求19所述的功率转换器IC封装，其进一步包括耦合至所述第二晶体管的第二偏置晶体管，其中所述第二偏置晶体管被配置为提供第二偏置电流以在所述第二晶体管关断时驱动所述输出信号。

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