KR100954896B1 - 패킷 데이터를 위한 제어 정보를 발생시키는 방법 및 장치 - Google Patents

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Abstract

본 발명은 데이터 패킷이 전송측으로부터 적어도 하나의 타임슬롯을 통해 전송되고, 상기 데이터 패킷이 전송되는 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값이 계산되며, 상기 값과 정보는 전송측으로부터 전송되며, 상기 전송된 값과 상기 정보는 수신측에서 수신되며, 상기 값은 상기 수신된 정보로부터 재계산되며, 상기 데이터 패킷이 전송되는 상기 타임슬롯의 개수는 상기 계산된 값과 상기 재계산된 값으로부터 결정되는 통신 시스템 및 기술에 관한 것이다. 본 요약서는 검색자 및 다른 독자가 기술적인 개시물의 주요 주제를 신속하게 확인할 수 있도록 하는 요약서를 요구하는 규정에 따라 제공되는 점에 유의하여야 한다. 이는 청구항의 사상 또는 의미를 해석하거나 제한하기 위해 사용되는 것이 아니라는 점을 알아야 한다.

Description

패킷 데이터를 위한 제어 정보를 발생시키는 방법 및 장치{METHOD AND APPARATUS FOR GENERATING CONTROL INFORMATION FOR PACKET DATA}
본 출원은 2001년 5월 7일에 특허된 임시 출원 번호 60/289,450 및 2001년 5월 30일에 특허된 임시 출원 번호 60/294,674에서 35 U.S.C. §119(e)하의 우선권을 청구하며, 상기 내용은 본 명세서에서 참조로서 통합된다.
본 발명은 일반적으로 통신 시스템에 관한 것이며, 특히, 패킷 데이터 전송을 위한 제어 정보를 발생하는 시스템 및 기술에 관한 것이다.
현대의 통신 시스템은 다수의 사용자가 공통의 통신 매체를 액세스하도록 설계된다. 다수의 다중-액세스 기술은 당업자에게 시분할 다중-액세스(TDMA), 주파수 분할 다중-액세스, 공간 분할 다중-액세스, 극 분할 다중-액세스, 코드 분할 다중-액세스(CDMA), 및 다른 유사한 다중-액세스 기술과 같이 공지되어 있다. 다중-액세스 개념은 다수의 사용자 액세스를 공통의 통신 매체에 허용하는 채널 할당 방법이다. 채널 할당은 특정 다중-액세스 기술에 따라 다양한 형태로 이루어질 수 있다. 예를 들어, FDMA 시스템에서, 전체 주파수 스펙트럼은 다수의 더 작은 서브-밴드로 분할되고, 각 사용자에게는 통신 매체를 액세스하도록 각자 자신의 서브-밴드가 제공된다. 선택적으로, TDMA 시스템에서, 각 사용자는 주기적으로 순환하는 타임슬롯 동안 전체 주파수 스펙트럼을 제공받는다. CDMA 시스템에서, 각 사용자는 모든 시간에 대하여 전체 주파수 스펙트럼을 제공받지만, 고유 코드를 사용하여 전송을 구별한다.
CDMA는 스펙트럼 확산 통신에 기초한 변조 및 다중 액세스 기술이다. CDMA 통신 시스템에서, 다수의 신호는 동일한 주파수 스펙트럼을 공유한다. 이는 반송파를 변조하는 서로다른 코드를 가지고 각 신호를 전송함으로써 달성되며, 그리하여, 신호 파형의 스펙트럼을 확산한다. 전송된 신호는 수신기에서 복조기에 의해 대응 코드를 사용하여 원하는 신호의 스펙트럼을 역확산시킴으로써 분리된다. 코드가 매칭되지 않는 원하지 않는 신호는 대역폭 내에서 역확산되지 않으며, 단지 잡음에 기여한다.
다중 액세스 통신을 위한 CDMA 기술의 사용은 일반적으로 종래의 TDMA 및 FDMA에 비해 증가된 사용자 용량을 제공한다. 결과적으로, 더 많은 사용자가 네트워크에 액세스 할 수 있거나, 하나 또는 그 이상의 기지국을 통해 서로 통신할 수 있다. CDMA 시스템에서, 채널 할당은 월시 코드로 공지된 직교 시퀀스에 기초한다. 특정 통신 애플리케이션에 따라, 임의의 개수의 월시 코드 채널은 파일럿 채널과 같은 다양한 제어 채널 및 다른 공통으로 사용되는 제어 채널을 지원하기 위해 요구될 수 있다. 상기 제어 채널은 시스템 자원을 소비하는 경향이 있으며, 따라서 트래픽을 처리하기 위해 사용할 수 있는 자원을 감소시킴으로써 사용자 용량을 감소시킨다. 지난 수년간 무선 애플리케이션에서의 거대한 증가로 인해 더 많은 시스템 자원들을 트래픽에 할당함으로써 사용자 용량을 최대화시키기 위해 계산 복잡성을 감소시키는 더 효율적이고 강한 제어 채널 방법론에 대한 필요성이 존재한다.
본 발명의 일 양상에서, 통신 방법은 전송측으로부터 적어도 하나의 타임슬롯에 걸쳐 데이터 패킷을 전송하는 단계, 상기 데이터 패킷이 전송되는 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하는 단계, 상기 전송측으로부터 상기 값과 상기 정보를 전송하는 단계, 수신측에서 상기 전송된 값과 상기 정보를 수신하는 단계, 상기 수신된 정보로부터 상기 값을 재계산하는 단계, 및 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷이 전송되는 상기 타임슬롯 개수를 결정하는 단계를 포함한다.
본 발명의 또다른 양상에서, 통신 시스템은 적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키고, 상기 데이터 패킷의 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하도록 구성된 채널 엘리먼트와 상기 데이터 패킷, 상기 값 및 상기 정보를 전송하도록 구성된 전송기를 가지는 기지국과 상기 기지국으로부터 상기 값과 상기 정보를 수신하도록 구성된 수신기, 및 상기 수신된 정보로부터 상기 값을 재계산하여, 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷의 상기 타임슬롯 개수를 결정하도록 구성된 프로세서를 가지는 가입자국을 포함한다.
본 발명의 또다른 양상에서, 전송 장치는 적어도 하나의 타임슬롯에 걸쳐 계속되는 데이터 패킷을 발생시키고, 상기 데이터 패킷의 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하도록 구성된 채널 엘리먼트, 및 상기 데이터 패킷, 상기 값 및 상기 정보를 전송하도록 구성된 전송기를 포함한다.
본 발명의 또다른 양상에서, 수신 장치는 적어도 하나의 타임슬롯에 걸쳐전송된 데이터 패킷과 상기 데이터 패킷이 전송되는 타임슬롯의 개수의 함수인 초기값과 정보로부터 계산되는 하나의 값과 정보를 수신하도록 구성된 수신기, 및 상기 수신된 정보로부터 상기 값을 재계산하여 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷이 전송되는 상기 타임슬롯 개수를 결정하도록 구성된 프로세서를 포함한다.
본 발명의 또다른 양상에서, 통신 방법을 수행하기 위해 컴퓨터 프로그램에 의해 실행가능한 명령의 프로그램을 수록한 컴퓨터-판독가능한 매체로서, 상기 통신 방법은 적어도 하나의 타임슬롯에 걸쳐 계속되는 데이터 패킷을 발생시키는 단계, 상기 데이터 패킷의 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하는 단계, 및 통신 매체를 통해 전송하기 위해 상기 데이터 패킷, 상기 값, 및 상기 정보를 포맷하는 단계를 포함한다.
본 발명의 또다른 양상에서, 통신 시스템은 적어도 하나의 타임슬롯에 걸쳐 계속되는 데이터 패킷을 발생시키기 위한 수단, 상기 데이터 패킷의 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하기 위한 수단, 및 상기 데이터 패킷, 상기 값 및 상기 정보를 전송하기 위한 수단을 가지는 기지국, 및 상기 기지국으로부터 상기 값과 상기 정보를 수신하기 위한 수단, 상기 수신된 정보로부터 상기 값을 재계산하기 위한 수단, 및 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷의 상기 타임슬롯 개수를 결정하기 위한 결정 수단을 가지는 가입자국을 포함한다.
본 발명의 또다른 양상에서, 전송 장치는 적어도 하나의 타임슬롯에 걸쳐 계속되는 데이터 패킷을 발생시키기 위한 수단, 상기 데이터 패킷의 타임슬롯의 개수의 함수인 초기값과 정보로부터 하나의 값을 계산하기 위한 수단, 및 통신 매체를 통해 전송하기 위해 상기 데이터 패킷, 상기 값, 및 상기 정보를 포맷하기 위한 수단을 포함한다.
본 발명의 또다른 양상에서, 수신 장치는 적어도 하나의 타임슬롯에 걸쳐 전송된 데이터 패킷, 상기 데이터 패킷이 전송되는 타임슬롯의 개수의 함수인 초기값과 정보로부터 계산되는 하나의 값, 및 정보를 수신하기 위한 수단과 상기 수신된 정보로부터 상기 값을 재계산하기 위한 수단, 및 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷이 전송되는 상기 타임슬롯 개수를 결정하기 위한 결정 수단을 포함한다.
본 발명의 다른 특징들이 이하의 실시예로부터 당해 기술분야에서 통상의 지식을 가진 자에게 용이하게 명백할 것이며, 상기 실시예는 단순히 설명을 위해 본 발명의 단지 예시적인 실시예들로서 제시되고 기재된다. 구현될 바와 같이, 본 발명은 다른 그리고 상이한 실시예들이 가능하며, 그 몇가지 세부사항들은 다양한 점들에서 변형이 가능하고, 이들 모두는 본 발명을 벗어나는 것이 아니다. 따라서, 도면들과 실시예는 본질적으로 예시적인 것으로서 간주되어야 하며, 한정적인 것으로 간주되는 것이 아니다.
부가된 도면과 결합하여 하기에 설명되는 상세한 설명은 본 발명의 예시적인 실시예의 설명으로 사용되며, 본 발명이 실행될 수 있는 실시예만을 나타내도록 의도되는 것은 아니다. 상기 설명을 통해 사용되는 "예시적인"이라는 용어는 "일례, 보기, 또는 실례로써 제공되는"을 의미하며, 반드시 다른 실시예를 통해 바람직하게 또는 유리하게 해석되어야할 필요는 없다. 상세한 설명은 본 발명의 완벽한 이해를 제공하기 위해 더 상세한 설명을 포함한다. 그러나, 본 발명은 상기와 같이 구체적인 상세한 설명 없이 실행될 수 있음이 당업자에게 인식될 것이다. 임의의 경우에, 본 발명의 개념을 모호하게 하는 것을 피하기 위해 공지된 구조 및 장치가 블럭 다이어그램 형태로 도시된다.
통신 시스템의 예시적인 실시예에서, 데이터 패킷은 하나 또는 그 이상의 타임슬롯 동안 전송될 수 있다. 각각의 데이터 패킷을 수반하는 것은 정보 서브 패킷이다. 정보 서브 패킷은 상응하는 데이터 패킷을 디코딩하기 위한 정보 및 상기 정보를 사용하여 초기값으로부터 계산된 값을 포함한다. 전송시 내장된 값은 상응하는 데이터 패킷을 전송하기 위해 사용되는 타임슬롯의 개수를 결정하기 위해 사용될 수 있다.
상기 제어 채널 기술의 다양한 양상은 회선-교환 음성 및 고속 패킷 데이터 애플리케이션을 지원하는 CDMA 통신 시스템의 개념에서 설명될 것이다. 그러나, 당업자는 상기 제어 채널 기술이 마찬가지로 다양한 다른 통신 환경에서 사용하기에 적합하다는 것을 인식할 것이다. 따라서, CDMA 통신 시스템에서 임의의 참조는 단지 상기와 같은 본 발명의 양상이 다양한 범위의 애플리케이션을 포함하고 있음 을 이해하면서 본 발명의 발명 양상을 설명하도록 의도된다.
도 1은 예시적인 회선-교환 음성 및 고속 패킷 데이터 애플리케이션을 지원하는 CDMA 통신 시스템의 간략화된 기능 블럭 다이어그램이다. 기지국 제어기(102)는 네트워크(104)와 지리적인 영역에 분포된 모든 기지국 사이에 인터페이스를 제공하기 위해 사용될 수 있다. 지리적인 영역은 셀 또는 섹터라 공지된 서브영역으로 분할된다. 기지국은 일반적으로 서브영역 내의 모든 가입자국을 서비스하도록 할당된다. 용이한 설명을 위해, 단 하나의 기지국(106)이 도시된다. 가입자국(108)은 네트워크(104)에 액세스 할 수 있거나, 기지국 제어기(102)의 제어 하에 하나 또는 다수의 기지국을 통해 다른 가입자국(비도시)과 통신할 수 있다.
도 2는 도 1의 예시적인 CDMA 통신 시스템의 기본적인 서브시스템을 설명하는 예시적인 기능 블럭 다이어그램이다. 기지국 제어기(102)는 다수의 선택기 엘리먼트를 포함하지만, 단지 하나의 선택기 엘리먼트(202)만이 간략화를 위해 도시된다. 하나의 선택기 엘리먼트는 단일 가입자국(108)과 통신시 하나 또는 다수의 기지국 사이의 전송을 제어하기 위해 사용된다. 호출이 개시되면, 호출 제어 프로세서(204)는 선택기 엘리먼트(202) 및 기지국(106)사이의 접속을 확립시키기 위해 사용될 수 있다. 기지국(106)은 그후에 MAC(매체 액세스 제어) ID를 할당하여 상기 접속을 통해 가입자국(108)으로 향하는 통신을 식별할 수 있다. 할당된 MAC ID는 호출의 셋업 동안 시그널링 메세지의 교환과 함께 기지국(106)으로부터 가입자국(108)으로 전송될 수 있다.
선택기 엘리먼트(202)는 네트워크(104)로부터 회선-교환 음성 및 데이터를 수신하도록 구성될 수 있다. 선택기 엘리먼트(202)는 회선-교환 음성 및 데이터를 지정된 가입자국(108)과 통신하는 각각의 기지국에 전송한다. 기지국(106)은 기지국(106)으로부터 하나 또는 그 이상의 가입자국으로의 고속 데이터 전달을 위한 순방향 패킷 데이터 채널을 포함하는 순방향 링크 전송을 발생시킨다. 순방향 링크는 기지국(106)으로부터 가입자국(108)으로의 전송을 말한다. 순방향 패킷 데이터 채널은 회선-교환 음성 및 데이터 사용자의 요구에 따라 임의의 개수의 월시 코드 서브채널로 구성된다. 순방향 패킷 데이터 채널은 일반적으로 시분할 다중화된 방식으로 한 시간에 하나의 가입자국을 서비스한다.
기지국(106)은 가입자국(108)으로의 전송 이전에 선택기 엘리먼트(202)로부터의 데이터를 버퍼링하는 데이터 큐(206)를 포함할 수 있다. 데이터 큐(206)로부터의 데이터는 채널 엘리먼트(208)에 제공될 수 있다. 채널 엘리먼트(208)는 상기 데이터를 다수의 데이터 패킷으로 분할한다. 선택기 엘리먼트(202)로부터 데이터를 효율적으로 전송하기 위해 요구되는 데이터 패킷의 개수에 따라, 임의의 개수의 월시 코드 서브채널이 사용될 수 있다. 채널 엘리먼트(208)는 그후에 터보 코딩과 같은 반복적인 코딩 프로세서를 사용하여 데이터를 인코딩하고, 긴(long) 의사-무작위 잡음(PN) 시퀀스를 사용하여 상기 인코딩된 심볼을 스크램블하며, 상기 스크램블된 심볼을 인터리빙한다. 임의의 또는 전체의 인터리빙된 심볼은 그후에 초기 순방향 링크 전송 또는 재전송을 위한 데이터 서브 패킷을 형성하기 위해 선택될 수 있다. 데이터 서브 패킷 심볼은 그후에 QPSK(직교 위상 쉬프트 키잉), 8-PSK, 16-QAM(직교 진폭 변조), 또는 당업자에게 공지된 다른 변조 방식을 사용하여 채널 엘리먼트(208)에 의해 변조되고, 동위상(I) 및 직교(Q) 성분으로 디멀티플렉싱되며, 개별 월시 코드를 사용하여 커버링된다. 각각의 월시 코드 서브채널에 대한 데이터 서브 패킷은 그후에 채널 엘리먼트(208)에 의해 결합될 수 있으며, 짧은(short) PN 코드를 사용하여 직교 확산될 수 있다. 짧은 PN 코드는 하나의 서브영역으로부터 또 다른 하나의 서브영역을 분리시키기 위해 사용되는 제 2 코딩 계층이다. 이 방식은 모든 서브영역에서 월시코드의 재사용을 허용한다. 확산된 월시 서브채널은 그후에 안테나(212)를 통해 기지국(106)으로부터 가입자국(108)으로의 순방향 링크를 통한 전송 이전의 필터링, 상향변환, 증폭을 위해 전송기(210)에 제공될 수 있다.
제어 및 스케줄링 기능은 채널 스케줄러(214)에 의해 제공될 수 있다. 채널 스케줄러(214)는 데이터 큐(206)로부터 가입자국(108)에 전송하기 위한 데이터의 양을 나타내는 큐의 크기를 수신하여 기지국(106)과 가입자국(108)사이의 통신 채널의 품질에 기초하여 스루풋율을 최대화시키고 전송 지연을 최소화시키도록 순방향 링크에 대한 데이터 서브 패킷 크기와 데이터 속도를 스케줄링 한다. 데이터 패킷 또는 서브 패킷 크기는 내부에 포함된 비트의 개수에 의해 정의된다. 스케줄링된 데이터 패킷 크기 및 데이터 속도에 따라, 데이터 서브 패킷은 하나 또는 그 이상의 타임슬롯을 통해 전송될 수 있다. CDMA 통신 시스템의 한 예시적인 실시예에서, 데이터 서브 패킷은 1, 2, 4, 또는 8개의 1.25ms 타임슬롯을 통해 전송된다.
채널 스케줄러(214)는 또한 기지국(106)과 가입자국(108)사이의 통신 채널의 품질에 기초하여 데이터 서브 패킷의 변조 포맷을 스케줄링할 수 있다. 예를 들 어, 간섭이 전혀 없는, 상대적으로 왜곡에 영향받지 않는 환경에서, 채널 스케줄러(214)는 16-QAM 변조 포맷을 사용하여 한개의 타임슬롯을 통해 각각의 데이터 서브 패킷을 전송하기 위해 높은 데이터 속도를 스케줄링할 수 있다. 반대로, 열악한 채널 조건을 가지는 가입자국에 대하여, 채널 스케줄러(214)는 QPSK 변조 포맷을 사용하여 8개의 타임슬롯을 통해 각각의 데이터 서브 패킷을 전송하기 위해 낮은 데이터 속도를 스케줄링할 수 있다. 시스템의 스루풋율을 최대화시키기 위한 데이터 속도 및 변조 포맷의 최적의 결합은 당업자에 의해 용이하게 결정될 수 있다.
기지국(106)에 의해 발생된 순방향 링크 전송은 또한 순방향 패킷 데이터 채널과 관련된 하나 또는 그 이상의 순방향 패킷 데이터 제어 채널을 포함할 수 있다. 다수의 타임슬롯 배열을 가지는 종래의 고속 패킷 데이터 시스템은 때때로 두개의 순방향 패킷 데이터 제어 채널: 순방향 제 1 패킷 데이터 제어 채널 및 순방향 제 2 패킷 데이터 제어 채널을 사용한다. 순방향 제 2 패킷 데이터 제어 채널은 순방향 패킷 데이터 채널을 통해 상응하는 데이터 서브 패킷을 수신하거나 디코딩하기 위해 가입자국에 의해 사용될 수 있는 정보 서브 패킷을 전달한다. 순방향 패킷 데이터 채널과 유사한 방식으로, 순방향 제 2 패킷 데이터 제어 채널에 의해 전달되는 정보 서브 패킷은 서로다른 채널 조건을 가지는 다양한 가입자국과의 통신을 최적화하도록 하나 또는 그 이상의 타임슬롯을 통해 전송될 수 있다. CDMA 통신 시스템의 하나의 예시적인 실시예에서 정보 서브 패킷은 상응하는 데이터 서브 패킷에 의해 점유되는 타임슬롯의 개수에 따라 1, 2, 또는 4개의 1.25ms 타임슬 롯에서 순방향의 제 2 패킷 데이터 제어 채널을 통해 전송될 수 있다. 예를 들어, 정보 서브 패킷은 1-슬롯 데이터 서브 패킷을 위한 한개의 슬롯, 2-슬롯 데이터 서브 패킷을 위한 2개의 슬롯, 또는 4-슬롯 또는 8-슬롯 데이터 서브 패킷을 위한 4개의 슬롯을 통해 전송될 수 있다. 4-슬롯 및 8-슬롯 데이터 서브 패킷 포맷을 구별하기 위해 다양한 방법이 사용될 수 있다. 데이터 서브 패킷이 4개의 타임슬롯을 통해 전송되는지 또는 8개의 타임슬롯을 통해 전송되는지에 따라 기지국에서 심볼 시퀀스를 재정렬하기 위해 서로다른 인터리버를 사용하는 것이 한가지 방법이다. 순방향의 제 2 패킷 데이터 제어 채널을 통한 정보 서브 패킷에 의해 점유되는 타임슬롯의 개수는 순방향의 제 1 패킷 데이터 제어 채널을 통해 전달되는 정보로부터 결정될 수 있다.
다중 슬롯 전송을 사용하는 CDMA 통신 시스템의 적어도 하나의 실시예에서, 제 1 및 제 2 패킷 데이터 제어 채널은 하나의 순방향 패킷 데이터 제어 채널로 통합될 수 있다. 본 실시예에서, 순방향 패킷 데이터 제어 채널을 통해 전달되는 정보 서브 패킷에 의해 점유되는 타임슬롯의 개수는 서브 패킷 자체 내의 정보로부터 다양한 방식으로 결정될 수 있다. 예를 들어, 순환 중복 검사(CRC)값은 순방향 패킷 데이터 제어 채널을 통해 전달되는 정보 서브 패킷에 포함될 수 있다. CRC는 정보서브 패킷을 형성하는 비트 시퀀스에 대해 공지된 알고리즘을 수행함으로써 계산된다. 상기 알고리즘은 본질적으로 나눗셈 프로세스이며, 상기 정보 서브 패킷내의 비트의 전체 스트링은 임의의 사전 선택된 상수에 의해 나누어지는 하나의 이진수가 되도록 간주된다. 상기 나눗셈의 결과인 몫의 값은 버려지고 임의의 나머지는 CRC값으로 유지된다. 알고리즘은 소프트웨어 내에서 프로그래밍 되거나, 선택적으로 하드웨어에 의해 계산될 수 있다. 하드웨어는 하나 또는 그 이상의 게이팅 함수와 결합된 쉬프트 레지스터를 사용하여 실행될 수 있다. 쉬프트 레지스터는 한번에 일 비트씩 정보 서브 패킷을 수신하도록 구성된다. 상기 프로세스의 종료시에 쉬프트 레지스터의 내용은 나누기 함수의 나머지 값이거나 CRC값이 된다. 상기 기술은 당업자에게 잘 공지되어 있다.
가입자국에서, CRC 검사 기능은 MAC ID를 통해 가입자국에서 처리되는 정보 서브 패킷을 통해 수행될 수 있다. 특히, CRC는 하나 또는 그 이상의 타임슬롯을 통해 재계산될 수 있으며, 재계산된 CRC값은 순방향 링크 전송시 내장된 전송된 CRC값과 비교될 수 있다. 정보 서브 패킷의 길이, 즉 정보 서브 패킷에 의해 점유된 타임슬롯의 개수는 그후에 순방향 링크 전송시 입력된 CRC값과 매칭되는 재계산된 CRC값으로부터 결정될 수 있다. 예를 들어, 만약 두개의 타임슬롯을 통해 가입자국에 의해 계산된 CRC값이 순방향 링크 전송을 통해 입력된 CRC값과 매칭되면, 정보 서브 패킷의 길이는 2개의 타임슬롯이 된다. 만약 가입자국에 의해 계산된 CRC값이 순방향 링크전송시 입력된 CRC값과 전혀 매칭되지 않으면, 그후에 가입자국은 상응하는 데이터 서브 패킷이 또다른 가입자국을 위해 의도된 것으로 추측한다.
정보 서브 패킷에 의해 점유된 타임슬롯의 개수가 결정되면, 상응하는 데이터 서브 패킷을 디코딩하도록 사용될 수 있다. 만약 가입자국이 데이터 패킷을 성공적으로 디코딩할 수 있으면(이는 현재의 데이터 서브 패킷 및 상기 데이터 패킷에 대한 임의의 이전에 수신된 데이터 패킷을 포함함), 가입자국은 기지국에 응답확인(ACK)을 전송한다. 만약 데이터 패킷이 성공적으로 디코딩되지 않으면, 가입자국은 그후에 추가의 데이터 서브 패킷을 요청하는 부정 응답(NACK)을 전송한다. 데이터 패킷은 데이터 패킷이 CRC 검사되는 경우 성공적으로 디코딩되는 것으로 간주된다.
CRC 보호(protected)된 서브 패킷은 제어 채널의 순방향 패킷 데이터의 오류-경보 가능성을 감소시킴으로써 증가된 시스템 스루풋율을 제공할 수 있다. 오류-경보 가능성은 가입자국이 다른 가입자국을 위해 의도된 서브 패킷을 잘못 디코딩하려고 할 가능성이다.
CRC 값은 4-슬롯 및 8-슬롯간의 데이터 서브 패킷 포맷을 구별하기 위해 사용될 수 있다. 이는 데이터 서브 패킷의 포맷에 따라 두개의 서로다른 값 중 하나의 값으로 초기 CRC를 세팅시킴으로써 수행될 수 있다. 초기 CRC값은 정보 서브 패킷이 쉬프팅되기 이전의 쉬프트 레지스터의 내용을 말한다. CRC 에러 검출을 사용하는 종래의 CDMA 통신 시스템에서, CRC값은 초기의 CRC값을 모두 "1"로 세팅시키는 절차를 사용하여 계산된다. 임의의 초기 CRC 값이 사용될 수도 있지만, 상기 절차는 1, 2, 또는 4-슬롯 포맷을 가지는 데이터 서브 패킷을 식별하는데 편리한 방식이다. 데이터 서브 패킷이 8-슬롯 포맷을 가지는 경우, CRC값은 초기 CRC값을 모두 "0" 또는 8-슬롯 전송과 4-슬롯 전송을 구분하는 임의의 다른 값으로 세팅시키는 절차를 사용하여 계산될 수 있다. 상기 접근법은 기지국 및 가입자국 모두에서의 계산 복잡성을 감소시키기 때문에 4-슬롯 및 8-슬롯사이의 데이터 서브 패킷을 구별하기 위해 두개의 서로 다른 블럭 인터리버를 사용하는 접근법보다 유리할 수 있다.
채널 엘리먼트(208)는 순방향 패킷 데이터 제어 채널을 위한 정보를 발생하기 위해 사용될 수 있다. 특히, 채널 엘리먼트는 지정된 가입자국을 식별하는 6-비트 MAC ID, 데이터 서브 패킷을 식별하는 2-비트 서브 패킷 ID, 데이터 서브 패킷이 유래된 데이터 패킷을 식별하는 2-비트 ARQ 채널 ID, 및 데이터 서브 패킷의 크기를 나타내는 3-비트 길이의 필드를 패키징함으로써 페이로드(payload)를 발생시킨다.
채널 엘리먼트(208)는 전자 하드웨어, 컴퓨터 소프트웨어, 또는 상기 두 가지의 조합에서 실행될 수 있다. 채널 엘리먼트(208)는 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 반도체(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 성분, 또는 본 명세서에 개시된 하나 또는 그 이상의 기능을 수행하도록 설계된 그들의 임의의 조합을 사용하여 실행될 수 있다. 채널 엘리먼트(208)의 한 예시적인 실시예에서, 채널 엘리먼트 기능은 마이크로프로세서와 같은 범용 프로세서, 또는 채널 엘리먼트 기능을 실행하기 위해 입력된 통신 소프트웨어 계층을 가지는 프로그램 가능한 DSP와 같은 특수용 프로세서를 사용하여 수행될 수 있다. 상기 실시예에서, 통신 소프트웨어 계층은 다양한 인코더, 변조기, 및 다양한 다중 슬롯 전송을 수용하기 위한 지원 기능을 발생하도록 사용될 수 있다.
도 3은 1-슬롯 전송동안 예시적인 순방향 패킷 데이터 제어 채널을 발생시키기 위한 채널 엘리먼트 구성의 기능 블럭 다이어그램이다. 상기 구성에서, 13-비트 페이로드가 CRC 발생기(302)에 제공된다. CRC 발생기(302)는 전체 페이로드 또는 임의의 부분에 대한 CRC값을 계산하기 위해 사용될 수 있다. 페이로드의 단지 일부분에 대한 CRC 값을 계산함으로써, 계산 복잡성이 감소될 수 있다. CRC값은 설계 파라미터에 따라 임의의 개수의 비트가 될 수 있다. 전술된 예시적인 실시예에서, CRC 발생기(302)는 페이로드를 위해 8-비트를 부가한다.
21-비트 CRC 보호된(protected) 페이로드는 인코더 테일 발생기(304)에 제공될 수 있다. 인코더 테일 발생기(304)는 페이로드의 끝(end)에 부가되는 비트의 시퀀스를 발생시킨다. 테일을 구성하는 비트 시퀀스는 가입자국에서의 디코더가 알려진 상태(state)에서 종료하는 시퀀스를 제공받도록 보장하기 위해 사용되며, 따라서 정확한 디코딩을 촉진한다. 8-비트 테일은 테일 발생기에 의해 발생될 수 있지만, 당업자가 용이하게 인식할 수 있는 것과 같이, 테일은 임의의 길이가 될 수 있다.
인코더 테일을 갖는 29-비트 CRC 보호된 페이로드는 컨벌루션 인코더(306)에 제공될 수 있다. 컨벌루션 인코더(306)는 가입자국에 순방향 에러 정정 기능을 제공하며 특정 설계 파라미터 및 전체 시스템 제약에 따라 임의의 코드율 및 구속장을 사용하여 구현될 수 있다. 도 3에 도시된 예시적인 실시예에서, 컨벌루션 코딩은 구속장 9를 사용하여 1/2 레이트로 수행된다. 결과적으로, 컨벌루션 인코더(306)로의 29-비트 시퀀스 입력은 58-심볼 시퀀스로 인코딩된다. 컨벌루션 인코딩은 공지되어 있으며, 당업자는 수행을 최적화하기 위해 적절한 코드율 및 구속장을 결정하기 위해 성능 트레이드오프를 용이하게 확인할 수 있을 것이다.
펑처(puncture) 엘리먼트(308)는 컨벌루션 인코더(306)의 58-심볼 시퀀스로부터 10개의 심볼을 펑처링하기 위해 사용될 수 있다. 나머지 48-심볼 시퀀스는 1.25ms의 듀레이션(duration)을 가지는 하나의 슬롯 전송에 대해 38.4ksps(초당 킬로-심볼) 레이트를 가져온다. 당업자는 컨벌루션 인코더로부터의 심볼 시퀀스 출력으로부터 펑처링된 심볼의 개수가 컨벌루션 인코더의 코딩 비율과 통신 시스템의 타임슬롯 간격에 기초하여 최적의 심볼 비율을 달성하도록 서로다른 시스템 파라미터에 따라 변화될 수 있다는 것을 용이하게 인식할 것이다.
다양한 프로세싱 기술들이 심볼 시퀀스를 디코딩하는 가입자국에서 디코더의 능력 중 버스트 에러의 영향을 최소화시키도록 48-심볼 시퀀스에 적용될 수 있다. 예를 들어, 펑처 엘리먼트(308)로부터의 48-심볼 시퀀스는 심볼의 시퀀스를 재정렬하는 블럭 인터리버(310)에 제공될 수 있다.
블럭 인터리버(310)로부터의 심볼 시퀀스는 QPSK, 8-PSK, 16-QAM, 또는 당업자에게 공지된 임의의 다른 변조 방식과 같은 다양한 변조 방식을 지원할 수 있는 변조기(314)에 제공될 수 있다. 전술된 예시적인 실시예에서, QPSK 변조기(314)가 사용된다. 변조기(314)로부터 변조된 심볼은 그후에 각각 I 및 Q 성분으로 구분되어 곱셈기(316)를 사용하여 개별 월시코드로 커버링된 후 순방향 패킷 데이터 채널 및 다른 월시 서브채널과 조합될 수 있다. 다수의 월시 서브채널은 그후에 짧은 PN 코드를 사용하여 직교 확산될 수 있으며, 순방향 링크를 통한 기지국(106)으로부터 가입자국(108)으로의 전송 이전에 필터링, 상향변환, 및 증폭을 위해 전송기(210)에 결합될 수 있다(도 2에 도시).
도 4는 2-슬롯 전송을 위한 예시적인 순방향 패킷 데이터 제어 채널을 발생하기 위한 채널 엘리먼트 구성의 기능 블럭 다이어그램이다. 1-슬롯 전송 포맷과 유사한 방식으로, CRC 발생기(302)에 의해 발생된 8-비트 CRC값과 인코더 테일 발생기(304)에 의해 발생된 8-비트 인코더 테일과 함께 13-비트 페이로드가 부가될 수 있다. 그 결과 29-비트 시퀀스는 컨벌루션 인코더(402)에 제공될 수 있다. 2-슬롯 포맷 때문에, 컨벌루션 인코더(402)는 구속장 9를 사용하여 1/4의 레이트로 세팅되어 116-심볼 시퀀스를 발생시킨다. 엘리먼트(404)는 컨벌루션 인코더(402)에 의해 발생된 116-심볼 시퀀스로부터 20개의 심볼을 펑처링하기 위해 사용될 수 있다. 그 결과 96-심볼 시퀀스는 1.25ms 듀레이션을 가지는 2-슬롯 전송에 대해 38.4ksps의 심볼 속도를 지원한다.
채널 엘리먼트의 나머지 기능은 도 3에 대하여 설명된 것과 동일하다. 96-심볼 시퀀스는 인터리빙되고, I 및 Q 성분으로 구분되며, 개별 월시코드와 함께 커버링되어 순방향 패킷 데이터 채널 및 다른 월시 서브채널과 함께 조합된다. 다수의 월시 서브채널은 그후에 짧은 PN 코드를 사용하여 직교 확산될 수 있으며, 순방향 링크를 통한 기지국(106)으로부터 가입자국(108)으로의 전송 이전에 필터링, 상향변환, 및 증폭을 위해 전송기에 제공될 수 있다(도 2에 도시).
도 5는 4-슬롯 전송을 위한 예시적인 순방향 패킷 데이터 제어 채널을 발생하기 위한 채널 엘리먼트 구성의 기능 블럭 다이어그램이다. 상기 1 및 2 슬롯 전송 포맷과 유사한 방식으로, CRC 발생기(302)에 의해 발생된 8-비트 CRC값과 인코더 테일 발생기(304)에 의해 발생된 8-비트 테일과 함께 13-비트 페이로드가 부가될 수 있다. 그 결과 29-비트 시퀀스는 20개의 심볼이 96-심볼 시퀀스를 발생하는 펑처 엘리먼트(404)에 의해 펑처링되는 116-심볼 시퀀스를 발생하도록 구속장 9를 사용하여 1/4의 레이트로 컨벌루션 인코더(402)를 사용하여 인코딩될 수 있다.
2개의 슬롯 및 4개의 슬롯 전송 포맷 사이의 주된 차이는 4-슬롯 전송 포맷을 발생하기 위해 펑처 엘리먼트(404) 다음에 시퀀스 반복기(502)가 부가되는 것이다. 시퀀스 반복기(502)는 4-슬롯 전송을 수용하기 위해 192-심볼 시퀀스를 발생하도록 96-심볼 시퀀스를 반복하기 위해 사용될 수 있다. 전술된 예시적인 실시예에서, 시퀀스 반복기(502)는 펑처 엘리먼트(308)의 출력단에 위치된다; 그러나, 시퀀스 반복기(502)는 펑처 엘리먼트(404)의 상향 스트림 또는 하향 스트림에 선택적으로 위치될 수 있다. 시퀀스 반복기(502)는 시스템 요청에 따라 원하는 만큼 여러번 심볼 시퀀스를 반복하도록 구성될 수 있다. 예를 들면, 컨벌루션 인코더(402)는 58-심볼 시퀀스를 발생하기 위해 1/2 레이트로 세팅될 수 있다. 58-심볼 시퀀스는 펑처 엘리먼트(404)에 의해 펑처링된 10개의 심볼을 가질 수 있으며, 4개의 슬롯 전송을 수용하기 위해 시퀀스 반복기(502)에 의해 4번 반복된 결과로서 48-심볼 시퀀스를 가질 수 있다. 당업자는 1, 2, 4, 또는 다른 다수의 타임슬롯 포맷에 대한 시스템 성능을 최적화 시키기 위해 시퀀스 반복기의 반복 횟수 및 컨벌루션 인코더의 속도를 용이하게 조절할 수 있을 것이다.
채널 엘리먼트의 나머지 기능은 도 4에 관련하여 설명된 것과 동일하다. 192-심볼 시퀀스는 인터리빙되고, I 및 Q 성분으로 구분되며, 개별 월시코드와 함 께 커버링되어 순방향 패킷 데이터 채널 및 다른 월시 서브채널과 함께 조합된다. 다수의 월시 서브채널은 그후에 짧은 PN 코드를 사용하여 직교 확산될 수 있으며, 순방향 링크를 통한 기지국(106)으로부터 가입자국(108)으로의 전송 이전에 필터링, 상향변환, 및 증폭을 위해 전송기에 제공될 수 있다(도 2에 도시).
도 2로 되돌아가서, 기지국(106)으로부터의 순방향 링크 전송은 가입자국(108)에서 안테나(214)에 의해 수신된다. 수신된 신호는 안테나(214)로부터 수신기(216)로 라우팅된다. 수신기(216)는 상기 신호를 필터링하고 증폭하여 베이스밴드로 하향 변환시키며, 상기 베이스밴드 신호를 직교 복조한다. 베이스밴드 신호는 그후에 샘플링되어 메모리(218)에 저장된다. 메모리(218)는 순방향 링크 서브 패킷 전송에 대한 최대 허용가능한 타임슬롯 개수를 커버할 수 있는 충분한 샘플을 저장하기에 충분한 크기를 가져야만한다.
예시적인 CDMA 통신 시스템에서, 샘플은 1, 2, 4, 또는 8개의 슬롯 포맷에서 메모리(218)로부터 프로세서(220)로 제공된다. 프로세서(220)는 복조기(222), 인코더(224), CRC 발생기(226) 및 비교기(228)에 의해 도 2 에 도시된 몇가지 기능을 수행한다. 상기 기능은 하드웨어, 프로세서에 의해 수행되는 소프트웨어, 또는 상기 두가지의 조합으로 직접 구현될 수 있다. 프로세서는 범용, 또는 특수 용도의 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 회로, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 요소, 또는 하나 또는 그 이상의 전술된 기능을 수행하도록 설계된 임의의 조합을 사용하여 실행될 수 있다. 당업자는 개별적인 프로세서가 각 기능을 수행하기 위해 사용될 수 있거나, 선택적으로 다수의 기 능이 임의의 프로세서 중에 분할될 수 있음을 인식할 것이다.
CDMA 통신 시스템의 하나의 예시적인 실시예에서, 메모리(218)는 초기에 한 타임슬롯 만큼의 샘플을 복조기(222)에 제공하고, 복조기(222)에서 이들을 짧은 PN 코드를 사용하여 직교 복조되고 월시코드를 사용하여 심볼로 역확산된다. 순방향 패킷 데이터 제어 채널에 대한 심볼 시퀀스는 그후에 QPSK, 8-PSK, 16-QAM, 또는 기지국(106)에 의해 사용되는 임의의 다른 변조 방식을 사용하여 복조될 수 있다. 복조된 심볼 시퀀스는 그후에 디코더(224)에 제공되어 기지국에서 수행되는 신호 처리 기능과 반대 기능, 특히 디-인터리빙 및 디코딩을 수행한다.
디코딩된 비트 시퀀스가 가입자국에 대한 MAC ID를 포함한다고 가정하면, 디코딩된 비트 시퀀스는 CRC 발생기(226)에 제공될 수 있다. CRC 발생기(226)는 초기 CRC값을 모두"1"로 세팅하는 절차를 사용하여 CRC값을 계산한다. 국부적으로 발생된 CRC값은 그후에 비교기(228)를 사용하여 순방향 링크 전송시 내장(embed)된 디코딩된 CRC값과 비교된다. 상기 비교의 결과는 순방향 패킷 데이터 제어 채널을 통해 전송된 정보 서브 패킷이 한 타임슬롯이 되는지를 결정하기 위해 사용된다. 만약 국부적으로 발생된 CRC값이 순방향 링크 전송시 입력된 디코딩된 CRC 값과 매칭되면, 정보 서브 패킷은 한 타임슬롯 길이가 되도록 결정되고 페이로드는 상응하는 데이터 서브 패킷을 디코딩하도록 프로세서(220)에 의해 사용될 수 있다.
이와 반대로, 만약 국부적으로 발생된 CRC값이 순방향 링크 전송시 입력된 디코딩된 CRC값과 매칭되지 않으면, 정보 서브 패킷은 변형되거나, 한 타임슬롯 길이 이상이 될 수 있다. 상기 경우에, 프로세서(220)는 복조, 디코딩 및 CRC 검사 기능을 위해 메모리(218)로부터 2개의 타임슬롯 만큼의 샘플을 릴리즈한다. 프로세서(220)는 그후에 모두 "1"로 세팅된 초기의 CRC 값을 사용하여 새로운 CRC 값을 계산하고 국부적으로 발생된 CRC값과 순방향 링크 전송시 입력된 디코딩된 CRC 값을 비교한다. 만약 상기 비교가 성공적이면, 데이터 서브 패킷은 두개의 타임슬롯 길이로 결정된다. 상기 경우에, 정보 서브 패킷의 페이로드는 상응하는 데이터 서브 패킷을 디코딩하기 위해 사용될 수 있다.
국부적으로 발생된 CRC값이 순방향 링크 전송시 입력된 디코딩된 CRC 값과 매칭되지 않는 경우, 그후에 프로세서(220)는 복조, 디코딩, 및 CRC 검사 기능을 위해 메모리(218)로부터 4개의 타임슬롯 만큼의 샘플을 릴리즈한다. 프로세서(220)는 그후에 모두 "1"로 세팅된 초기의 CRC값을 사용하여 새로운 CRC 값을 계산하고 상기 국부적으로 발생된 CRC값을 순방향 링크 전송시 입력된 디코딩된 CRC값과 비교한다. 만약 상기 비교가 성공적이면, 데이터 패킷은 4개의 타임슬롯 길이가 되도록 결정된다. 상기 경우에, 정보 서브 패킷의 페이로드는 상응하는 데이터 서브 패킷을 디코딩하도록 사용될 수 있다.
이와 반대로, 만약 국부적으로 발생된 값이 순방향 링크 전송시 입력된 디코딩된 CRC값과 매칭되지 않으면, 그후에 프로세서(220)는 상기 디코딩된 CRC값이 모두 "0"으로 세팅된 초기 CRC값을 사용하여 기지국에서 계산된 CRC값에 대하여 유효한 지를 결정한다. 모두 "0"으로 세팅된 초기 CRC 값을 사용하여 국부적으로 발생된 CRC값을 재계산하는 한가지 방법이 있다. 또다른 접근법은 국부적으로 (모두"1"로 세팅된 초기 CRC값으로) 발생된 CRC값과 미리 결정된 비트 시퀀스사이에서 비트-바이-비트(bit-by-bit) 모듈로-2 덧셈(modulo-2 addition)을 수행하는 것이다. 미리 결정된 비트 시퀀스는 두가지 가능한 초기 CRC 값(모두 "1" 및 모두 "0")사이에서 비트-바이-비트 모듈로-2 덧셈을 수행하고 페이로드 비트 수와 동일한 수의 스트링 "0"비트를 비트-바이-비트 모듈로-2 덧셈의 결과합으로 세팅된 초기 CRC값으로 유사한 CRC 발생기에 제공(feed)함으로써 얻어지는 CRC값을 계산함으로써 계산될 수 있다. 그 결과적인 CRC값은 CRC값이 모두 "0"으로 세팅된 초기 CRC을 사용하여 계산되는 경우와 동일하다.
상기 방식에 상관없이, 재계산된 CRC값은 순방향 링크 전송시 내장된 디코딩된 CRC 값과 비교될 수 있다. 만약 상기 두 값이 매칭되면, 데이터 서브 패킷은 8 슬롯 길이로 결정되며, 페이로드는 상응하는 데이터 서브 패킷을 디코딩하기 위해 사용될 수 있다. 만약 상기 두 값이 매칭되지 않으면, 가입자국은 상응하는 데이터 서브 패킷이 다른 가입자국을 위해 지정된 것으로 가정한다.
당업자는 본 명세서에 개시된 실시예와 관련하여 설명된 다양한 논리적인 블럭, 모듈, 회로, 및 알고리즘이 전자하드웨어, 컴퓨터 소프트웨어, 또는 그들의 조합으로서 실행될 수 있음을 인식할 것이다. 상기 하드웨어 및 소프트웨어의 상호교환가능성을 명백히 설명하기 위해, 다양한 요소, 블럭, 모듈, 회로, 및 알고리즘이 그들의 기능성에 관련하여 전술되었다. 상기 기능성이 하드웨어로 실행되는지 또는 소프트웨어로 실행되는지의 여부는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약에 따라 결정한다. 당업자는 각각의 특정 애플리케이션을 위해 다양한 방식으로 설명된 기능성을 실행할 수 있지만, 상기 실행 결정은 본 발명의 영역 으로부터 벗어나는 것으로 해석될 수 없다.
본 명세서에서 개시된 실시예와 관련하여 다양하게 설명되는 논리적인 블럭, 모듈, 및 회로는 범용 프로세서, DSP, ASIC, FPGA, 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 요소, 또는 본 명세서에 개시된 기능을 수행하도록 설계된 그들의 임의의 조합을 사용하여 실행되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서가 될 수 있지만, 선택적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계가 될 수 있다. 프로세서는 또한 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 또는 그 이상의 마이크로프로세서, 또는 임의의 다른 구성으로 실행될 수 있다.
본 명세서에 개시된 실시예와 관련하여 설명되는 방법 또는 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 그들의 조합에서 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드디스크, 제거가능한 디스크, CD-ROM 또는 임의의 다른 저장 매체 형태로 당업자에게 공지된다. 예시적인 저장 매체는 저장매체로부터 정보를 판독하고 정보를 기록할 수 있는 프로세서에 접속된다. 선택적으로, 저장 매체는 프로세서의 필수 구성요소이다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC은 사용자 터미널 내에 상주할 수 있다. 선택적으로, 프로세서 및 저장 매체는 사용자 터미널 내에서 이산요소로서 상주할 수 있다.
개시된 실시예의 전술된 설명은 당업자가 본 발명을 구현하고 이용하기에 용이하도록 하기 위하여 제공되었다. 이들 실시예에 대한 여러 가지 변형은 당 업자에게 자명하며, 여기서 한정된 포괄적인 원리는 본 발명의 사용 없이도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 설명된 실시예에 한정되는 것이 아니며, 여기에 개시된 원리 및 신규한 특징에 나타낸 가장 넓은 범위에 따른다.
도 1은 예시적인 CDMA 통신 시스템의 기능 블럭 다이어그램이다.
도 2는 도 1의 예시적인 CDMA 통신 시스템의 기본적인 서브시스템을 도시하는 기능 블럭 다이어그램이다.
도 3은 하나의 타임슬롯 포맷을 가지는 정보 서브 패킷을 발생하기 위해 구성된 예시적인 채널 엘리먼트를 도시하는 기능 블럭 다이어그램이다.
도 4는 두개의 타임슬롯 포맷을 가지는 정보 서브 패킷을 발생하기 위해 구성된 예시적인 채널 엘리먼트를 도시하는 기능 블럭 다이어그램이다.
도 5는 4개의 타임슬롯 포맷을 가지는 정보 서브 패킷을 발생하기 위해 구성된 예시적인 채널 엘리먼트를 도시하는 기능 블럭 다이어그램이다.

Claims (44)

  1. 통신 방법으로서:
    전송측으로부터 적어도 하나의 타임슬롯을 통해 데이터 패킷을 전송하는 단계;
    초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 값을 계산하는 단계 － 상기 초기값은 상기 데이터 패킷 전송의 타임 슬롯들의 개수의 함수임 － ;
    상기 전송측으로부터 상기 계산된 값과 상기 정보를 전송하는 단계;
    수신측에서 상기 계산된 값과 상기 정보를 수신하는 단계;
    상기 수신된 정보로부터 상기 계산된 값을 재계산하는 단계; 및
    상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷 전송의 타임슬롯 개수를 결정하는 단계를 포함하는 통신 방법.
  2. 제 1 항에 있어서,
    상기 계산된 값 및 상기 재계산된 값은 순환 중복 검사(cyclic redundancy check) 값들을 포함하는, 통신 방법.
  3. 제 2 항에 있어서,
    상기 계산된 값은, 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되면 제 1 초기값을 가지고 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되면 제 2 초기값을 가지는, 초기 순환 중복 검사 값을 포함하는 초기값으로 산출되는, 통신 방법.
  4. 제 3 항에 있어서,
    상기 데이터 패킷은 상기 제 1 개수의 타임슬롯들을 통해 전송되고, 상기 데이터 패킷 전송의 상기 타임슬롯들의 개수의 상기 결정 단계는 상기 계산된 순환 중복 검사 값과 상기 재계산된 순환 중복 검사 값을 비교하는 단계를 포함하는, 통신 방법.
  5. 제 3 항에 있어서,
    상기 데이터 패킷은 상기 제 2 개수의 타임슬롯들을 통해 전송되고, 상기 데이터 패킷 전송의 상기 타임슬롯들의 개수의 상기 결정 단계는 미리 결정된 값과 상기 재계산된 순환 중복 검사 값의 모듈로-2 덧셈(modulo-2 addition)을 수행하는 단계 및 상기 모듈로-2 덧셈의 결과와 상기 계산된 순환 중복 검사 값을 비교하는 단계를 포함하는, 통신 방법.
  6. 제 3 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 통신 방법.
  7. 제 6 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯들을 포함하며, 상기 타임슬롯들 각각은 1.25 밀리초(milisecond)인, 통신 방법.
  8. 통신 시스템으로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키고 초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 계산된 값을 산출(compute)하도록 구성되는 채널 엘리먼트, 및 상기 데이터 패킷, 상기 계산된 값 및 상기 정보를 전송하도록 구성되는 송신기를 포함하는 기지국 － 상기 초기값은 상기 데이터 패킷의 타임슬롯들의 개수의 함수임 － ; 및
    상기 기지국으로부터 상기 계산된 값과 상기 정보를 수신하도록 구성되는 수신기, 및 상기 수신된 정보로부터 상기 계산된 값을 재계산하고 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷의 상기 타임슬롯들의 개수를 결정하도록 구성되는 프로세서를 포함하는 가입자국을 포함하는 통신 시스템.
  9. 제 8 항에 있어서,
    상기 계산된 값 및 상기 재계산된 값은 순환 중복 검사 값들을 포함하는, 통신 시스템.
  10. 제 9 항에 있어서,
    상기 채널 엘리먼트는, 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되는 경우 제 1 초기값으로 세팅되고 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되는 경우 제 2 초기값으로 세팅되는 초기 순환 중복 검사 값을 포함하는 초기값으로 상기 계산된 값을 생성하도록 추가로 구성되는, 통신 시스템.
  11. 제 10 항에 있어서,
    상기 데이터 패킷은 상기 제 1 개수의 타임슬롯들을 통해 전송되고, 프로세서는 상기 계산된 순환 중복 검사 값과 상기 재계산된 순환 중복 검사 값을 비교함으로써 상기 데이터 패킷의 상기 타임슬롯들의 개수를 결정하도록 추가로 구성되는, 통신 시스템.
  12. 제 10 항에 있어서,
    상기 데이터 패킷은 상기 제 2 개수의 타임슬롯들을 통해 전송되고, 상기 프로세서는 미리 결정된 값과 상기 재계산된 순환 중복 검사 값의 모듈로-2 덧셈 및 상기 모듈로-2 덧셈의 결과와 상기 계산된 순환 중복 검사 값의 비교로써 상기 데이터 패킷의 타임 슬롯들의 개수를 결정하도록 추가로 구성되는, 통신 시스템.
  13. 제 10 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 통신 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯들을 포함하며, 상기 타임 슬롯들 각각은 1.25 밀리초인, 통신 시스템.
  15. 전송 장치로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키고, 초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 계산된 값을 산출하도록 구성되는 채널 엘리먼트 － 상기 초기값은 상기 데이터 패킷의 타임슬롯들의 개수의 함수임 － ; 및
    상기 데이터 패킷, 상기 계산된 값 및 상기 정보를 전송하도록 구성되는 송신기를 포함하는 전송 장치.
  16. 제 15 항에 있어서,
    상기 계산된 값은 순환 중복 검사 값을 포함하는, 전송 장치.
  17. 제 16 항에 있어서,
    상기 채널 엘리먼트는, 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되는 경우에는 제 1 초기값을 가지고 그리고 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되는 경우에는 제2 초기값을 가지는, 초기 순환 중복 검사 값으로 초기값을 세팅하도록 추가로 구성되는, 전송 장치.
  18. 제 17 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 전송 장치.
  19. 제 18 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯들을 포함하며, 상기 타임 슬롯들 각각은 1.25 밀리초인, 전송 장치.
  20. 수신 장치로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷, 및 하나의 계산된 값과 순방향 패킷 데이터 제어 채널용 정보를 수신하도록 구성되는 수신기 － 상기 계산된 값은 초기값과 상기 정보로부터 계산되고, 상기 초기값은 상기 데이터 패킷 전송의 타임슬롯들의 개수의 함수임 － ; 및
    상기 수신된 정보로부터 상기 계산된 값을 재계산하고, 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷 전송의 상기 타임슬롯들의 개수를 결정하도록 구성되는 프로세서를 포함하는 수신 장치.
  21. 제 20 항에 있어서,
    상기 계산된 값 및 상기 재계산된 값은 순환 중복 검사 값들을 포함하는, 수신 장치.
  22. 제 21 항에 있어서,
    상기 프로세서는 상기 계산된 순환 중복 검사 값과 상기 재계산된 순환 중복 검사 값을 비교함으로써 상기 데이터 패킷 전송의 상기 타임슬롯들의 개수를 결정하도록 추가로 구성되는, 수신 장치.
  23. 제 21 항에 있어서,
    상기 프로세서는 상기 재계산된 순환 중복 검사값과 미리 결정된값의 모듈로-2 덧셈 및, 상기 모듈로-2 덧셈의 결과와 상기 계산된 순환 중복 검사 값의 비교로써 상기 데이터 패킷 전송의 상기 타임 슬롯들의 개수를 결정하도록 추가로 구성되는, 수신 장치.
  24. 통신 방법을 수행하기 위해 컴퓨터 프로그램에 의해 실행가능한 명령들의 프로그램을 내장한 컴퓨터-판독가능한 매체로서, 상기 통신 방법은:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키는 단계;
    초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 계산된 값을 산출하는 단계 － 상기 초기값은 상기 데이터 패킷의 타임슬롯들의 개수의 함수임 － ; 및
    통신 매체를 통한 전송을 위해 상기 데이터 패킷, 상기 계산된 값, 및 상기 정보를 포맷하는 단계를 포함하는, 컴퓨터-판독가능한 매체.
  25. 제 24 항에 있어서,
    상기 계산된 값은 순환 중복 검사 값을 포함하는, 컴퓨터-판독가능한 매체.
  26. 제 25 항에 있어서,
    상기 초기값은, 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되는 경우 제 1 초기값을 가지고, 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되는 경우 제 2 초기값을 가지는 순환 중복 검사 값을 포함하는, 컴퓨터-판독가능한 매체.
  27. 제 26 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 컴퓨터-판독가능한 매체.
  28. 제 27 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯을 포함하며, 상기 타임슬롯들 각각은 1.25 밀리 초인, 컴퓨터-판독가능한 매체.
  29. 통신 시스템으로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키기 위한 수단, 초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 계산된 값을 산출하기 위한 수단, 및 상기 데이터 패킷, 상기 계산된 값 및 상기 정보를 전송하기 위한 수단을 포함하는 기지국 － 상기 초기값은 상기 데이터 패킷의 타임슬롯들의 개수의 함수임 － ; 및
    상기 기지국으로부터 상기 계산된 값과 상기 정보를 수신하기 위한 수단, 상기 수신된 정보로부터 상기 계산된 값을 재계산하기 위한 수단, 및 상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷의 상기 타임슬롯들의 개수를 결정하기 위한 결정 수단을 포함하는 가입자국을 포함하는 통신 시스템.
  30. 제 29 항에 있어서,
    상기 계산된 값 및 상기 재계산된 값은 순환 중복 검사 값들을 포함하는, 통신 시스템.
  31. 제 30 항에 있어서,
    상기 기지국은, 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되는 경우에는 제 1 초기값을 가지며, 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되는 경우에는 제 2 초기값을 가지는 순환 중복 검사 값으로 상기 초기값을 세팅하기 위한 수단을 더 포함하는 통신 시스템.
  32. 제 31 항에 있어서,
    상기 데이터 패킷은 상기 제 1 개수의 타임슬롯들을 통해 전송되고, 상기 결정 수단은 상기 계산된 순환 중복 검사 값과 상기 재계산된 순환 중복 검사 값을 비교하기 위한 수단을 포함하는, 통신 시스템.
  33. 제 31 항에 있어서,
    상기 데이터 패킷은 상기 제 2 개수의 타임슬롯들을 통해 전송되고, 상기 결정 수단은 미리 결정된 값과 상기 재계산된 순환 중복 검사 값의 모듈로-2 덧셈을 수행하고 상기 모듈로-2 덧셈의 결과와 상기 계산된 순환 중복 검사 값을 비교하기 위한 수단을 포함하는, 통신 시스템.
  34. 제 31 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 통신 시스템.
  35. 제 34 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯들을 포함하며, 상기 타임슬롯들 각각은 1.25 밀 리초인, 통신 시스템.
  36. 전송 장치로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷을 발생시키기 위한 수단;
    초기값과 순방향 패킷 데이터 제어 채널용 정보로부터 하나의 계산된 값을 산출하기 위한 수단 － 상기 초기값은 상기 데이터 패킷의 타임슬롯들의 개수의 함수임 －; 및
    통신 매체를 통한 전송을 위해 상기 데이터 패킷, 상기 계산된 값, 및 상기 정보를 포맷하기 위한 수단을 포함하는 전송 장치.
  37. 제 36 항에 있어서,
    상기 계산된 값은 순환 중복 검사 값을 포함하는, 전송 장치.
  38. 제 37 항에 있어서,
    상기 순환 중복 검사 값은 비트 시퀀스를 포함하며, 상기 계산된 값을 산출하는 수단은 상기 데이터 패킷이 제 1 개수의 타임슬롯들을 통해 전송되는 경우에는 제 1 초기값을 가지며, 상기 데이터 패킷이 제 2 개수의 타임슬롯들을 통해 전송되는 경우에는 제 2 초기값을 가지는 순환 중복 검사 값으로 상기 초기값을 세팅하기 위한 수단을 더 포함하는, 전송 장치.
  39. 제 38 항에 있어서,
    상기 계산된 값과 상기 정보는 상기 제 1 개수의 타임슬롯들을 통해 전송되는, 전송 장치.
  40. 제 39 항에 있어서,
    상기 제 1 개수의 타임슬롯들은 4개의 타임슬롯들을 포함하고, 상기 제 2 개수의 타임슬롯들은 8개의 타임슬롯들을 포함하며, 상기 타임 슬롯들 각각은 1.25 밀리초인, 전송 장치.
  41. 수신 장치로서:
    적어도 하나의 타임슬롯을 통해 전송되는 데이터 패킷, 하나의 계산된 값과 순방향 패킷 데이터 제어 채널용 정보를 수신하기 위한 수단 － 상기 계산된 값은 초기값과 상기 정보로부터 계산되고, 상기 초기값은 상기 데이터 패킷 전송의 타임슬롯들의 개수의 함수임 － ;
    상기 수신된 정보로부터 상기 계산된 값을 재계산하기 위한 수단; 및
    상기 계산된 값과 상기 재계산된 값으로부터 상기 데이터 패킷 전송의 상기 타임슬롯들의 개수를 결정하기 위한 결정 수단을 포함하는 수신 장치.
  42. 제 41 항에 있어서,
    상기 계산된 값 및 상기 재계산된 값은 순환 중복 검사 값들을 포함하는, 수신 장치.
  43. 제 42 항에 있어서,
    상기 결정 수단은 상기 계산된 순환 중복 검사 값과 상기 재계산된 순환 중복 검사 값을 비교하기 위한 수단을 포함하는, 수신 장치.
  44. 제 42 항에 있어서,
    상기 결정 수단은 상기 재계산된 순환 중복 검사값과 미리 결정된 값의 모듈로-2 덧셈을 수행하고 상기 모듈로-2 덧셈의 결과와 상기 계산된 순환 중복 검사 값을 비교하기 위한 수단을 포함하는, 수신장치.
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