KR100950474B1 - Ras time controlling circuit - Google Patents

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Abstract

본 발명은 액티브 신호의 라이징 에지를 지연시켜 라스신호로 출력하는 지연부, 외부전압을 분배하여 구동신호를 생성하는 분배부 및 상기 구동신호의 레벨에 따라 구동력을 가변하여 상기 액티브 신호의 라이징 에지를 지연하는 양을 조절하는 지연량 조절부를 포함하는 라스 타임 제어 회로에 관한 것이다.

Figure R1020070141039

액티브 신호, 라스 신호, 지연부

The present invention provides a delay unit for delaying a rising edge of an active signal and outputting it as a lath signal, a distribution unit for distributing an external voltage to generate a driving signal, and varying a driving force according to the level of the driving signal to adjust the rising edge of the active signal. It relates to a lath time control circuit including a delay amount adjusting unit for adjusting the amount of delay.

Figure R1020070141039

Active signal, Lars signal, Delay part

Description

라스 타임 제어 회로{RAS TIME CONTROLLING CIRCUIT}RAS TIME CONTROLLING CIRCUIT}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 라스(RAS:Row Address to Column Address Delay Time) 신호 락 아웃 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory, and more particularly, to a Ras (Row Address to Column Address Delay Time) signal lock out circuit.

일반적으로 모바일 장치들은 발열 및 전력 소모의 감소를 위해, 낮은 동작 전압이 절실히 요구되고 있다. 이러한 모바일 장치들의 저전압 특성을 보장하기 위해, 락 아웃 회로(lock-out circuit)가 사용되고 있다. In general, mobile devices are urgently required to have a low operating voltage in order to reduce heat generation and power consumption. In order to ensure the low voltage characteristics of such mobile devices, lock-out circuits are used.

도 1 은 일반적인 라스 타임 제어 회로의 블럭도이고, 도 2 는 종래 기술에 의한 라스 타임 제어 회로도이며, 도 3 은 일반적인 라스 타임 제어 회로의 타이밍도이다.FIG. 1 is a block diagram of a general lath time control circuit, FIG. 2 is a lath time control circuit diagram according to the prior art, and FIG. 3 is a timing diagram of a general lath time control circuit.

도 1 과 도 3 에 도시한 바와 같이, tRASmin 신호의 기준인 액티브 신호가 인가되면 라이징 지연 회로부에서 tRASmin0가 라이징 지연량만큼 지연이 발생하게 되고 출력 tRASmin0은 레벨 쉬프터를 통과하여 Vperi 레벨의 tRASmin으로 출력된다.As shown in Figs. 1 and 3, when an active signal, which is a reference of the tRASmin signal, is applied, the delay delay circuit generates a delay of tRASmin0 by the rising delay amount, and the output tRASmin0 passes through the level shifter and outputs to tRASmin of the Vperi level. do.

여기서 라이징 지연 회로부는 내부전원인 코어전압(Vcore)을 공급 전원으로 하여 동작하는 회로로서 Vperirk 변동되어도 거의 일정한 펄스 폭을 갖는다. 그러나 커맨드 신호 회로부와 레벨 시프터 블럭은 Vperi 의 변동에 직접적으로 영향을 받게 된다. 이러한 Vperi 변동으로 인해 Vperi가 높은 경우 tRASmin을 지키지 못해 셀에 데이터가 충분히 리스토어(restore) 되지 않게 되면 리프래쉬 특성에 큰 영향을 주게 된다.Here, the rising delay circuit part is a circuit operated by using the core voltage Vcore, which is an internal power supply, as a supply power supply, and has a substantially constant pulse width even when Vperirk is varied. However, the command signal circuit portion and the level shifter block are directly affected by the variation of Vperi. Due to this Vperi fluctuation, if the Vperi is high and the data is not sufficiently restored in the cell due to failure to keep tRASmin, the retrace characteristic is greatly affected.

그러므로, Vperi의 변동에 대해서 보상을 해줄 수 있는 회로가 필요하다.Therefore, there is a need for a circuit that can compensate for variations in Vperi.

따라서, 본 발명은 외부전압의 변동에 따른 tRASmin의 변동폭을 최소화하여 디램 스팩에 정의하고 있는 tRASmin 타임을 최대한 보장하여 리프래쉬 페일을 방지할 수 있는 라스 타임 제어 회로를 제시한다.Accordingly, the present invention proposes a las-time control circuit that can minimize the fluctuation range of the tRASmin according to the external voltage to ensure the tRASmin time defined in the DRAM specification as much as possible to prevent the reflash failure.

이러한 본 발명은 액티브 신호의 라이징 에지를 지연시켜 라스신호로 출력하는 지연부, 외부전압을 분배하여 구동신호를 생성하는 분배부 및 상기 구동신호의 레벨에 따라 구동력을 가변하여 상기 액티브 신호의 라이징 에지를 지연하는 양을 조절하는 지연량 조절부를 포함하는 라스 타임 제어 회로를 제공한다.The present invention provides a delay unit for delaying a rising edge of an active signal and outputting it as a ras signal, a divider for distributing an external voltage to generate a drive signal, and a variable driving force according to the level of the drive signal to increase the rising edge of the active signal. It provides a slow time control circuit comprising a delay amount adjusting unit for adjusting the amount of delay.

이러한 본 발명은 외부전압의 변동에 불구하고 tRASmin의 변동폭을 최소화하고, 디램 스팩에 정의하고 있는 tRASmin을 최대한 보장함으로써 리프래쉬 페일을 방지할 수 있다.The present invention minimizes the fluctuation range of tRASmin in spite of the fluctuation of external voltage and prevents the reflash failure by ensuring the tRASmin defined in the DRAM specification as much as possible.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 4 는 본 발명에 의한 라스 타임 제어 회로도이다.4 is a lath time control circuit diagram according to the present invention.

도 4 에 도시한 바와 같이, 본 발명은 액티브 신호(Act0)에 응답하여 라스 신호(tRASmin0)를 출력하도록 구동하되, 상기 액티브 신호에 응답하여 상기 액티브 신호의 라이징 에지를 지연시켜 출력하는 지연부(21)와, 외부전압 변동에 따라 상기 지연부의 구동 속도를 제어하여 상기 라스 신호의 지연량을 조절하는 지연량 조절부(22)를 포함한다.As shown in FIG. 4, the present invention is driven to output a Lars signal tRASmin0 in response to an active signal Act0, but a delay unit for delaying and outputting a rising edge of the active signal in response to the active signal ( 21) and a delay amount adjusting unit 22 for controlling the driving speed of the delay unit according to an external voltage change to adjust the delay amount of the lath signal.

상기 지연부(21)는 액티브 신호(Act0)에 응답하여 구동하는 구동부(211)와, 상기 액티브 신호(Act0)와 상기 구동부(211)의 출력 신호에 응답하여 논리 연산하는 연산부(212)를 포함한다.The delay unit 21 includes a driver 211 for driving in response to an active signal Act0 and a calculator 212 for performing logical operation in response to the active signal Act0 and an output signal of the driver 211. do.

상기 구동부(211)는 상기 액티브 신호에 응답하여 풀-업 구동하는 제1풀-업 구동부(M3)와, 상기 액티브 신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부(M4)와, 상기 제1풀-업, 풀-다운 구동부의 출력 신호에 응답하여 풀-업 구동하는 제2풀-업 구동부(M5)와, 상기 제1풀-업, 풀-다운 구동부의 출력 신호에 응답하여 풀-다운 구동하는 제2풀-다운 구동부(M6)를 포함한다. 상기 연산부(212)는 상기 액티브 신호와 상기 구동부의 출력신호를 논리곱 연산하여 출력하는 논리소자를 포함한다.The driver 211 may include a first pull-up driver M3 for pull-up driving in response to the active signal, a first pull-down driver M4 for pull-down driving in response to the active signal, In response to an output signal of the first pull-up and pull-down driver, a second pull-up driver M5 for pull-up driving and an output signal of the first pull-up and pull-down driver And a second pull-down driving unit M6 for pull-down driving. The operation unit 212 includes a logic element for performing an AND operation on the active signal and the output signal of the driving unit.

상기 지연량 조절부(22)는 외부전압(Vperi)을 분배하여 구동신호를 생성하는 분배부(221)와, 상기 구동신호의 전압레벨에 따라 턴-온 정도를 달리 구동하여 상기 지연부(21)로 전류를 공급하는 제1드라이버(M1)와, 상기 구동신호의 전압레벨에 따라 턴-온 정도를 달리 구동하여 상기 지연부(21)로 전류를 공급하는 제2드라이버(M2)를 포함한다.The delay amount adjusting unit 22 distributes an external voltage Vperi to generate a driving signal, and drives the turn-on degree differently according to the voltage level of the driving signal to delay the 21. ) And a second driver M2 for supplying current to the delay unit 21 by driving the turn-on degree differently according to the voltage level of the driving signal. .

상기 분배부(221)는 복수의 저항소자(R1,R2)로 이루어진 전압 분배 회로를 포함한다.The distribution unit 221 includes a voltage distribution circuit including a plurality of resistance elements R1 and R2.

상기 제1드라이버(M1)와 상기 제2드라이버(M2)는 상기 분배부(221)의 출력신호, 즉 구동신호(V1)에 응답하여 풀-업 구동하는 PMOS 소자로 구성한다.The first driver M1 and the second driver M2 are configured as PMOS devices that pull-up the drive in response to an output signal of the distribution unit 221, that is, a driving signal V1.

한편, 본 발명은 상기 라스 신호(tRASmin0)의 전압 레벨을 상승시켜 출력하는 레벨 시프터(도1 참조)를 더 포함한다.The present invention further includes a level shifter (see FIG. 1) for increasing and outputting the voltage level of the lath signal tRASmin0.

이와 같이 구성된 본 발명의 동작을 도 4를 참조하여 상세히 설명하면 다음과 같다.The operation of the present invention configured as described above will be described in detail with reference to FIG. 4 as follows.

먼저, 도 4 에 도시한 바와 같이 지연량 조절부(22)의 분배부(221)는 외부전압(Vperi)을 R1, R2의 저항성분의 비를 조정하여 제1드라이버(M1)와 제2드라이버(M2)의 게이트에 공급한다.First, as shown in FIG. 4, the distribution unit 221 of the delay amount adjusting unit 22 adjusts the ratio of the resistance components of R1 and R2 to the external voltage Vperi to adjust the ratio of the first driver M1 and the second driver. It supplies to the gate of M2.

이때, 외부전압(Vperi)이 높아지면 v1 전압이 상승하여 제1드라이버(M1)와 제2드라이버(M2)의 게이트에 인가되어 제1드라이버와 제2드라이버의 전류 구동 능력을 저하시키고, 지연부(21) 내의 M3,R3,M4, 및 M5,R4,M6로 이루어진 구동부(211)의 동작 속도를 저하시킨다.At this time, when the external voltage Vperi is increased, the voltage v1 is increased to be applied to the gates of the first driver M1 and the second driver M2 to decrease the current driving capability of the first driver and the second driver, and the delay unit. The operation speed of the drive unit 211 made up of M3, R3, M4, and M5, R4, M6 in (21) is reduced.

그러므로, 지연량 조절부(22)는 인가되는 외부전압이 높아지면 tRASmin0를 더 더 많이 지연시키고, 외부전압이 낮아지면 덜 지연시키는 역할을 한다.Therefore, the delay amount adjusting unit 22 serves to delay the tRASmin0 more when the applied external voltage is higher and less when the external voltage is lower.

이러한 특성을 통해 외부전압이 높을 때 발생하는 tRAS minimum 페일을 방지할 수 있고, 외부전압이 낮아졌을 때 tRASmin의 딜레이가 커져서 디램의 스팩을 오버하는 것을 방지할 수 있다.Through this characteristic, it is possible to prevent the tRAS minimum fail that occurs when the external voltage is high, and when the external voltage is low, the delay of tRASmin is increased to prevent the DRAM specification from being exceeded.

도 1 은 일반적인 라스 타임 제어 회로의 블럭도이다.1 is a block diagram of a general lath time control circuit.

도 2 는 종래 기술에 의한 라스 타임 제어 회로도이다.2 is a lath time control circuit diagram according to the prior art.

도 3 은 일반적인 라스 타임 제어 회로의 타이밍도이다.3 is a timing diagram of a general lath time control circuit.

도 4 는 본 발명에 의한 라스 타임 제어 회로도이다.4 is a lath time control circuit diagram according to the present invention.

Claims (16)

액티브 신호의 라이징 에지를 지연시켜 라스신호로 출력하는 지연부;A delay unit which delays the rising edge of the active signal and outputs the result as a ras signal; 외부전압을 분배하여 구동신호를 생성하는 분배부; 및A distribution unit for distributing an external voltage to generate a driving signal; And 상기 구동신호의 레벨에 따라 구동력을 가변하여 상기 액티브 신호의 라이징 에지를 지연하는 양을 조절하는 지연량 조절부A delay amount adjusting unit that adjusts an amount of delaying the rising edge of the active signal by varying a driving force according to the level of the driving signal; 를 포함하는 라스 타임 제어 회로.Lath time control circuit comprising a. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 지연부는The delay unit 상기 액티브 신호에 응답하여 구동하는 구동부와;A driving unit driving in response to the active signal; 상기 액티브 신호와 상기 구동부의 출력 신호에 응답하여 논리 연산하는 연산부;A calculation unit configured to perform a logical operation in response to the active signal and an output signal of the driver; 를 포함하는 라스 타임 제어 회로.Lath time control circuit comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 구동부는 The driving unit 상기 액티브 신호에 응답하여 풀-업 구동하는 제1풀-업 구동부와;A first pull-up driving unit configured to pull-up driving in response to the active signal; 상기 액티브 신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부와;A first pull-down driving unit configured to pull-down drive in response to the active signal; 상기 제1풀-업, 풀-다운 구동부의 출력 신호에 응답하여 풀-업 구동하는 제2풀-업 구동부와;A second pull-up driving unit configured to pull-up driving in response to an output signal of the first pull-up and pull-down driving unit; 상기 제1풀-업, 풀-다운 구동부의 출력 신호에 응답하여 풀-다운 구동하는 제2풀-다운 구동부;A second pull-down driver for pull-down driving in response to an output signal of the first pull-up and pull-down driver; 를 포함하는 라스 타임 제어 회로.Lath time control circuit comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 연산부는 상기 액티브 신호와 상기 구동부의 출력신호를 논리곱 연산하여 출력하는 논리소자;The operation unit logic unit for performing an AND operation on the active signal and the output signal of the driving unit for outputting; 를 포함하는 라스 타임 제어 회로.Lath time control circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 지연량 조절부는The delay amount adjusting unit 상기 구동신호의 출력신호의 전압레벨에 따라 구동력을 가변하여 상기 지연부로 전류를 공급하는 제1드라이버와;A first driver configured to supply a current to the delay unit by varying a driving force according to a voltage level of an output signal of the driving signal; 상기 구동신호의 출력신호의 전압레벨에 따라 구동력을 가변하여 상기 지연부로 전류를 공급하는 제2드라이버;A second driver for supplying a current to the delay unit by varying a driving force according to a voltage level of an output signal of the driving signal; 를 포함하는 라스 타임 제어 회로.Lath time control circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 분배부는 복수의 저항소자를 포함하는 라스 타임 제어 회로.And the distribution unit includes a plurality of resistance elements. 제 6 항에 있어서,The method of claim 6, 상기 제1드라이버는 상기 구동신호의 출력신호의 레벨에 따라 턴-온정도를 가변하는 제1PMOS소자이고, 상기 제2드라이버는 상기 구동신호의 출력신호의 레벨에 따라 턴-온정도를 가변하는 제2PMOS 소자인 라스 타임 제어 회로.The first driver is a first PMOS device that varies the turn-on degree according to the level of the output signal of the drive signal, and the second driver is a first driver that varies the turn-on degree according to the level of the output signal of the drive signal. Lath-time control circuit as 2PMOS device. 제 1 항에 있어서,The method of claim 1, 상기 라스 타임 제어 회로는The lath time control circuit is 상기 라스 신호의 전압 레벨을 상승시켜 출력하는 레벨 시프터;A level shifter for raising and outputting a voltage level of the lath signal; 를 더 포함하는 라스 타임 제어 회로.Lath time control circuit further comprising. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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