KR100948301B1 - A flash memory device and a method for fabricating the same - Google Patents

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Abstract

데이터를 저장하기 위한 다수의 셀이 형성되는 셀 영역; 상기 셀 영역의 주변에 정의되는 주변 회로 영역; 상기 셀 영역과 주변 회로 영역의 사이에 이들을 각각 분리하기 위해 형성되며, 소자 분리막 위에 다수의 플로팅 게이트와 컨트롤 게이트 더미 패턴을 포함하여 형성되는 경계 영역을 포함하여 이루어지는 플래쉬 메모리 소자 및 그 제조방법. A cell region in which a plurality of cells for storing data are formed; A peripheral circuit region defined around the cell region; And a boundary region formed between the cell region and the peripheral circuit region to separate them from each other, the boundary region including a plurality of floating gates and a control gate dummy pattern on the isolation layer.

더미 패턴, 경계 영역 Dummy pattern, boundary area

Description

플래쉬 메모리 소자 및 그 제조방법{A flash memory device and a method for fabricating the same}Flash memory device and a method of manufacturing the same {A flash memory device and a method for fabricating the same}

본 발명은 플래쉬 메모리 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 셀 경계 영역에 더미 패턴을 갖는 플래쉬 메모리 소자 및 그 제조방법에 관한 것이다.The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a flash memory device having a dummy pattern in the cell boundary region and a method of manufacturing the same.

최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. Recently, the demand for flash memory devices that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals is increasing. In order to develop a large-capacity memory device capable of storing a large amount of data, researches on a high integration technology of the memory device have been actively conducted.

여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다. 플래시 메모리 소자의 제조함에 있어서, 일반적으로 소자 분리 공정으로 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하, STI라 함) 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 격리를 위한 마스크 패터닝이 고집 적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(space) 구현시에 마스크 작업 등의 문제가 더욱 어려워지고 있다. 이에 따라, 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 소자의 제조 공정의 난이도가 한층 높아지고 있다.Here, the program refers to an operation of writing data to a memory cell, and the erasing refers to an operation of removing data written to the memory cell. In manufacturing a flash memory device, a flash memory cell is generally implemented using a shallow trench isolation (STI) process as a device isolation process, and mask patterning for isolation of a floating gate is performed. Due to the highly integrated design characteristic, a problem such as masking becomes more difficult when implementing a small space of 0.15 μm or less. Accordingly, the difficulty of fabricating a flash memory device in which uniform floating gate implementation is an important factor is increasing.

도 1은 종래기술에 따른 플래쉬 메모리 제조 공정 셀(Cell) 경계 영역(120)의 예시도 및 A-A' 단면도이다. 주변회로 영역(110)과 셀 경계영역을 나타내고 있다. 일반적인 플래쉬 메모리 제조 공정은 (a)에서와 같이, 셀(Cell) 경계(120)를 중심으로 안쪽과 바깥쪽을 각각 패터닝한다. 그런데, 안쪽 지역에는 즉 소자들이 형성되는 주변회로 영역(110)에는 플로팅 게이트(111), 컨트롤 게이트(112) 들이 다수의 STI(114)에 의해 분리되며 각 컨트롤 게이트(113)의 상부에 감광막(113)이 표시되어 있다. 이는 컨트롤 게이트 형성을 위해 에칭을 수행하는 공정을 표시하기 위한 것이다.1 is an exemplary view and a cross-sectional view taken along line AA ′ of a flash memory manufacturing process cell boundary region 120 according to the prior art. The peripheral circuit region 110 and the cell boundary region are shown. A general flash memory manufacturing process is to pattern the inside and the outside about the cell boundary 120 as in (a), respectively. However, the floating gate 111 and the control gates 112 are separated by a plurality of STIs 114 in the inner circuit region 110, that is, in the peripheral circuit region 110 in which the elements are formed, and a photoresist film is formed on each control gate 113. 113 is indicated. This is to indicate the process of performing the etching to form the control gate.

플로팅 게이트(Floating Gate)(111)와 컨트롤 게이트(Control Gate)(112)를 패터닝하기 위해 셀(Cell)이 끝나는 부분부터 셀(Cell) 경계까지 STI(124)부분이 두 번 에칭(Etch)된다. 따라서, (b)와 같이 셀 경계지역부터 셀 소자(까지의 STI 산화막 부분(124)이 플로팅 게이트와 컨트롤 게이트의 두 번에 걸친 에칭으로 인해 STI 산화막(Oxide)의 손실(Loss)이 발생하게 된다. 또한, 마지막 셀 라인(Cell Line)들은 패턴이 없는 넓은 부분과 셀과의 단차 차이에 따른 후속공정의 평탄화와 넓은 부분의 포토 에너지가 유입됨으로 인해 발생하는 포토 로딩 효과(Photo Loading Effect)로 인해 비정상적인 문제가 생기게 된다.In order to pattern the floating gate 111 and the control gate 112, the portion of the STI 124 is etched twice from the end of the cell to the cell boundary. . Therefore, as shown in (b), the loss of the STI oxide (Loss) occurs due to the etching of the floating gate and the control gate of the STI oxide portion 124 from the cell boundary region to the cell element twice. In addition, the last cell lines are due to the photo loading effect caused by the flat part of the subsequent process and the photo energy of the wide part due to the step difference between the wide part without the pattern and the cell. You will have abnormal problems.

본 발명은 STI 산화막의 손실을 줄일 수 있는 플래쉬 메모리 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a flash memory manufacturing method that can reduce the loss of the STI oxide film.

본 발명의 다른 목적은 공정 단차를 줄일 수 있는 플래쉬 메모리 제조방법을 제공하는 것이다.Another object of the present invention is to provide a flash memory manufacturing method which can reduce the process step.

본 발명의 또 다른 목적은 더미(dummy) 에칭에 따른 파티클 생성을 억제할 수 있는 플래쉬 메모리 제조방법을 제공하는 것이다.It is still another object of the present invention to provide a flash memory manufacturing method capable of suppressing particle generation due to a dummy etching.

이러한 목적들을 달성하기 위한 본 발명에 따른 플래쉬 메모리 제조방법은 셀 지역의 마스크 상에 플로팅 게이트와 컨트롤 게이트의 더미 패턴을 삽입하여 공정단차를 줄일 수 있는 것을 특징으로 한다.The flash memory manufacturing method according to the present invention for achieving the above object is characterized in that the process step can be reduced by inserting the dummy pattern of the floating gate and the control gate on the mask of the cell region.

본 발명에 따른 플래쉬 메모리 제조방법의 다른 특징은 컨트롤 게이트 더미(dummy) 패턴이 플로팅 게이트 바깥쪽을 감싸도록 구성하는 것이다.Another feature of the flash memory manufacturing method according to the present invention is that the control gate dummy pattern is configured to surround the outside of the floating gate.

본 발명에 따른 플래쉬 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 형성되는 셀 영역; 상기 셀 영역의 주변에 정의되는 주변 회로 영역; 상기 셀 영역과 주변 회로 영역의 사이에 이들을 각각 분리하기 위해 형성되며, 소자 분리막 위에 다수의 플로팅 게이트와 컨트롤 게이트 더미 패턴을 포함하여 형성되는 경계 영역을 포함하여 이루어지는 것을 특징으로 한다.A flash memory device according to the present invention includes a cell region in which a plurality of cells for storing data are formed; A peripheral circuit region defined around the cell region; And a boundary region formed between the cell region and the peripheral circuit region to separate them, and including a plurality of floating gates and a control gate dummy pattern on the device isolation layer.

본 발명에 따른 플래쉬 메모리 소자의 세부적 특징은 상기 컨트롤 게이트 더미 패턴은 플로팅 게이트 더미 패턴을 감싸는 구조로 이루어지는 점이다.A detailed feature of the flash memory device according to the present invention is that the control gate dummy pattern has a structure surrounding the floating gate dummy pattern.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상의 소정 영역에 셀 영역, 주변 회로 영역 및 경계 영역등을 확정하는 단계; 상기 셀 영역, 주변 회로 영역의 소정 영역에 트렌치를 형성하는 단계; 상기 주변 회로 영역에 플로팅 게이트를 생성함과 동시에 경계 영역에 플로팅 게이트 더미 패턴을 생성하는 단계; 상기 주변 회로 영역에 컨트롤 게이트를 생성함과 동시에 경계 영역에 컨트롤 게이트 더미 패턴을 생성하는 단계를 포함하며, 상기 컨트롤 게이트 더미 패턴은 플로팅 게이트 더미 패턴을 감싸도록 생성하는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes the steps of: determining a cell region, a peripheral circuit region, a boundary region, etc. in a predetermined region on a semiconductor substrate; Forming a trench in a predetermined region of the cell region and a peripheral circuit region; Generating a floating gate dummy pattern in a boundary region while generating a floating gate in the peripheral circuit region; And generating a control gate dummy pattern in a boundary region while generating a control gate in the peripheral circuit region, wherein the control gate dummy pattern is formed to surround the floating gate dummy pattern.

본 발명에 따른 플래쉬 메모리 제조방법은 다음과 같은 효과를 갖는다.The flash memory manufacturing method according to the present invention has the following effects.

첫째, 더미(dummy) 삽입을 통해 공정 단차를 개선할 수 있다.First, the process step can be improved by inserting a dummy.

둘째, 더미 에칭에 따른 파티클의 생성을 억제할 수 있다.Second, generation of particles due to dummy etching can be suppressed.

셋째, 셀 지역의 산화막 손실을 줄일 수 있다.Third, oxide loss in the cell region can be reduced.

도 2는 본 발명에 따른 플래쉬 메모리 제조 공정 셀(Cell) 경계 영역의 예시도 및 A-A' 단면도이다. 도 3은 본 발명에 따른 플래쉬 메모리 소자 제조방법의 진행과정을 나타낸 흐름도이다.2 is an exemplary view and a cross-sectional view taken along line A-A 'of a flash memory manufacturing process cell boundary region according to the present invention. 3 is a flowchart illustrating a process of manufacturing a flash memory device according to the present invention.

셀 영역, 주변회로(210) 영역 및 경계 영역(220)으로 구분된 반도체 기판을 제공한다 (S301).A semiconductor substrate divided into a cell region, a peripheral circuit 210 region, and a boundary region 220 is provided (S301).

상기 셀 영역, 주변 회로 영역에 각각 트렌치(214, 224)를 형성한다 (S302).Trenchs 214 and 224 are formed in the cell region and the peripheral circuit region, respectively (S302).

이어 도 2에서 보는 바와 같이 주변회로 영역에 플로팅 게이트(211)를 생성함과 동시에 경계 영역에 플로팅 게이트 더미 패턴(221)을 생성하고(S303), 상기 주변 회로 영역에 컨트롤 게이트(212)를 생성함과 동시에 경계 영역에 주변 회로 영역에 컨트롤 게이트 더미 패턴(222)을 생성한다 (S304).Subsequently, as shown in FIG. 2, the floating gate 211 is generated in the peripheral circuit region and the floating gate dummy pattern 221 is generated in the boundary region (S303), and the control gate 212 is generated in the peripheral circuit region. In addition, the control gate dummy pattern 222 is generated in the peripheral circuit region in the boundary region (S304).

상기 플로팅 게이트 및 컨트롤 게이트 더미 패턴은 그 이름에서 알 수 있듯이 소자의 동작을 위한 것이 아니다. 즉, 주변회로 영역에서 플로팅 게이트를 생성하기 위해 에칭이 수행될 때, 경계 영역에 생성된 상기 플로팅 게이트 더미 패턴에 의해 STI 산화막이 에칭되는 것을 막을 수 있다. 이와 마찬가지로 주변회로 영역에서 컨트롤 게이트를 생성하기 위해 에칭이 수행될 때, 경계 영역에 생성된 상기 컨트롤 게이트 더미 패턴에 의해 STI 산화막이 에칭되는 것을 막을 수 있다. 또한 경계 영역에 더미 패턴이 있으므로 셀 지역과의 단차가 줄어들 수 있다.The floating gate and control gate dummy patterns, as their name suggests, are not for operation of the device. That is, when the etching is performed to generate the floating gate in the peripheral circuit region, the STI oxide film may be prevented from being etched by the floating gate dummy pattern generated in the boundary region. Similarly, when etching is performed to generate a control gate in the peripheral circuit region, the STI oxide layer may be prevented from being etched by the control gate dummy pattern generated in the boundary region. In addition, since there is a dummy pattern in the boundary region, the step with the cell region may be reduced.

한편, 도 2에서 보는 바와 같이, 상기 컨트롤 게이트 더미 패턴은 플로팅 게이트 더미 패턴을 감싸는 구조인 것을 알 수 있다. 따라서, 컨트롤 게이터 에칭에 따라 파티클이 생성되는 것을 방지할 수 있다.On the other hand, as shown in Figure 2, the control gate dummy pattern can be seen that the structure surrounding the floating gate dummy pattern. Therefore, particles can be prevented from being generated by the control gator etching.

도 1은 종래 기술에 따른 플래쉬 메모리 제조 공정 셀(Cell) 경계 영역의 예시도 및 제조 공정의 단면도이다. 1 is an exemplary view of a flash memory manufacturing process cell boundary region and a cross-sectional view of the manufacturing process according to the prior art.

도 2는 본 발명에 따른 플래쉬 메모리 제조 공정 셀(Cell) 경계 영역의 예시도 및 제조 공정의 단면도이다.2 is an exemplary view of a flash memory manufacturing process cell boundary region and a cross-sectional view of the manufacturing process according to the present invention.

도 3은 본 발명에 따른 플래쉬 메모리 제조 방법의 진행과정을 나타낸 흐름도이다.3 is a flowchart illustrating a process of manufacturing a flash memory according to the present invention.

Claims (4)

데이터를 저장하기 위한 다수의 셀이 형성되는 셀 영역;A cell region in which a plurality of cells for storing data are formed; 상기 셀 영역의 주변에 정의되는 주변 회로 영역;A peripheral circuit region defined around the cell region; 상기 셀 영역과 주변 회로 영역의 사이에 이들을 각각 분리하기 위해 형성되며, 소자 분리막 위에 다수의 플로팅 게이트와 컨트롤 게이트 더미 패턴을 포함하여 형성되는 경계 영역을 포함하며,A boundary region formed between the cell region and the peripheral circuit region to separate them, and including a plurality of floating gates and a control gate dummy pattern on the device isolation layer, 상기 컨트롤 게이트 더미 패턴은 플로팅 게이트 더미 패턴을 감싸는 구조로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자.The control gate dummy pattern has a structure surrounding a floating gate dummy pattern. 삭제delete 반도체 기판상의 소정 영역에 셀 영역, 주변 회로 영역 및 경계 영역등을 확정하는 단계;Determining a cell region, a peripheral circuit region, a boundary region, and the like in a predetermined region on the semiconductor substrate; 상기 셀 영역, 주변 회로 영역의 소정 영역에 트렌치를 형성하는 단계;Forming a trench in a predetermined region of the cell region and a peripheral circuit region; 상기 주변 회로 영역에 플로팅 게이트를 생성함과 동시에 경계 영역에 플로팅 게이트 더미 패턴을 생성하는 단계;Generating a floating gate dummy pattern in a boundary region while generating a floating gate in the peripheral circuit region; 상기 주변 회로 영역에 컨트롤 게이트를 생성함과 동시에 경계 영역에 컨트롤 게이트 더미 패턴을 생성하는 단계를 포함하며, 상기 컨트롤 게이트 더미 패턴은 플로팅 게이트 더미 패턴을 감싸도록 생성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And generating a control gate dummy pattern in a boundary region while simultaneously generating a control gate in the peripheral circuit region, wherein the control gate dummy pattern is formed to surround the floating gate dummy pattern. Manufacturing method. 삭제delete
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