KR100731057B1 - Method for patterning floating gate of flash memory device - Google Patents

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Abstract

A method for patterning a floating gate of a flash memory device is provided to prevent the generation of bridge between adjacent gates by using a negative photoresist and to improve the productivity of products by using one-time hard mask process. A floating gate forming layer(14) is formed on a semiconductor substrate(10) with a tunnel oxide layer(12). A negative photoresist layer is formed on the floating gate forming layer. A plurality of line patterns(20a) are formed on the resultant structure by exposing and developing the negative photoresist layer. A hard mask layer(16a) is formed on the floating gate forming layer. The line patterns are removed from the resultant structure. At this time, the floating gate forming layer is partially exposed to the outside. A plurality of floating gate patterns are formed on the resultant structure by etching the exposed portion of the floating gate forming layer using the hard mask layer as an etch mask. The hard mask layer is a CVD oxide layer, wherein the CVD oxide layer is obtained from a TEOS film.

Description

플래시 메모리 소자의 플로팅 게이트 패터닝 방법{METHOD FOR PATTERNING FLOATING GATE OF FLASH MEMORY DEVICE}Floating gate patterning method for flash memory devices {METHOD FOR PATTERNING FLOATING GATE OF FLASH MEMORY DEVICE}

도 1a 내지 도 1d는 종래의 하드 마스크를 이용한 플래시 메모리 소자의 플로팅 게이트 형성 과정을 설명하는 도면들이다.1A to 1D illustrate a process of forming a floating gate of a flash memory device using a conventional hard mask.

도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 형성 과정을 설명하는 도면들이다.2A to 2D are diagrams illustrating a floating gate forming process of a flash memory device according to the present invention.

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 보다 자세하게는 플래시 메모리 소자의 플로팅 게이트를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacturing technology of semiconductor devices, and more particularly, to a method of forming a floating gate of a flash memory device.

플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.Flash memory is a type of programmable ROM (PROM) that allows electrical data rewriting. Flash memory is an EPROM (Erasable PROM) in which a memory cell is composed of one transistor and has a small cell area, but must be erased by UV light, and an EEPROM, which is electrically erasable but consists of two transistors, has a large cell area. The device is a combination of (Electrically Erasable PROM), and a single transistor is used to perform the program input method of the EPROM and the erase method of the EEPROM as one transistor. The exact name is Flash EEPROM. Such a flash memory is called a nonvolatile memory because the memory information does not disappear even when the power is turned off. In this regard, the flash memory is different from a DRAM (Dynamic RAM) and a Static RAM (SRAM).

플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.Flash memory may be divided into a NOR-type structure in which cells are arranged in parallel between a bit line and ground, and a NAND-type structure in series, according to a cell array scheme. NOR flash memory, which is a parallel structure, is widely used for booting a mobile phone because high-speed random access is possible when performing a read operation.NAND flash memory, which is a serial structure, is generally used for data storage because of a slow reading speed but a fast writing speed. It has a merit that it is suitable for the and suitable for miniaturization. In addition, the flash memory may be classified into a stack gate type and a split gate type according to the unit cell structure, and may be divided into a floating gate device and a silicon-oxide-nitride-oxide-silicon (SONOS) device according to the shape of the charge storage layer. Can be distinguished.

이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.Among them, the floating gate device typically includes a floating gate formed of polycrystalline silicon surrounded by an insulator, and the floating gate is charged by channel hot carrier injection or FN tunneling by Fowler-Nordheim Tunneling. Is injected or discharged to store and erase data.

도 1a 내지 도 1d에는 플로팅 게이트형 플래시 메모리의 셀 어레이를 구성하기 위하여 복수의 플로팅 게이트 전극을 형성하는 과정을 도시하였다. 여기서는, 단위 셀을 구성하는 플로팅 게이트들 사이의 간격을 보다 작게 형성하기 위하여, 하드 마스크를 이용하는 방법을 소개한다.1A to 1D illustrate a process of forming a plurality of floating gate electrodes to form a cell array of a floating gate type flash memory. Here, a method of using a hard mask is introduced to form a smaller gap between floating gates constituting a unit cell.

먼저, 도 1a에서 보듯이, 터널 산화막(12)이 형성된 반도체 기판(10) 위에 플로팅 게이트를 형성하기 위한 다결정 실리콘층(14)을 형성한다. 그 후, 하드 마스크층(16)을 다결정 실리콘층(14) 위에 형성한 다음, 포토레지스트 패턴(18)을 사진 공정을 통해 형성한다. 그리고 나서, 포토레지스트 패턴(18)을 식각 마스크로 사용하여 하드 마스크층(16)을 부분적으로 식각함으로써, 도 1b에서와 같은 하드 마스크 패턴(16a)을 형성한다.First, as shown in FIG. 1A, a polycrystalline silicon layer 14 for forming a floating gate is formed on a semiconductor substrate 10 on which a tunnel oxide film 12 is formed. Thereafter, the hard mask layer 16 is formed on the polycrystalline silicon layer 14, and then the photoresist pattern 18 is formed through a photolithography process. Then, the hard mask layer 16 is partially etched using the photoresist pattern 18 as an etching mask, thereby forming a hard mask pattern 16a as shown in FIG. 1B.

이렇게 형성된 하드 마스크 패턴(16a) 상부와, 하드 마스크층(16)의 일부가 제거됨으로써 노출된 다결정 실리콘층(14)의 표면 위에, 스페이서 형성막(17)을 형성한다. 그 후, 스페이서 형성막(17)을 전면 식각(Blank Etch)하면, 도 1c에서 보듯이, 하드 마스크 패턴(16a)의 측벽에 스페이서(17a)가 형성된다.The spacer formation film 17 is formed on the thus formed hard mask pattern 16a and on the surface of the polycrystalline silicon layer 14 exposed by removing a part of the hard mask layer 16. Thereafter, when the spacer forming film 17 is etched to the front, the spacers 17a are formed on the sidewalls of the hard mask pattern 16a, as shown in FIG. 1C.

마지막으로, 하드 마스크 패턴(16a) 및 스페이서(17a)를 식각 마스크로 사용하여, 그 하부의 다결정 실리콘층(14)을 패터닝하면, 도 1d에서와 같은 단위 셀을 구성하는 복수의 플로팅 게이트 전극(14a)이 형성된다.Finally, using the hard mask pattern 16a and the spacer 17a as an etch mask and patterning the lower polycrystalline silicon layer 14, the plurality of floating gate electrodes constituting the unit cell as shown in FIG. 14a) is formed.

위와 같은 방법은, 플로팅 게이트 전극(14a)들 사이의 간격(D2)이 최초 하드 마스크 패턴을 형성하기 위해 사용한 포토레지스트 패턴(18)들 사이의 간격(D1)보다 작게 형성될 수 있으므로, 임계 치수(Critical Dimension)가 100nm 이하인 소자의 제작에 유리한 방법으로 이용되고 있다.In the above method, since the spacing D2 between the floating gate electrodes 14a can be formed smaller than the spacing D1 between the photoresist patterns 18 used to form the initial hard mask pattern, the critical dimension It is used by the method which is advantageous for manufacture of the device whose (Critical Dimension) is 100 nm or less.

그러나, 위와 같은 방법에서는 하드 마스크 및 스페이서를 제조하기 위해서 복잡한 공정을 거치게 되므로 전체적인 제품의 생산성을 저하시킨다. 또한, 하드 마스크 또는 스페이서로서 실리콘 질화막을 사용하면, 그 식각 공정에서 플라즈마 이온들과 질소 성분이 서로 반응하여 유해한 부산물이 다량으로 생성되기 때문에, 식각 장비의 오염을 초래할 수 있다.However, in the above method, since a complicated process is required to manufacture the hard mask and the spacer, the overall product productivity is lowered. In addition, when the silicon nitride film is used as a hard mask or a spacer, plasma ions and nitrogen components react with each other in the etching process to generate a large amount of harmful by-products, which may cause contamination of the etching equipment.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 보다 단순한 공정으로 플래시 메모리 소자의 플로팅 게이트 어레이를 형성하여 제품의 생산성을 높일 수 있는 플로팅 게이트 패터닝 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and provides a floating gate patterning method capable of increasing product productivity by forming a floating gate array of a flash memory device in a simpler process.

본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 패터닝 방법은, 터널 산화막이 형성된 반도체 기판 위에 플로팅 게이트 형성막을 형성하는 단계와, 상기 플로팅 게이트 형성막 위에 음성 감광제를 이용하여 복수의 라인 패턴을 형성하는 단계와, 상기 라인 패턴이 형성된 상기 플로팅 게이트 형성막 위에 하드 마스크막을 형성하는 단계와, 상기 라인 패턴을 제거하는 단계와, 상기 라인 패턴이 제거됨에 의해 노출된 상기 플로팅 게이트 형성막의 일부를 상기 하드 마스크막을 식각 마스크로 이용하여 식각함으로써 복수의 플로팅 게이트 패턴을 형성하는 단계를 포함한다.A floating gate patterning method of a flash memory device according to the present invention may include forming a floating gate forming film on a semiconductor substrate on which a tunnel oxide film is formed, and forming a plurality of line patterns on the floating gate forming film by using a negative photoresist; Forming a hard mask layer on the floating gate forming layer on which the line pattern is formed, removing the line pattern, and etching the hard mask layer on a portion of the floating gate forming layer exposed by removing the line pattern. Forming a plurality of floating gate patterns by etching using the mask.

또한, 본 발명에 따른 플로팅 게이트 패터닝 방법은, 하드 마스크막을 형성하는 단계 이후에 하드 마스크막을 평탄화하는 단계를 더 포함할 수 있다. 또한, 상기 라인 패턴은 100nm 이하의 두께로 형성될 수 있으며, 하드 마스크막은 TEOS 필름을 이용한 CVD 산화막으로 형성될 수 있다. 나아가, 복수의 라인 패턴을 형성 하는 단계는, 음성 감광제를 이용하여 플로팅 게이트 형성막 위에 감광막을 형성하는 단계와, 이 감광막을 노광 및 현상하여 상기 복수의 라인 패턴을 형성하는 단계를 포함할 수 있다.In addition, the floating gate patterning method according to the present invention may further include planarizing the hard mask film after forming the hard mask film. In addition, the line pattern may be formed to a thickness of less than 100nm, the hard mask film may be formed of a CVD oxide film using a TEOS film. Further, the forming of the plurality of line patterns may include forming a photoresist film on the floating gate formation film by using a negative photoresist, and exposing and developing the photoresist film to form the plurality of line patterns. .

이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 패터닝 방법의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, a preferred embodiment of a floating gate patterning method of a flash memory device according to the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 2a에서와 같이, 터널 산화막(12)가 형성된 반도체 기판(10)의 전면에 플로팅 게이트 형성막(14), 예컨대 다결정 실리콘막을 형성한다. 그 후, 다결정 실리콘막(14) 위에 음성 감광제를 코팅하여 감광막(20)을 형성한다. 감광막(20)의 형성 과정은 일반적인 사진 공정을 통해 수행되는데, 주의할 것은 음성 감광제를 이용한다는 점이다.First, as shown in FIG. 2A, the floating gate forming film 14, for example, a polycrystalline silicon film, is formed on the entire surface of the semiconductor substrate 10 on which the tunnel oxide film 12 is formed. Thereafter, a negative photosensitive agent is coated on the polycrystalline silicon film 14 to form the photosensitive film 20. The process of forming the photoresist film 20 is carried out through a general photographic process. Note that a negative photoresist is used.

감광막(20)의 노광에 사용되는 사진 마스크(22)는 최종적으로 형성할 플로팅 게이트들 사이의 간격과 대략 동일한 치수의 라인 패턴이 형성되도록 하는 마스크 패턴을 가진다. 또한, 노광에 사용되는 광원은 파장이 248nm인 KrF 엑시머 레이저가 바람직하고, 나아가 파장이 193nm인 ArF 엑시머 레이저인 것이 더욱 바람직하다. 이들 광원을 사용하면 더욱 미세한 선폭의 라인 패턴을 형성할 수 있다.The photomask 22 used for the exposure of the photosensitive film 20 has a mask pattern such that a line pattern having a dimension substantially equal to the gap between the floating gates to be finally formed is formed. The light source used for exposure is preferably a KrF excimer laser having a wavelength of 248 nm, and more preferably an ArF excimer laser having a wavelength of 193 nm. By using these light sources, a finer line width line pattern can be formed.

도 2a에서와 같이, 사진 마스크(22)를 사용하여 노광한 후 일반적인 사진 공정(예컨대, 현상 공정 및 베이킹 공정)을 거치면, 도 2b에서의 같은 복수의 라인 패턴(20a)이 형성된다. 여기서는 음성 감광제를 사용하였기 때문에, 노광되지 않은 부분이 현상 공정을 거친 후 제거되므로, 도 2b와 같은 라인 패턴(20a)만이 다결정 실리콘막(14) 위에 남게 된다. 복수의 라인 패턴은 예컨대, NOR형 소자인 경 우 비트 라인 방향으로 평행하게 형성되고, 그 폭은 최종적으로 형성될 플로팅 게이트들 사이의 간격(약 100nm 이하의 간격)과 대략 동일하게 형성된다.As shown in FIG. 2A, after exposure using the photo mask 22 and a general photo process (eg, a developing process and a baking process), the same plurality of line patterns 20a in FIG. 2B are formed. Since the negative photosensitive agent is used here, the unexposed part is removed after the development process, so that only the line pattern 20a as shown in FIG. 2B remains on the polycrystalline silicon film 14. The plurality of line patterns are formed in parallel in the bit line direction, for example, in the case of a NOR type device, and the width thereof is formed to be substantially equal to the spacing (interval of about 100 nm or less) between the floating gates to be finally formed.

종래에는 양성 감광제를 사용하였기 때문에, 도 1a에서와 같이 감광막 패턴(18)을 직접 식각 마스크로 사용하게 되면, 감광막 패턴(18)들 사이의 간격이 매우 좁아서(대략 100nm 이하), 이웃하는 감광막 패턴(18)들이 서로 엉겨 붙는 현상이 발생하였다. 이러한 현상이 발생한 감광막 패턴을 식각 마스크로 직접 사용하게 되면, 그 하부에서 패터닝되는 플로팅 게이트들 사이에 브릿지가 형성될 수 있으므로, 소자의 수율을 저하시키게 된다. 그러나, 본 실시예에서와 같이 음성 감광제를 사용하면, 사진 공정을 통해 형성되는 감광막 패턴은 라인 패턴으로 형성되기 때문에 패턴들 사이의 간격이 넓어서 서로 엉겨붙는 현상이 발생할 여지가 없다.Since a positive photoresist is conventionally used, when the photoresist pattern 18 is directly used as an etching mask as shown in FIG. 1A, the interval between the photoresist patterns 18 is very narrow (about 100 nm or less), and thus the neighboring photoresist pattern (18) were entangled with each other. When the photoresist pattern having such a phenomenon is directly used as an etching mask, a bridge may be formed between the floating gates patterned at the lower portion thereof, thereby lowering the yield of the device. However, when the negative photosensitive agent is used as in the present embodiment, since the photoresist pattern formed through the photolithography process is formed as a line pattern, there is no room for tangling between the patterns due to the wide spacing between the patterns.

계속하여, 라인 패턴(20a)이 형성된 다결정 실리콘막(14) 위에 하드 마스크막(16a)을 증착하면, 라인 패턴(20a) 사이에 하드 마스크막이 채워지게 된다. 여기서, 하드 마스크막으로는 TEOS(Tetra Ethyl Ortho Silicate) 필름을 이용한 CVD(Chemical Vapor Deposition) 산화막이 사용될 수 있다. 하드 마스크막을 형성한 후 기판 표면을 평탄화하면, 도 2b에서 보듯이, 복수의 라인 패턴들(20a) 사이에 하드 마스크막(16a)이 채워지게 된다.Subsequently, when the hard mask film 16a is deposited on the polycrystalline silicon film 14 on which the line pattern 20a is formed, the hard mask film is filled between the line patterns 20a. Here, a CVD (chemical vapor deposition) oxide film using a TEOS (Tetra Ethyl Ortho Silicate) film may be used as the hard mask film. When the surface of the substrate is planarized after the hard mask film is formed, as shown in FIG. 2B, the hard mask film 16a is filled between the plurality of line patterns 20a.

그 후, 도 2c에서와 같이, 에싱(ashing) 공정을 통해 하드 마스크막(16a) 사이의 라인 패턴(20a)을 제거한다. 이렇게 라인 패턴(20a)만이 제거되면, 하드 마스크막(16a)들 사이로 다결정 실리콘막(14)의 일부가 노출된다. 다음으로, 하드 마스크막(16a)을 식각 마스크로 사용한 에칭 공정, 예컨대 반응성 이온 식각 (Reactive Ion Etch)을 통해 기판(10) 위에 형성된 산화막이 노출될 때까지 다결정 실리콘막(14)의 일부를 식각한다.Thereafter, as shown in FIG. 2C, the line pattern 20a between the hard mask layers 16a is removed through an ashing process. When only the line pattern 20a is removed in this way, a part of the polycrystalline silicon film 14 is exposed between the hard mask films 16a. Next, a part of the polycrystalline silicon film 14 is etched until the oxide film formed on the substrate 10 is exposed through an etching process using the hard mask film 16a as an etching mask, for example, reactive ion etching. do.

다결정 실리콘막(14)의 식각 공정을 거치면, 도 2d에서와 같이 복수의 플로팅 게이트 패턴(14a)들이 형성된다. 이 플로팅 게이트 패턴(14a)들은 라인 패턴(16a)의 폭과 대략 동일한 간격 만큼 서로 이격되어 있다. 그 후, 하드 마스크막(16a)를 습식 공정을 통해 제거하면, 전극간 브리지가 없으면서 매우 좁은 간격으로 이격된 단위 셀을 구성하는 플로팅 게이트 전극(14a) 어레이가 남게 된다. 그 후, 일반적인 플래시 메모리 셀 형성 공정을 거쳐, 최종적으로 복수의 셀이 정렬되어 있는 플래시 메모리 셀 어레이를 제조하게 된다.When the polycrystalline silicon film 14 is etched, a plurality of floating gate patterns 14a are formed as shown in FIG. 2D. The floating gate patterns 14a are spaced apart from each other by an interval approximately equal to the width of the line pattern 16a. Thereafter, when the hard mask layer 16a is removed through a wet process, an array of floating gate electrodes 14a constituting unit cells spaced at very narrow intervals without an inter-electrode bridge remains. Thereafter, a flash memory cell forming process is performed to finally manufacture a flash memory cell array in which a plurality of cells are aligned.

종래에는 양성 감광제를 사용한 사진 공정을 통해 100nm이하의 간격으로 이격된 플로팅 게이트 전극 어레이를 형성하는 경우에 게이트간 브리지가 발생할 수 있으므로, 이를 방지하기 위하여 하드 마스크 및 하드 마스크 스페이서를 이용하여 플로팅 게이트를 패터닝하였다. 그러나, 이와 같이 하드 마스크를 수차례에 걸쳐 사용하는 경우 공정이 복잡해지게 된다. 본 발명에 따르면 음성 감광제를 사용하므로 게이트간 브리지 문제를 해결할 수 있으며, 1차례의 하드 마스크 공정만을 거치므로 종래의 방법에 비하여 공정이 단순하다. 따라서, 제품의 생산성을 보다 향상시킬 수 있다.Conventionally, when forming a floating gate electrode array spaced at intervals of 100 nm or less through a photolithography process using a positive photosensitive agent, an inter-gate bridge may occur, so that a floating gate may be formed using a hard mask and a hard mask spacer. Patterned. However, when the hard mask is used several times in this manner, the process becomes complicated. According to the present invention, since the negative photosensitive agent is used, the gate-to-gate bridge problem can be solved. Since only one hard mask process is performed, the process is simpler than the conventional method. Therefore, productivity of a product can be improved more.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않 는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.

Claims (5)

플래시 메모리 소자의 플로팅 게이트 패터닝 방법으로서,A floating gate patterning method of a flash memory device, 터널 산화막이 형성된 반도체 기판 위에 플로팅 게이트 형성막을 형성하는 단계와,Forming a floating gate formation film on the semiconductor substrate on which the tunnel oxide film is formed; 음성 감광제를 이용하여 상기 플로팅 게이트 형성막 위에 감광막을 형성하는 단계와,Forming a photoresist film on the floating gate formation film by using a negative photoresist; 상기 감광막을 노광 및 현상하여 복수의 라인 패턴을 형성하는 단계와,Exposing and developing the photosensitive film to form a plurality of line patterns; 상기 라인 패턴이 형성된 상기 플로팅 게이트 형성막 위에 하드 마스크막을 형성하는 단계와,Forming a hard mask layer on the floating gate formation layer on which the line pattern is formed; 상기 라인 패턴을 제거하는 단계와,Removing the line pattern; 상기 라인 패턴이 제거됨에 의해 노출된 상기 플로팅 게이트 형성막의 일부를 상기 하드 마스크막을 식각 마스크로 이용하여 식각함으로써 복수의 플로팅 게이트 패턴을 형성하는 단계를 포함하되, 상기 하드 마스크막은 TEOS 필름을 이용한 CVD 산화막인 것을 특징으로 하는 플로팅 게이트 패터닝 방법.Forming a plurality of floating gate patterns by etching a portion of the floating gate forming layer exposed by removing the line pattern using the hard mask layer as an etching mask, wherein the hard mask layer is a CVD oxide film using a TEOS film. Floating gate patterning method characterized in that. 제1항에서,In claim 1, 상기 하드 마스크막을 형성하는 단계 이후에 상기 하드 마스크막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 플로팅 게이트 패터닝 방법.And planarizing the hard mask film after forming the hard mask film. 제1항에서,In claim 1, 상기 라인 패턴은 100nm 이하의 두께로 형성되는 것을 특징으로 하는 플로팅 게이트 패터닝 방법.The line pattern is a floating gate patterning method, characterized in that formed to a thickness of less than 100nm. 삭제delete 삭제delete
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JPH09326475A (en) * 1996-06-04 1997-12-16 Sony Corp Fabrication of nonvolatile memory and exposing mask
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KR20050065151A (en) * 2003-12-24 2005-06-29 주식회사 하이닉스반도체 Method for forming gate

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