KR100739961B1 - Method of manufacturing a nand flash memory device - Google Patents

Method of manufacturing a nand flash memory device Download PDF

Info

Publication number
KR100739961B1
KR100739961B1 KR1020050110714A KR20050110714A KR100739961B1 KR 100739961 B1 KR100739961 B1 KR 100739961B1 KR 1020050110714 A KR1020050110714 A KR 1020050110714A KR 20050110714 A KR20050110714 A KR 20050110714A KR 100739961 B1 KR100739961 B1 KR 100739961B1
Authority
KR
South Korea
Prior art keywords
film
flash memory
memory device
nand flash
polysilicon
Prior art date
Application number
KR1020050110714A
Other languages
Korean (ko)
Inventor
박희식
김한겸
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050110714A priority Critical patent/KR100739961B1/en
Application granted granted Critical
Publication of KR100739961B1 publication Critical patent/KR100739961B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

A method for fabricating a NAND flash memory device is provided to increase the coupling ratio by increasing the junction area between a floating gate and a dielectric layer formed on the floating gate. A tunnel oxide layer and a polysilicon layer for a floating gate are formed on an active region of a semiconductor substrate(100). After a photoresist pattern having a plurality of open regions is formed on the polysilicon layer, an oxygen ion implantation process is carried out. The photoresist pattern is removed. A heat treatment is performed to partially oxidize the upper part of the polysilicon layer into which the oxygen ions are implanted. The partially oxidized region is removed to form a floating gate with a plurality of recesses. A dielectric layer(114) and a control gate are formed on the resultant structure. The photoresist pattern having the open region can be formed by using a reticle in which hole patterns are arranged as a zigzag type.

Description

낸드 플래쉬 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}Method of manufacturing a NAND flash memory device

도 1은 일반적인 낸드 플래쉬 메모리 소자의 레이아웃도이다.1 is a layout diagram of a general NAND flash memory device.

도 2는 도 1의 선 G-G를 절취한 상태의 단면도이다.FIG. 2 is a cross-sectional view of the line G-G of FIG. 1;

도 3은 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 레이아웃도이다.3 is a layout diagram of a NAND flash memory device according to an exemplary embodiment of the present invention.

도 4a 내지 도 4e는 도 3의 선 H-H를 절취한 상태의 단면도이다.4A to 4E are sectional views of the state taken along the line H-H of FIG.

도 5는 홀 패턴이 지그재그로 배치된 레티클의 평면도이다.5 is a plan view of a reticle in which hole patterns are arranged in a zigzag pattern.

도 6은 홀 패턴이 일정한 간격으로 배치된 레티클의 평면도이다. 6 is a plan view of a reticle having hole patterns arranged at regular intervals.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 제1 산화막100 semiconductor substrate 102 first oxide film

104 : 제1 폴리실리콘막 106 : 소자분리막104: first polysilicon film 106: device isolation film

108 : 제2 폴리실리콘막 110 : 포토레지스트 패턴108: second polysilicon film 110: photoresist pattern

112 : 제3 산화막 114 : 유전체막112: third oxide film 114: dielectric film

116 : 제3 폴리실리콘막116: third polysilicon film

본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 커플링 비를 개선하여 프로그램 속도를 향상시키기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for improving a program speed by improving a coupling ratio.

낸드 플래쉬 메모리는 MP3, 디지털 카메라, 모바일(mobile) 및 보조 기억장치 등 디지털 기기의 사용 급증에 따라 점점 상용 범위가 넓어지고 있는 메모리이다. 기술 발달과 상용 용도의 확장에 따라 필요한 용량도 점점 더 증가하고, 점점 빠른 프로그램 속도가 요구되고 있다.NAND flash memory is a memory that is becoming more and more commercially available due to the proliferation of digital devices such as MP3, digital cameras, mobile and auxiliary storage devices. As technology advances and commercial use expands, the required capacity grows more and more and faster program speeds are required.

일반적인 낸드 플래쉬 메모리 소자는 ISPP(Increment Step Program Pluse) 방식을 이용하여 프로그램하는데, ISPP 방식의 프로그램은 16V의 개시 전압에서 프로그램한 후, 타겟(target) 전압에 도달했는지 검증한다. 타겟에 도달하지 못했을 경우 일정하게 0.5V씩 증가시키면서 프로그램한 후 다시 타겟 전압에 도달했는지 여부를 검증하는 방식이다. A typical NAND flash memory device is programmed using an Increment Step Program Plus (ISPP) method. The ISPP program is programmed at a starting voltage of 16 V and then verified whether a target voltage is reached. If the target is not reached, the program increases the voltage by 0.5V and verifies whether the target voltage is reached again.

도 1은 일반적인 낸드 플래쉬 메모리 소자의 레이아웃도이다. 반도체 기판의 소정 영역에 형성된 소자분리막에 의해 액티브 영역(A) 및 필드 영역(B)이 정의된다. 액티브 영역(A)에는 제1 폴리실리콘막(C)이 형성되고, 또한 제1 폴리실리콘막 (C) 상부에 필드 영역(B)과 일부 중첩되도록 제2 폴리실리콘막(D)이 형성된다. 제1 폴리실리콘막(C) 및 제2 폴리실리콘막(D) 상부에 유전체막(E)이 형성된다. 액티브 영역(A) 및 필드 영역(B)과 교차하는 방향으로 컨트롤 게이트(F)이 정의되고, 마스크를 이용한 패터닝, 식각공정을 이용하여 컨트롤 게이트(F) 및 유전체막(E), 제1 폴리실리콘막(C), 제2 폴리실리콘막(D)을 패터닝하여 플래쉬 메모리 소자의 트랜지스터를 형성한다.1 is a layout diagram of a general NAND flash memory device. The active region A and the field region B are defined by the device isolation film formed in the predetermined region of the semiconductor substrate. A first polysilicon film C is formed in the active region A, and a second polysilicon film D is formed on the first polysilicon film C so as to partially overlap the field region B. The dielectric film E is formed on the first polysilicon film C and the second polysilicon film D. FIG. The control gate F is defined in a direction crossing the active region A and the field region B, the control gate F and the dielectric film E, and the first poly are patterned using a mask and an etching process. The silicon film C and the second polysilicon film D are patterned to form transistors of the flash memory device.

도 2는 도 1의 선 G-G를 절취한 상태의 단면도이다. 일반적인 자기정렬 플로팅 게이트(SAFG; Self Align Floating Gate)를 이용한 낸드 플래쉬 메모리 소자의 제조방법을 도 2를 참조하여 설명하면 다음과 같다.FIG. 2 is a cross-sectional view of the line G-G of FIG. 1; A method of manufacturing a NAND flash memory device using a general self alignment floating gate (SAFG) will be described with reference to FIG. 2.

도 2를 참조하면, 반도체 기판(10) 상부에 터널 산화막(14) 및 제1 폴리실리콘막(16)을 형성하고, 패터닝 공정을 통하여 제1 폴리실리콘막(16) 및 터널 산화막 (14), 반도체 기판(10)의 소정 영역을 식각하여 트렌치를 형성한다. 이후, 트렌치를 HDP(High Density Plasma) 산화막으로 매립하여 반도체 기판(10) 내에 STI (Shallow Trench Isolation) 구조의 소자 분리막(12)을 형성하여 액티브 영역과 필드 영역을 정의한다. 다음에, 소자 분리막(12)과 일부 중첩되게 제2 폴리실리콘막 (18)을 증착한 후, 패터닝하여 제2 폴리실리콘막(18)을 형성한다. 전체 구조 상부에 유전체막(20) 및 제3 폴리실리콘막(22)을 형성한 후 패터닝 공정을 통하여 제3 폴리실리콘막(33) 및 유전체막(20), 제2 및 제1 폴리실리콘막(18 및 16)을 패터닝하여 플래쉬 메모리 소자의 트랜지스터를 형성한다.2, the tunnel oxide film 14 and the first polysilicon film 16 are formed on the semiconductor substrate 10, and the first polysilicon film 16 and the tunnel oxide film 14 are formed through a patterning process. A predetermined region of the semiconductor substrate 10 is etched to form trenches. Thereafter, the trench is filled with an HDP (High Density Plasma) oxide film to form an isolation layer 12 having a shallow trench isolation (STI) structure in the semiconductor substrate 10 to define an active region and a field region. Next, the second polysilicon film 18 is deposited to partially overlap the device isolation film 12, and then patterned to form the second polysilicon film 18. After the dielectric film 20 and the third polysilicon film 22 are formed on the entire structure, the third polysilicon film 33 and the dielectric film 20, the second and first polysilicon films ( 18 and 16 are patterned to form transistors of flash memory devices.

그러나, 상기와 같이 플로팅 게이트를 형성하면, 소자가 점점 미세해짐에 따라 커플링 비가 충분하지 못하여 칩(chip) 내의 셀 중 다른 셀보다 천천히 프로그램되는 셀이 존재하게 되어 이 셀은 다른 셀보다 더 높은 전압을 필요로 한다. 이 러한 방법은 결국엔 프로그램 속도 향상에 제약을 가져다준다.However, when the floating gate is formed as described above, as the device becomes more and more fine, there is not enough coupling ratio, so that there is a cell that is programmed slower than other cells among the cells in the chip, and this cell is higher than other cells. Requires voltage. This method eventually limits the speed of the program.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 커플링 비를 개선하여 프로그램 속도를 향상시키기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.An object of the present invention devised to solve the above problems is to provide a method of manufacturing a NAND flash memory device for improving the program speed by improving the coupling ratio.

본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상부의 소정 영역에 터널 산화막 및 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막 상부의 소정 영역을 부분적으로 산화시키는 단계와, 상기 산화된 부분을 제거하여 상기 제1 폴리실리콘막이 다수의 리세스를 갖도록 하는 단계와, 전체 구조 상부에 유전체막 및 도전막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.A method of manufacturing a NAND flash memory device according to an embodiment of the present invention may include forming a tunnel oxide film and a first polysilicon film on a predetermined region on a semiconductor substrate, and partially oxidizing a predetermined region on the first polysilicon film. And forming a dielectric film and a conductive film over the entire structure by removing the oxidized portion, removing the oxidized portion to have a plurality of recesses, and forming a dielectric film and a conductive film over the entire structure. to provide.

본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상부에 제1 산화막, 제1 폴리실리콘막 및 질화막을 증착한 후, 상기 질화막, 제1 폴리실리콘막, 제1 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제2 산화막을 증착한 후, 상기 질화막 상부가 노출되도록 연마하는 단계와, 상기 질화막을 제거하여 소자 분리 막을 형성한 후, 제1 습식 식각 공정을 실시하여 상기 소자 분리막 상부의 일부를 제거하는 단계와, 전체 구조 상부에 상기 소자 분리막의 일부가 중첩되게 제2 폴리실리콘막을 형성하는 단계와, 상기 제2 폴리실리콘막 상부에 복수 개의 오픈 영역을 가지는 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 실시하는 단계와, 열처리 공정을 실시하여 상기 제2 폴리실리콘막 상부를 산화시켜 다수의 제3 산화막을 형성하는 단계와, 제2 습식 식각 공정으로 상기 제3 산화막을 제거하여 상기 제2 폴리실리콘막 상부에 다수의 리세스를 형성하는 단계와, 전체 구조 상부에 유전체막 및 도전막 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.In the method of manufacturing a NAND flash memory device according to an embodiment of the present invention, after depositing a first oxide film, a first polysilicon film and a nitride film on a semiconductor substrate, the nitride film, the first polysilicon film, the first oxide film and the semiconductor Etching a portion of the substrate to form a trench; depositing a second oxide film over the entire structure to fill the trench; and polishing the exposed nitride film to expose the nitride film; and removing the nitride film to form a device isolation film. Thereafter, performing a first wet etching process to remove a portion of the upper portion of the device isolation layer, forming a second polysilicon layer on the entire structure to overlap a portion of the device isolation layer, and forming the second polysilicon layer. After forming a photoresist pattern having a plurality of open areas on the film, performing an ion implantation process, and performing a heat treatment process Oxidizing an upper portion of the second polysilicon layer to form a plurality of third oxide layers, and removing the third oxide layer by a second wet etching process to form a plurality of recesses on the second polysilicon layer. And forming a dielectric film and a conductive film on the entire structure.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 레이아웃도이다. 반도체 기판의 소정 영역에 형성된 소자분리막에 의해 액티브 영역(A) 및 필드 영역(B)이 정의된다. 액티브 영역(A)에는 제1 폴리실리콘막(C)이 형성되고, 또한 제1 폴리실리콘막(C) 상부에 필드 영역(B)과 일부 중첩되도록 제2 폴리실리콘막(D)이 형성된다. 제2 폴리실리콘막(D) 상부는 다수의 리세스(recess)가 일정한 간격으로 형성된다. 제2 폴리실리콘막(D) 상부에 유전체막(E)이 형성된다. 액티브 영역(A) 및 필드 영역(B)과 교차하는 방향으로 컨트롤 게이트(F)가 정의되고, 컨트롤 게이트(F)를 마스크로 제1 폴리실리콘막(C) 및 제2 폴리실리콘막(D)이 패터닝되어 플로팅 게이트가 형성된다.3 is a layout diagram of a NAND flash memory device according to an exemplary embodiment of the present invention. The active region A and the field region B are defined by the device isolation film formed in the predetermined region of the semiconductor substrate. A first polysilicon film C is formed in the active region A, and a second polysilicon film D is formed on the first polysilicon film C so as to partially overlap the field region B. A plurality of recesses are formed on the second polysilicon layer D at regular intervals. The dielectric film E is formed on the second polysilicon film D. The control gate F is defined in a direction crossing the active region A and the field region B, and the first polysilicon film C and the second polysilicon film D are controlled using the control gate F as a mask. This is patterned to form a floating gate.

도 4a 내지 도 4e는 도 3의 선 H-H를 절취한 상태의 단면도이다. 4A to 4E are sectional views of the state taken along the line H-H of FIG.

도 4a를 참조하면, 반도체 기판(100) 상부에 제1 산화막(102), 제1 폴리실리콘막(104) 및 질화막(미도시)을 증착한 후, 질화막, 제1 폴리실리콘막(104), 제1 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제2 산화막을 증착한 후, 질화막 상부가 노출되도록 연마한다. 질화막을 제거하여 소자 분리막(106)을 형성한 후, 습식 식각 공정을 실시하여 소자 분리막(106) 상부의 일부를 식각함으로써 제1 폴리실리콘막(104)의 높이보다 낮게 한다. 이때, 소자 분리막(106)의 높이가 제1 폴리실리콘막(104)의 높이보다 더 높으면 후속 공정으로 컨트롤 게이트 형성시 제3 폴리실리콘막을 형성한 후, 패터닝하는 과정에서 소자 분리막(106)의 양 측벽 에지(edge) 부분에 폴리실리콘막이 잔존하여 인접한 워드 라인(WL)의 비트들이 쇼트(short) 되어 불량을 유발하기 때문이다. 그래서 제3 폴리실리콘막 식각시 에지 부분의 폴리실리콘막을 충분히 제거할 수 있는 높이를 최적화하기 위해 소자 분리막(106)의 높이를 제1 폴리실리콘막(104)의 높이보다 낮게 하는 것이다.Referring to FIG. 4A, after depositing a first oxide film 102, a first polysilicon film 104, and a nitride film (not shown) on the semiconductor substrate 100, the nitride film, the first polysilicon film 104, A portion of the first oxide film 102 and the semiconductor substrate 100 are etched to form trenches. A second oxide film is deposited over the entire structure to fill the trench, and then polished to expose the top of the nitride film. After the nitride film is removed to form the device isolation layer 106, a wet etching process is performed to etch a portion of the upper portion of the device isolation layer 106, thereby lowering the height of the first polysilicon layer 104. At this time, if the height of the device isolation layer 106 is higher than the height of the first polysilicon layer 104, the amount of the device isolation layer 106 in the process of patterning after forming a third polysilicon layer when forming the control gate in a subsequent process This is because a polysilicon film remains on the sidewall edge part, and the bits of the adjacent word line WL are shorted to cause a defect. Therefore, the height of the device isolation layer 106 is lower than the height of the first polysilicon layer 104 in order to optimize the height at which the polysilicon layer of the edge portion can be sufficiently removed during the third polysilicon layer etching.

전체 구조 상부에 소자 분리막(106)과 일부 중첩되게 제2 폴리실리콘막(108)을 형성한다.The second polysilicon layer 108 is formed to partially overlap the device isolation layer 106 on the entire structure.

도 4b를 참조하면, 전체 구조 상부에 포토레지스트를 형성한 후 도 5 또는 도 6의 레티클을 이용한 사진 및 현상 공정으로 복수 개의 오픈 영역을 가지는 포 토레지스트 패턴(110)을 형성한다. 이때, 사각 박스 형태의 빛 차단 영역(I) 내에 빛 투과 영역(J)인 다수의 홀 패턴이 지그재그로 형성된 도 5의 레티클을 이용할 경우, 일정한 간격을 갖는 홀 패턴이 지그재그로 반복되는 포토레지스트 패턴(110)이 형성되고, 사각 박스 형태의 빛 차단 영역(I) 내에 빛 투과 영역(J)인 다수의 홀 패턴이 일정한 간격으로 형성된 도 6의 레티클을 이용할 경우, 홀 패턴이 일정한 간격으로 반복되는 포토레지스트 패턴(110)이 형성된다. Referring to FIG. 4B, after forming a photoresist on the entire structure, a photoresist pattern 110 having a plurality of open regions is formed by a photolithography and a developing process using the reticle of FIG. In this case, when using the reticle of FIG. 5 in which a plurality of hole patterns, which are light transmitting regions J, are zigzag in a rectangular box-shaped light blocking region I, a photoresist pattern in which hole patterns having a predetermined interval are repeated in a zigzag pattern is repeated. When the reticle of FIG. 6 is formed and a plurality of hole patterns, which are light transmitting regions J, are formed in a rectangular box-shaped light blocking region I at regular intervals, the hole patterns are repeated at regular intervals. The photoresist pattern 110 is formed.

포토레지스트 패턴(110)을 마스크로 제2 폴리실리콘막(108)에 산소 이온 주입 공정을 실시한다.An oxygen ion implantation process is performed on the second polysilicon film 108 using the photoresist pattern 110 as a mask.

도 4c를 참조하면, 포토레지스트 패턴(110)을 제거한 후, 열처리 공정을 실시한다. 이로 인해, 주입된 이온이 활성화되어 제2 폴리실리콘막(108)을 산화시켜, 제2 폴리실리콘막(108) 상부에 다수의 제3 산화막(112)을 형성한다. Referring to FIG. 4C, after the photoresist pattern 110 is removed, a heat treatment process is performed. As a result, the implanted ions are activated to oxidize the second polysilicon film 108 to form a plurality of third oxide films 112 on the second polysilicon film 108.

도 4d를 참조하면, 습식 식각 공정을 실시하여 제2 폴리실리콘막(108) 상부의 제3 산화막(112)을 제거한다. 제3 산화막(112)을 제거함으로써 제2 폴리실리콘막(108) 내에 다수의 리세스가 형성된다. Referring to FIG. 4D, a wet etching process may be performed to remove the third oxide layer 112 on the second polysilicon layer 108. By removing the third oxide film 112, a plurality of recesses are formed in the second polysilicon film 108.

전체 구조 상부에 유전체막(114)을 형성한다. 여기서, 유전체막(114)은 ONO(oxide/nitride/oxide)막을 이용하였지만, 산화막의 단일막 혹은 고유전율을 갖는 물질을 이용하여 형성할 수 있다. A dielectric film 114 is formed over the entire structure. Here, the dielectric film 114 is formed using an oxide / nitride / oxide (ONO) film, but may be formed using a single film of an oxide film or a material having a high dielectric constant.

도 4e를 참조하면, 유전체막(114) 상부에 도전막(116)을 형성한다. 여기서, 도전막(116)은 폴리실리콘막을 이용하여 형성하였지만, 도전성을 갖는 금속물질을 이용하여 형성할 수 있다.Referring to FIG. 4E, a conductive film 116 is formed over the dielectric film 114. Here, the conductive film 116 is formed using a polysilicon film, but may be formed using a metal material having conductivity.

상술한 바와 같이 본 발명의 실시예는 SA-FG 공정을 적용한 낸드 플래쉬 메모리 소자의 제조 방법이지만, 이를 SA-FG 공정에만 국한하지 않고 SA-FG 공정 대신 일반적인 STI 공정에도 적용할 수 있다. 이에 대해 자세히 설명하면 다음과 같다. C-STI 공정 방법은 반도체 기판의 소정 영역을 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성하고, 반도체 기판 상부가 노출될 때까지 연마하여 소자 분리막을 형성한다. As described above, the embodiment of the present invention is a method of manufacturing a NAND flash memory device using the SA-FG process, but the present invention may be applied to a general STI process instead of the SA-FG process. This will be described in detail below. In the C-STI process method, a predetermined region of a semiconductor substrate is etched to form a trench, an insulating film is formed on the entire structure to fill the trench, and the semiconductor substrate is polished until the upper portion of the semiconductor substrate is exposed to form a device isolation film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 플로팅 게이트와 플로팅 게이트 상부에 형성된 유전체막의 접합 면적을 증가시켜 커플링 비(coupling ratio)를 향상시킴으로써 프로그램 속도를 향상시킬 수 있다.As described above, according to the present invention, the program speed can be improved by increasing the coupling area of the floating gate and the dielectric film formed on the floating gate to increase the coupling ratio.

또한, 멀티-레벨 셀(Multi-Level Cell; MLC) 이용시 플로팅 게이트 높이를 낮추어야 하는데, 본 발명에서는 다수의 리세스를 갖는 플로팅 게이트 형성을 통하여 플로팅 게이트의 면적을 증가시킴으로써 낮아진 플로팅 게이트 높이만큼 감소한 커플링 비를 보상받을 수 있다.In addition, the floating gate height should be lowered when using a multi-level cell (MLC). In the present invention, a couple reduced by the floating gate height lowered by increasing the area of the floating gate through the formation of a floating gate having a plurality of recesses. The ring ratio can be compensated.

Claims (10)

반도체 기판 상부의 활성 영역 상에 터널 산화막 및 플로팅 게이트용 폴리실리콘막을 형성하는 단계;Forming a tunnel oxide film and a polysilicon film for a floating gate on an active region over the semiconductor substrate; 상기 폴리실리콘막 상부에 복수 개의 오픈 영역을 가지는 포토레지스트 패턴을 형성한 후, 산소 이온 주입 공정을 실시하는 단계;Forming a photoresist pattern having a plurality of open regions on the polysilicon layer, and then performing an oxygen ion implantation process; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 열처리 공정을 실시하여 상기 산소 이온이 주입된 상기 폴리실리콘막 상부를 부분적으로 산화시키는 단계;Performing a heat treatment process to partially oxidize an upper portion of the polysilicon film into which the oxygen ions are implanted; 상기 부분적으로 산화된 영역을 제거하여 다수의 리세스를 갖는 플로팅 게이트를 형성하는 단계; 및Removing the partially oxidized region to form a floating gate having a plurality of recesses; And 상기 다수의 리세스가 형성된 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.And forming a dielectric film and a control gate on the floating gate in which the plurality of recesses are formed. 삭제delete 제1항에 있어서, 상기 오픈 영역을 가지는 포토레지스트 패턴은 홀 패턴이 지그재그로 배치된 레티클을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.The NAND flash memory device of claim 1, wherein the photoresist pattern having the open area is formed using a reticle having zigzag hole patterns. 제1항에 있어서, 상기 오픈 영역을 가지는 포토레지스트 패턴은 상기 홀 패턴이 일정한 간격으로 배치된 상기 레티클을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.The NAND flash memory device of claim 1, wherein the photoresist pattern having the open area is formed using the reticle having the hole patterns disposed at regular intervals. 삭제delete 반도체 기판 상부에 제1 산화막, 제1 폴리실리콘막 및 질화막을 증착한 후, 상기 질화막, 제1 폴리실리콘막, 제1 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;Depositing a first oxide film, a first polysilicon film, and a nitride film on the semiconductor substrate, and then etching a portion of the nitride film, the first polysilicon film, the first oxide film, and the semiconductor substrate to form a trench; 상기 트렌치가 매립되도록 전체 구조 상부에 제2 산화막을 증착한 후, 상기 질화막 상부가 노출되도록 연마하는 단계;Depositing a second oxide layer over the entire structure to fill the trench, and then polishing the nitride layer to be exposed; 상기 질화막을 제거하여 소자 분리막을 형성한 후, 제1 습식 식각 공정을 실 시하여 상기 소자 분리막 상부의 일부를 제거하는 단계;Removing the nitride layer to form an isolation layer, and then performing a first wet etching process to remove a portion of the upper portion of the isolation layer; 전체 구조 상부에 상기 소자 분리막의 일부가 중첩되게 제2 폴리실리콘막을 형성하는 단계; Forming a second polysilicon layer so that a part of the device isolation layer overlaps the entire structure; 상기 제2 폴리실리콘막 상부에 복수 개의 오픈 영역을 가지는 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 실시하는 단계;Forming a photoresist pattern having a plurality of open regions on the second polysilicon layer, and then performing an ion implantation process; 열처리 공정을 실시하여 상기 제2 폴리실리콘막 상부를 산화시켜 다수의 제3 산화막을 형성하는 단계;Performing a heat treatment process to oxidize an upper portion of the second polysilicon film to form a plurality of third oxide films; 제2 습식 식각 공정으로 상기 제3 산화막을 제거하여 상기 제2 폴리실리콘막 상부에 다수의 리세스를 형성하는 단계; 및Removing the third oxide layer by a second wet etching process to form a plurality of recesses on the second polysilicon layer; And 전체 구조 상부에 유전체막 및 도전막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.A method of manufacturing a NAND flash memory device comprising forming a dielectric film and a conductive film on an entire structure. 제6항에 있어서, 상기 제1 습식 식각 공정은 상기 제1 폴리실리콘막의 높이보다 낮게 상기 소자 분리막 상부의 일부를 제거하는 낸드 플래쉬 메모리 소자의 제조방법.The NAND flash memory device of claim 6, wherein the first wet etching process removes a portion of the upper portion of the device isolation layer lower than the height of the first polysilicon layer. 제6항에 있어서, 상기 오픈 영역을 가지는 포토레지스트 패턴은 홀 패턴이 지그재그로 배치된 상기 레티클을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.The NAND flash memory device of claim 6, wherein the photoresist pattern having the open area is formed by using the reticle having zigzag hole patterns. 제6항에 있어서, 상기 오픈 영역을 가지는 포토레지스트 패턴은 상기 홀 패턴이 일정한 간격으로 배치된 상기 레티클을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.The NAND flash memory device of claim 6, wherein the photoresist pattern having the open area is formed using the reticle having the hole patterns disposed at regular intervals. 제6항에 있어서, 상기 이온 주입 공정은 O2 가스를 이용하여 실시하는 낸드 플래쉬 메모리 소자의 제조방법.The method of claim 6, wherein the ion implantation process is O 2 A method of manufacturing a NAND flash memory device using gas.
KR1020050110714A 2005-11-18 2005-11-18 Method of manufacturing a nand flash memory device KR100739961B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050110714A KR100739961B1 (en) 2005-11-18 2005-11-18 Method of manufacturing a nand flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050110714A KR100739961B1 (en) 2005-11-18 2005-11-18 Method of manufacturing a nand flash memory device

Publications (1)

Publication Number Publication Date
KR100739961B1 true KR100739961B1 (en) 2007-07-16

Family

ID=38498791

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050110714A KR100739961B1 (en) 2005-11-18 2005-11-18 Method of manufacturing a nand flash memory device

Country Status (1)

Country Link
KR (1) KR100739961B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003532A (en) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 Method of manufacturing flash memory device
KR20050068908A (en) * 2003-12-30 2005-07-05 동부아남반도체 주식회사 Non-volatile memory device and method for fabricating the same
KR20050070906A (en) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 Method for fabricating flash memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003532A (en) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 Method of manufacturing flash memory device
KR20050068908A (en) * 2003-12-30 2005-07-05 동부아남반도체 주식회사 Non-volatile memory device and method for fabricating the same
KR20050070906A (en) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 Method for fabricating flash memory

Similar Documents

Publication Publication Date Title
JP2007180482A (en) Manufacturing method for flash memory element
KR20050013214A (en) Conductive spacers extended floating gates
KR100771805B1 (en) Method of manufacturing a flash memory device
JP2015109469A (en) Semiconductor device
KR100620223B1 (en) Method for manufacturing split gate flash EEPROM
KR20100078263A (en) Method manufactruing of flash memory device
KR100723764B1 (en) Method of manufacturing a flash memory device
KR100731088B1 (en) Method for forming floating gate array of flash memory device
KR100739961B1 (en) Method of manufacturing a nand flash memory device
KR100871982B1 (en) Flash memory cell and method for manufacturing the same
KR20090092927A (en) Semiconductor memory device and manufacturing method thereof
KR100649308B1 (en) Flash memory device and manufacturing method of self-aligned floating gate array
US20120153374A1 (en) Semiconductor device and method of manufacturing the same
KR100602126B1 (en) Flash memory cell and method for manufacturing the same
KR100600955B1 (en) Nonvolatile memory device cell and method for manufacturing the same
KR100958627B1 (en) Flash memory device and method for manufacturing the device
KR20080039095A (en) Method for manufacturing nand type flash memory device
KR20070062017A (en) Method for fabricating flash memory device
KR100559996B1 (en) Method for manufacturing flash memory
KR20010064598A (en) A Method of Forming a Field Insulation Layer for Flash Memory Devices
KR100833443B1 (en) Method of manufacturing a flash memory device
KR20050030008A (en) Method for forming flash memory device
KR100932133B1 (en) Manufacturing Method of Semiconductor Device
KR100945228B1 (en) Method for manufacturing non-volatile memory device
KR100628245B1 (en) Method for fabrication flash memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee