KR100943499B1 - Method for manufacturing semi-conductor device - Google Patents

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Abstract

본 발명은 반도체 소자 제조에 관한 것으로, 본 발명에 따른 반도체 소자 제조 방법의 일 예는, 반도체 소자의 구리를 금속 배선으로 사용하는 다마신 구조 배선 형성에서 개별 소자 및 첫 번째 층 구리 배선이 형성된 반도체 기판의 상부 전면에서 제 1 금속 배선 층간 절연막을 형성하는 단계; 제 2 금속 배선 층간 절연막을 형성하는 단계; 제 3 금속 배선 층간 절연막을 형성하는 단계; 및 제 4 금속 배선 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and one example of the method for manufacturing a semiconductor device according to the present invention is a semiconductor in which individual devices and first layer copper wiring are formed in damascene structure wiring formation using copper of a semiconductor device as metal wiring. Forming a first metal wiring interlayer insulating film on an upper front surface of the substrate; Forming a second metal wiring interlayer insulating film; Forming a third metal wiring interlayer insulating film; And forming a fourth metal wiring interlayer insulating film.

따라서, 본 발명에 의하면, 수소 함량이 높은 실리콘 리치 옥사이드와 FSG 계면에서의 HF 형성을 최소화하고, HF 형성에 의한 불안정한 필름(film)의 형성을 방지하며, 후속 공정까지 정체 시간 또는 후속 공정 진행 중 수분의 침투시 FSG와 실리콘 리치 옥사이드 계면에서의 HF 형성에 의한 접착력 불안정 현상을 최소화할 수 있는 효과가 있다.Therefore, according to the present invention, HF formation at the silicon rich oxide and FSG interface having high hydrogen content is minimized, and formation of an unstable film by HF formation is prevented, and a retention time or a subsequent process is in progress until a subsequent process. Infiltration of moisture has an effect of minimizing adhesion instability due to HF formation at the FSG and silicon rich oxide interfaces.

반도체 소자, 다마신 구조, 구리 배선, 층간 절연막, 플라즈마 증착 Semiconductor device, damascene structure, copper wiring, interlayer insulating film, plasma deposition

Description

반도체 소자 제조 방법{Method for manufacturing semi-conductor device}Semiconductor device manufacturing method {Method for manufacturing semi-conductor device}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 다마신 구조(damascene structure)를 이용한 구리 배선 형성에서 층간 절연막을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an interlayer insulating film in copper wiring formation using a damascene structure.

최근, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조함에 있어서, 기생 RC가 작은 다층 배선 기술을 개발하는 것이 중요한 문제이다.In recent years, in manufacturing a semiconductor device with improved operation speed and ultra high integration, it is an important problem to develop a multi-layered wiring technology having a small parasitic RC.

0.13um 테크놀러지 이하의 소자에서, 많은 제품들은 기존의 알루미늄(Al) 베이스(base) 배선에서 비저항이 낮은 구리(Cu)를 이용한 배선 구조를 적용하고 있다.In devices less than 0.13um technology, many products employ a wiring structure using copper (Cu), which has a low resistivity in conventional aluminum (Al) base wiring.

상기 구리를 이용하여 배선 패턴을 형성하는 방법으로 다마신 공정이 일반적으로 사용되고 있다. 이는 식각 공정을 이용하여 패턴을 형성하기 어렵기 때문이다.The damascene process is generally used as a method of forming a wiring pattern using said copper. This is because it is difficult to form a pattern using an etching process.

종래 반도체 소자의 다마신 배선 구조를 형성하는 방법을 설명하면, 도 1 내지 4는 종래 기술에 따라 반도체 소자의 다마신 배선 구조를 형성하는 방법을 설명하기 위해 도시한 것이다.A method of forming a damascene wiring structure of a conventional semiconductor device will be described with reference to FIGS. 1 to 4 to illustrate a method of forming a damascene wiring structure of a semiconductor device according to the related art.

도 1과 같이, 반도체 기판에 하부 소자와 하부 첫 번째 층(layer) 구리 배선을 형성한다.As shown in FIG. 1, a lower element and a lower first layer copper interconnection are formed on a semiconductor substrate.

도 2와 같이, 상기 하부 소자와 하부 첫 번째 층 구리 배선이 형성된 반도체 기판 상부에 다층 구조의 절연막(제1절연막 내지 제4절연막)을 형성한다. 이때, 상기 제 1 절연막은 실리콘 질화막 물질, 제 2 절연막과 제 4 절연막은 실리콘 리치 옥사이드 물질, 제 3 절연막은 FSG(fluorine doped glass)으로 구성된다.As shown in FIG. 2, an insulating film (first insulating film to fourth insulating film) having a multilayer structure is formed on the semiconductor substrate on which the lower element and the lower first layer copper wiring are formed. In this case, the first insulating film is formed of a silicon nitride film material, the second insulating film and the fourth insulating film are made of silicon rich oxide material, and the third insulating film is made of fluorine doped glass (FSG).

이후 도 3과 같이, 비아 포토(via photo) 공정과 에치(etch) 공정을 진행하여 비아 패터닝(via patterning)을 하고, 트렌치 포토(trench photo) 및 에치 공정을 진행하여 듀얼 다마신 에치 고정을 완료한다.Thereafter, as shown in FIG. 3, the via photo process and the etch process are performed to perform via patterning, and the trench photo and etch process to complete the dual damascene etch fixing. do.

이후 도 4와 같이, 배리어 메탈(barrier metal)을 증착하고, 구리 시드 층(layer)을 증착 및 구리 전기화학부식전위(Electrochemical Corrosion Potential; ECP) 공정 이후에 구리(Cu) 화학 기계적 연마(chemical mechanic polishing; CMP)를 진행하여 구리 배선의 형성을 완료한다.Then, as shown in FIG. 4, a barrier metal is deposited, a copper seed layer is deposited, and a copper (Cu) chemical mechanical polishing (Cu) is performed after the copper electrochemical corrosion potential (ECP) process. polishing (CMP) to complete the formation of the copper wiring.

상기 다마신 배선 구조 형성 방법 중 다층 구조 절연막에서, 제 1 절연막으로 사용되는 질화 실리콘은 하부 구리의 상부 절연막으로의 확산을 방지하기 위한 확산 방지층, 제 2 절연막인 실리콘 리치 옥사이드는 상부 FSG막의 F 성분의 확산 방지를 위한 층, 상기 제 3 절연막으로 사용하는 FSG는 절연층의 주 층으로 낮은 유전 상수 값으로 기생 커패시턴스를 낮게 해주는 역할을 하고, 상기 제 4 절연막인 실리콘 리치 옥사이드는 상기 제 2 절연막과 동일한 역할을 하는 것으로, 하부 FSG 막의 F 성분의 상부로의 확산 방지를 위한 층이다.In the multi-layer insulating film of the damascene wiring structure forming method, the silicon nitride used as the first insulating film is a diffusion preventing layer for preventing diffusion of the lower copper to the upper insulating film, and the silicon rich oxide as the second insulating film is the F component of the upper FSG film. FSG, which is used as the third insulating layer, serves to reduce parasitic capacitance with a low dielectric constant as a main layer of the insulating layer, and silicon rich oxide, which is the fourth insulating layer, is formed from the second insulating layer. Doing the same, it is a layer for preventing diffusion of the F component of the lower FSG film to the top.

상술한 바와 같이 종래 기술을 이용한 듀얼 다마신 형성 공정에서 다층 구조 절연막은, 상기 FSG와 상부 실리콘 리치 옥사이드 물질과의 계면에서 계면 접착 특성이 좋지 않아 후속 공정에서 도 5와 같이 기판 및 박막에 금이 가는 딜레미네이션(delamination) 불량이 일어나는 문제점이 있다.As described above, the multilayer insulating film in the dual damascene formation process using the prior art has poor interface adhesion characteristics at the interface between the FSG and the upper silicon rich oxide material, so that the substrate and the thin film are cracked in a subsequent process as shown in FIG. 5. There is a problem that a poor delamination occurs.

또한, 상기 FSG 증착 후 표면에 파일 업(pile up)된 'F'기와 상부 실리콘 리치 옥사이드 내의 'H'기가 반응하여 HF가 형성될 우려가 있으며, 특히 절연막 형성 후 후속 공정까지 지연시간 존재시 외부에서의 수분기 침투 또는 후속 클리닝(cleaning) 공정 중 수분기의 침투시 FSG 막과 실리콘 리치 옥사이드 계면에서 HF의 급격한 형성으로 계면의 접착력이 낮아져 후속 구리 CMP 공정에서 상기 FSG와 실리콘 리치 옥사이드 계면에서 딜레미네이션(delamination) 불량이 발생할 우려가 있다.In addition, there is a fear that HF is formed by reacting the 'F' piled up on the surface after the FSG deposition and the 'H' group in the upper silicon rich oxide. Sudden penetration in the water or during subsequent cleaning of the water vapor during the cleaning process resulted in the rapid formation of HF at the FSG film and silicon rich oxide interface, resulting in low adhesion between the FSG and silicon rich oxide interfaces in the subsequent copper CMP process. There is a fear that poor delamination may occur.

그리고 실리콘 리치 옥사이드의 특징은 댕글링 본드(dangling bond)가 존재하여 'F'기와 결합하여 상기 'F'기의 확산을 막아주는 능력은 우수하나, 막 내에 수소 함량이 높은 단점이 있다.In addition, the silicon rich oxide is characterized in that the dangling bond (dangling bond) is present in the ability to combine the 'F' group to prevent the diffusion of the 'F' group, but has a high hydrogen content in the film.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 제3절연막인 FSG 증착 완료 후 표면에 실리콘 옥사이드 절연막 버퍼 레이어(buffer layer) 형성 또는 플라즈마 처리로 파일 업(pile up)된 F기의 제거, 제4절연막인 상부 실리콘 리치 옥사이드 형성시 증착 초기 실리콘 옥사이드 절연막 라이너 층(liner layer) 형성으로 상기 FSG와 실리콘 리치 옥사이드 계면의 HF 형성을 방지하도록 하여 두 층의 접착력을 개선하는 것을 목적으로 한다.In order to solve the above problems, the present invention is the formation of a silicon oxide insulating film buffer layer (buffer layer) on the surface after the completion of the FSG deposition, the third insulating film or the removal of the F group (pile-up) by plasma treatment, the fourth The purpose of the present invention is to improve the adhesion between the two layers by preventing the formation of HF between the FSG and the silicon rich oxide interface by forming an initial silicon oxide insulating film liner layer when forming the upper silicon rich oxide as an insulating film.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 일 예는, 반도체 소자의 구리를 금속 배선으로 사용하는 다마신 구조 배선 형성에서 개별 소자 및 첫 번째 층 구리 배선이 형성된 반도체 기판의 상부 전면에서 제 1 금속 배선 층간 절연막을 형성하는 단계; 상기 제 1 금속 배선 층간 절연막 상에 제 2 금속 배선 층간 절연막, 제 3 금속 배선 층간 절연막 및 제 4 금속 배선 층간 절연막을 순차적으로 형성하는 단계를 포함하며, 상기 제 3 금속 배선 층간 절연막은 FSG막과 상기 FSG막 상부에 형성된 제 1 버퍼막을 포함하며, 상기 제 1 버퍼막은 상기 FSG막 증착 완료 시점에 증착 공정 중에서 플루오르화 소스(fluorine source)만 제외하고 증착하여 형성하는 것을 특징으로 한다.An example of a method of manufacturing a semiconductor device according to the present invention for achieving the above object is a semiconductor substrate in which individual devices and first layer copper wiring are formed in damascene structure wiring formation using copper of a semiconductor device as metal wiring. Forming a first metal wiring interlayer insulating film on the upper front surface; Sequentially forming a second metal wiring interlayer insulating film, a third metal wiring interlayer insulating film, and a fourth metal wiring interlayer insulating film on the first metal wiring interlayer insulating film, wherein the third metal wiring interlayer insulating film is formed of an FSG film; And a first buffer layer formed on the FSG layer, wherein the first buffer layer is formed by depositing only a fluorine source during the deposition process at the time of completion of deposition of the FSG layer.

이때, 상기 형성되는 제 3 금속 배선 층간 절연막은 FSG 막과 상기 FSG 막 상부에 형성된 제 1 버퍼막을 포함할 수 있다.In this case, the third metal wiring interlayer insulating layer may include an FSG film and a first buffer film formed on the FSG film.

그리고 상기 제 1 버퍼막은 상기 FSG 막 증착 완료 시점에 증착 공정 중에서 플루오르화 소스(fluorine source)만 제외하고 증착하여 형성할 수 있다.The first buffer layer may be formed by depositing only a fluorine source in the deposition process at the time when the deposition of the FSG film is completed.

또한, 상기 제 1 버퍼막은 100 내지 500Å의 두께를 가질 수 있다.In addition, the first buffer layer may have a thickness of about 100 to about 500 microns.

그리고 상기 제 1 버퍼막은 1.45 내지 1.47의 굴절율을 가질 수 있다.The first buffer layer may have a refractive index of 1.45 to 1.47.

또한, 상기 제 1 버퍼막은 실리콘 산화막을 포함할 수 있다.In addition, the first buffer layer may include a silicon oxide layer.

그리고 상기 형성되는 제 4 금속 배선 층간 절연막은 제 2 버퍼막과 상기 제 2 버퍼막 상부에 형성되는 실리콘 리치 옥사이드막을 포함할 수 있다.The fourth metal wiring interlayer insulating layer may include a second buffer layer and a silicon rich oxide layer formed on the second buffer layer.

또한, 상기 제 2 버퍼막은 실리콘 소스 가스와 산소 소스 가스의 비율을 조절하여 형성할 수 있다.The second buffer layer may be formed by adjusting a ratio of a silicon source gas and an oxygen source gas.

그리고 상기 제 2 버퍼막은 100 내지 500Å의 두께를 가질 수 있다.The second buffer layer may have a thickness of about 100 to about 500 microns.

또한, 상기 제 2 버퍼막은 1.45 내지 1.47의 굴절율을 가질 수 있다.In addition, the second buffer layer may have a refractive index of 1.45 to 1.47.

그리고 상기 실리콘 리치 옥사이드막은 1.50 내지 1.54의 굴절율을 가질 수 있다.The silicon rich oxide layer may have a refractive index of 1.50 to 1.54.

또한, 상기 제 2 버퍼막은 실리콘 산화막을 포함할 수 있다.In addition, the second buffer layer may include a silicon oxide layer.

본 발명에 따른 반도체 소자 제조 방법의 다른 예는, 반도체 소자의 구리를 금속 배선으로 사용하는 다마신 구조 배선 형성에서 개별 소자 및 첫 번째 층 구리 배선이 형성된 반도체 기판의 상부 전면에서 제 1 금속 배선 층간 절연막을 형성하는 단계; 상기 제 1 금속 배선 층간 절연막 상에 제 2 금속 배선 층간 절연막을 형성하는 단계; 상기 제 2 금속 배선 층간 절연막 상에 FSG막과 제 1 버퍼막을 차례대로 형성하되, 상기 제 1 버퍼막에상기 FSG막 증착 완료 시점에서 F기를 최소화하기 위해 플루오르화 소스 가스를 제외하고 O2 플라즈마 처리하는 단계; 및 상기 제 1 버퍼막 상에 제 4 금속 배선 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Another example of the method for manufacturing a semiconductor device according to the present invention is that in the formation of damascene structure wiring using copper of a semiconductor device as a metal wiring, the first metal wiring interlayer is formed on the upper front surface of the semiconductor substrate on which the individual elements and the first layer copper wiring are formed. Forming an insulating film; Forming a second metal wiring interlayer insulating film on the first metal wiring interlayer insulating film; An FSG film and a first buffer film are sequentially formed on the second metal interlayer insulating film, and the O2 plasma treatment is performed except for the fluorinated source gas to minimize the F group at the completion of the deposition of the FSG film on the first buffer film. step; And forming a fourth metal wiring interlayer insulating film on the first buffer film.

상술한 본 발명에 따른 반도체 소자 제조 방법에 따르면,According to the semiconductor device manufacturing method according to the present invention described above,

첫째, 수소 함량이 높은 실리콘 리치 옥사이드막과 FSG 계면에서의 HF 형성을 최소화할 수 있는 효과가 있다.First, there is an effect that can minimize the formation of HF at the silicon rich oxide film and FSG interface having a high hydrogen content.

둘째, HF 형성에 의한 불안정한 필름(film)의 형성을 방지할 수 있는 효과가 있다.Second, there is an effect that can prevent the formation of an unstable film due to HF formation.

셋째, 후속 공정까지 정체 시간 또는 후속 공정 진행 중 수분의 침투시 FSG와 실리콘 리치 옥사이드막 계면에서의 HF 형성에 의한 접착력 불안정 현상을 최소화할 수 있는 효과가 있다.Third, there is an effect of minimizing the adhesion instability due to the formation of HF at the interface between the FSG and the silicon rich oxide film during the retention time until the subsequent process or infiltration of moisture during the subsequent process.

이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.Hereinafter, specific embodiments of the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.

이하, 본 발명에 따른 반도체 소자의 구리 배선 층간 절연막 형성 방법에 대해 상세히 설명한다.Hereinafter, a method for forming a copper wiring interlayer insulating film of a semiconductor device according to the present invention will be described in detail.

도 6은 본 발명에 따라 반도체 소자의 다마신 배선 구조를 형성하는 방법의 일 예를 설명하기 위해 도시한 것이다.6 illustrates an example of a method of forming a damascene wiring structure of a semiconductor device according to the present invention.

첨부된 도 6에 도시된 바와 같이, 하부 소자와 하부 첫번째 층(1st layer) 구리 배선이 형성된 반도체 기판의 전면에, 제 1 절연막(610)을 형성한다.As shown in FIG. 6, a first insulating layer 610 is formed on the entire surface of the semiconductor substrate on which the lower element and the lower first layer copper wiring are formed.

이때, 상기 제 1 절연막(610)은 플라즈마 증착 방식의 질화 실리콘 막으로, 500 내지 1000Å 정도의 두께로 증착할 수 있다.At this time, the first insulating film 610 is a silicon nitride film of the plasma deposition method, can be deposited to a thickness of about 500 to 1000Å.

상기 제 1 절연막(610)은, 하부 구리의 절연막 내부로의 확산을 방지하는 역할을 하고, 또한 후속 에치 공정시에 에치 스토핑 층(etch stopping layer)의 역할 도 할 수 있다.The first insulating layer 610 may serve to prevent diffusion of lower copper into the insulating layer, and may also serve as an etch stopping layer during a subsequent etch process.

상기 형성된 제 1 절연막(610) 상부에 제 2 절연막(620)을 형성한다.A second insulating layer 620 is formed on the formed first insulating layer 610.

이때, 상기 제 2 절연막(620)은 플라즈마 증착 방식의 실리콘 리치 옥사이드 막으로, 300 내지 1000Å 정도의 두께로 증착할 수 있다.In this case, the second insulating film 620 is a silicon rich oxide film of the plasma deposition method, can be deposited to a thickness of about 300 to 1000Å.

상기 제 2 절연막(620)은, 상부 F기가 하부 질화막(nitride)으로 확산되는 것을 방지하는 역할을 한다.The second insulating layer 620 serves to prevent the upper F group from being diffused into the lower nitride layer.

상기 형성된 제 2 절연막(620) 상부에 제 3 절연막(630)을 형성한다.A third insulating layer 630 is formed on the formed second insulating layer 620.

이때, 상기 제 3 절연막(630)은 플라즈마 증착 방식의 FSG 막(631)과 상기 FSG 막(631) 상부에 형성되는 제 1 버퍼막(632)을 포함한다.In this case, the third insulating film 630 includes a plasma deposition method FSG film 631 and a first buffer film 632 formed on the FSG film 631.

상기 제 3 절연막(630)은 주 절연막으로 낮은 유전상수 값으로 RC 딜레이(delay)를 최소화시키는 역할을 한다.The third insulating layer 630 serves as a main insulating layer to minimize the RC delay with a low dielectric constant value.

여기에서, 상기 제 1 버퍼막(632)은 상기 FSG 막(631) 증착시에 증착이 완료되는 시점에 증착 공정 중에서 플루오르 소스(fluorine source)만 제외하고 증착을 추가 진행하여 형성한다.Here, the first buffer layer 632 is formed by additionally performing deposition except for a fluorine source in the deposition process at the time when deposition is completed when the FSG film 631 is deposited.

이때, 상기 제 1 버퍼막(632)은 100 내지 500Å 정도의 두께를 가질 수 있다.In this case, the first buffer layer 632 may have a thickness of about 100 to about 500 μs.

그리고 상기 제 1 버퍼막(632)은 1.45 내지 1.47 정도의 굴절율을 가질 수 있다.In addition, the first buffer layer 632 may have a refractive index of about 1.45 to about 1.47.

상기 제 1 버퍼막(632)은 예를 들어, 전형적인 실리콘 산화막(640)으로, 막 내의 수소 함량이 낮은 조건으로 진행될 수 있다.The first buffer layer 632 is, for example, a typical silicon oxide layer 640, and may proceed under a condition where the hydrogen content in the layer is low.

상기 제 1 버퍼막(632) 상부에 제 4 절연막(650)을 형성한다.A fourth insulating layer 650 is formed on the first buffer layer 632.

상기 제 4 절연막(650)은 제 2 버퍼막(641)과 상기 제 2 버퍼막(641) 상부에 형성되는 실리콘 리치 옥사이드막(642)을 포함한다. 그리고 상기 실리콘 리치 옥사이드막(642)는 상기 제 2 절연막(620)과 동일한 막일 수 있다.The fourth insulating layer 650 includes a second buffer layer 641 and a silicon rich oxide layer 642 formed on the second buffer layer 641. The silicon rich oxide layer 642 may be the same layer as the second insulating layer 620.

상기 제 2 버퍼막(641)은 증착 초기 실리콘 소스 가스(source gas)와 산소 소스 가스(oxygen source gas)의 비율을 조절하여 형성한 실리콘 산화막 라이너 층(liner layer)일 수 있다.The second buffer layer 641 may be a silicon oxide liner layer formed by adjusting a ratio of an initial silicon source gas and an oxygen source gas.

이때, 상기 실리콘 소스 가스는 SiH4 가스를 포함하며, 상기 산소 소스 가스는 N2O를 포함할 수 있다.In this case, the silicon source gas may include a SiH 4 gas, and the oxygen source gas may include N 2 O.

그리고 상기 실리콘 산화막 라이너 층(641)은 100 내지 500Å 정도의 두께를 가질 수 있다.The silicon oxide film liner layer 641 may have a thickness of about 100 to about 500 kPa.

또한, 상기 실리콘 산화막 라이너 층(641)은 1.45 내지 1.47 정도의 굴절율을 가질 수 있다.In addition, the silicon oxide film liner layer 641 may have a refractive index of about 1.45 to about 1.47.

상기 제 2 버퍼막(641) 형성 후 연속으로 가스(gas) 비율을 조절하여 상기 실리콘 리치 옥사이드막(642)을 형성할 수 있다.The silicon rich oxide layer 642 may be formed by continuously adjusting a gas ratio after the formation of the second buffer layer 641.

이때, 상기 실리콘 리치 옥사이드막(642)은 1.50 내지 1.54 정도의 굴절율을 가질 수 있다.In this case, the silicon rich oxide layer 642 may have a refractive index of about 1.50 to about 1.54.

상술한 바와 같이, 제 4 절연막(640)까지 형성한 이후, 후속 공정으로 예를 들어, 비아 포토(via photo), 에치(etch) 및 트렌치 포토(trench photo), 에치(etch), 구리(Cu) 매립, 화학 기계적 연마(chemical mechanic polishing; CMP) 공정을 순차적으로 진행하여 다마신 배선 공정을 완료할 수 있다.As described above, after the fourth insulating film 640 is formed, a subsequent process may include, for example, via photo, etch and trench photo, etch, and copper (Cu). ) The landfill and chemical mechanical polishing (CMP) processes may be sequentially performed to complete the damascene wiring process.

상술한 방법 이외에 본 발명에서는 다른 방법으로, 상술한 제 3 절연막(630)을 형성함에 있어서, 상기 제 1 버퍼막(632)은 상기 FSG 막(632) 증착 완료 시점에 표면에 미반응 또는 파일 업(pile up)되어 존재하는 F기를 최소화하기 위해 산소 플라즈마(oxygen plasma) 처리로 SiOF 결합을 완전하게 해줄 수 있다.In another embodiment of the present invention, in addition to the above-described method, in forming the above-described third insulating film 630, the first buffer film 632 is unreacted or piled up on the surface at the completion of deposition of the FSG film 632. In order to minimize the F group present in the pile up, the oxygen plasma treatment can be used to complete the SiOF bond.

따라서, 상술한 본 발명에 따르면, 다층 절연막을 형성함에 있어서, 상기 제 3 절연막(630)과 제 4 절연막(640) 증착시 제 1 버퍼막(632)과 제 2 버퍼막(641)을 형성하여 수소 함량이 높은 실리콘 리치 옥사이드막과 FSG 계면에서의 HF 형성을 최소화할 수 있다.Therefore, according to the present invention described above, in forming the multilayer insulating film, the first buffer film 632 and the second buffer film 641 are formed when the third insulating film 630 and the fourth insulating film 640 are deposited. HF formation at the silicon rich oxide film and the FSG interface having a high hydrogen content can be minimized.

또한, 상기 제 1 버퍼막(632) 증착시 상기 FSG 막(631) 증착 후, 후속 실리콘 리치 옥사이드막(642) 증착까지 정체 시간 발생시 상기 FSG 막(631)과 대기 중 수분과의 반응으로 HF 형성에 의한 불안정한 막(film)의 형성을 방지할 수 있다.     When the first buffer film 632 is deposited, the FSG film 631 is deposited, and when the retention time occurs until the subsequent deposition of the silicon rich oxide film 642, HF is formed by reacting the FSG film 631 with moisture in the air. It is possible to prevent the formation of an unstable film by.

그리고 상기 제 4 절연막(640)인 실리콘 리치 옥사이드막(642)까지 증착 완료 후 후속 공정까지 정체 시간이 존재하거나 또는 후속 공정 진행 중 수분의 침투하는 경우 상기 FSG 막(631)와 실리콘 리치 옥사이드막(642) 계면에서의 HF 형성에 의한 접착력 불안정 현상을 최소화할 수 있다.In addition, when there is a stagnation time until completion of deposition after the completion of deposition to the silicon rich oxide layer 642, which is the fourth insulating layer 640, or when water penetrates during the subsequent process, the FSG film 631 and the silicon rich oxide film ( 642) Minimization of adhesion instability due to HF formation at the interface can be minimized.

이상에서는 본 발명의 기술 사상을 설명함에 있어서, 특정 실시 예를 첨부된 도면과 함께 도시하고 설명하였다. 다만, 본 발명은 상술한 실시 예에 한정되는 것은 아니며, 본 발명의 기술 사상을 벗어나지 않는 범위 즉, 당해 발명이 속하는 기 술 분야에서 통상의 지식을 가진 자에 의해 다양한 수정 및 변경을 가능하다.In the above description of the technical idea of the present invention, specific embodiments have been shown and described with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made by those skilled in the art without departing from the spirit of the present invention, that is, the technical field to which the present invention pertains.

도 1 내지 4는 종래 기술에 따라 반도체 소자의 다마신 배선 구조를 형성하는 방법을 설명하기 위해 도시한 것1 to 4 illustrate a method of forming a damascene wiring structure of a semiconductor device according to the related art.

도 5는 종래 기술에 따를 경우 기판 및 박막에 발생하는 딜레미네이션(delamination) 불량을 설명하기 위해 도시한 것FIG. 5 is a diagram illustrating a delamination failure occurring in a substrate and a thin film according to the prior art.

도 6은 본 발명에 따라 구성한 반도체 소자의 다마신 배선 구조를 형성하는 방법을 설명하기 위해 도시한 것FIG. 6 is a diagram illustrating a method for forming a damascene wiring structure of a semiconductor device constructed in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

610; 제 1 절연막 620; 제 2 절연막610; A first insulating film 620; Second insulating film

630; 제 3 절연막 631; FSG 막630; Third insulating film 631; FSG membrane

632; 제 1 버퍼막 640; 제 4 절연막632; A first buffer layer 640; Fourth insulating film

641; 제 2 버퍼막 642; 실리콘 리치 옥사이드막641; Second buffer film 642; Silicon rich oxide film

Claims (13)

반도체 소자의 구리를 금속 배선으로 사용하는 다마신 구조 배선 형성에서 개별 소자 및 첫 번째 층 구리 배선이 형성된 반도체 기판의 상부 전면에서 제 1 금속 배선 층간 절연막을 형성하는 단계;Forming a first metal wiring interlayer insulating film on the upper front surface of the semiconductor substrate on which the individual elements and the first layer copper wiring are formed in the damascene structure wiring formation using copper of the semiconductor element as the metal wiring; 상기 제 1 금속 배선 층간 절연막 상에 제 2 금속 배선 층간 절연막, 제 3 금속 배선 층간 절연막 및 제 4 금속 배선 층간 절연막을 순차적으로 형성하는 단계를 포함하며,Sequentially forming a second metal wiring interlayer insulating film, a third metal wiring interlayer insulating film, and a fourth metal wiring interlayer insulating film on the first metal wiring interlayer insulating film, 상기 제 3 금속 배선 층간 절연막은 FSG막과 상기 FSG막 상부에 형성된 제 1 버퍼막을 포함하며, The third metal wiring interlayer insulating film includes an FSG film and a first buffer film formed on the FSG film. 상기 제 1 버퍼막은 상기 FSG막 증착 완료 시점에 증착 공정 중에서 플루오르화 소스(fluorine source)만 제외하고 증착하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The first buffer film is a semiconductor device manufacturing method characterized in that formed by depositing except for the fluoride source (fluorine source) in the deposition process at the completion point of the FSG film deposition. 삭제delete 삭제delete 제 1항에 있어서,The method of claim 1, 상기 제 1 버퍼막은 100 내지 500Å의 두께를 가지는 것을 특징으로 하는 반도체 소자 제조 방법.The first buffer film is a semiconductor device manufacturing method, characterized in that having a thickness of 100 to 500Å. 제 1항에 있어서,The method of claim 1, 상기 제 1 버퍼막은 1.45 내지 1.47의 굴절율을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.The first buffer film has a refractive index of 1.45 to 1.47 method for manufacturing a semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 제 1 버퍼막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And the first buffer film comprises a silicon oxide film. 제 1항에 있어서,The method of claim 1, 상기 형성되는 제 4 금속 배선 층간 절연막은 제 2 버퍼막과 상기 제 2 버퍼막 상부에 형성되는 실리콘 리치 옥사이드막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The fourth metal wiring interlayer insulating layer formed includes a second buffer layer and a silicon rich oxide layer formed on the second buffer layer. 제 7항에 있어서,The method of claim 7, wherein 상기 제 2 버퍼막은 실리콘 소스 가스와 산소 소스 가스의 비율을 조절하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The second buffer film is a semiconductor device manufacturing method, characterized in that formed by adjusting the ratio of the silicon source gas and oxygen source gas. 제 7항에 있어서,The method of claim 7, wherein 상기 제 2 버퍼막은 100 내지 500Å의 두께를 가지는 것을 특징으로 하는 반도체 소자 제조 방법.The second buffer film is a semiconductor device manufacturing method, characterized in that having a thickness of 100 to 500Å. 제 7항에 있어서,The method of claim 7, wherein 상기 제 2 버퍼막은 1.45 내지 1.47의 굴절율을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.The second buffer layer has a refractive index of 1.45 to 1.47. 제 7항에 있어서,The method of claim 7, wherein 상기 실리콘 리치 옥사이드막은 1.50 내지 1.54의 굴절율을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.The silicon rich oxide film has a refractive index of 1.50 to 1.54 method of manufacturing a semiconductor device. 제 7항에 있어서,The method of claim 7, wherein 상기 제 2 버퍼막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The second buffer film comprises a silicon oxide film. 반도체 소자의 구리를 금속 배선으로 사용하는 다마신 구조 배선 형성에서 개별 소자 및 첫 번째 층 구리 배선이 형성된 반도체 기판의 상부 전면에서 제 1 금속 배선 층간 절연막을 형성하는 단계;Forming a first metal wiring interlayer insulating film on the upper front surface of the semiconductor substrate on which the individual elements and the first layer copper wiring are formed in the damascene structure wiring formation using copper of the semiconductor element as the metal wiring; 상기 제 1 금속 배선 층간 절연막 상에 제 2 금속 배선 층간 절연막을 형성하는 단계;Forming a second metal wiring interlayer insulating film on the first metal wiring interlayer insulating film; 상기 제 2 금속 배선 층간 절연막 상에 FSG막과 제 1 버퍼막을 차례대로 형성하되, 상기 제 1 버퍼막에상기 FSG막 증착 완료 시점에서 F기를 최소화하기 위해 플루오르화 소스 가스를 제외하고 O2 플라즈마 처리하는 단계; 및An FSG film and a first buffer film are sequentially formed on the second metal interlayer insulating film, and the O2 plasma treatment is performed except for the fluorinated source gas to minimize the F group at the completion of the deposition of the FSG film on the first buffer film. step; And 상기 제 1 버퍼막 상에 제 4 금속 배선 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.And forming a fourth metal wiring interlayer insulating film on the first buffer film.
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