KR100935758B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 하부 금속 배선이 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 층간 절연막을 식각하여 비아 영역을 형성하며, 비아 영역에 대해 CO2를 포함한 식각 반응 가스를 이용하여 비아 영역 형성 후의 C, O, F 계열의 폴리머를 제거하는 것을 특징으로 한다. 본 발명에 의하면, 베벨 식각 장비를 이용한 비아 영역 형성시에 발생되는 C, O, F 계열의 폴리머를 CO2 가스를 사용하여 제거함으로써, 폴리머로 인한 결함을 줄일 수 있으며, 이로 인해 반도체 소자의 수율을 향상시킬 수 있다.The present invention relates to a method for fabricating a semiconductor device, wherein an interlayer insulating film is formed on a semiconductor substrate on which a lower metal wiring is formed, an interlayer insulating film is etched to form a via region, and an etching reaction gas including CO 2 is used for the via region. To remove the C, O, and F series polymers after formation of the via region. According to the present invention, by removing the C, O, F-based polymer generated during the formation of the via region using the bevel etching equipment using CO 2 gas, defects caused by the polymer can be reduced, and thus the yield of the semiconductor device. Can improve.
비아 식각, 폴리머, 베벨(Bevel) 식각 Via Etch, Polymer, Bevel Etch
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 특히 반도체 비아 식각(via etch) 후 형성되는 폴리머(polymer)를 제거하는데 적합한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for removing a polymer formed after semiconductor via etch.
반도체 소자의 제조 방법은 반도체 기판 상부에 식각 대상물, 예를 들어 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 금속막(예컨대, Al alloy, W, Cu) 등을 증착하고 그 위에 사진 공정으로 포토레지스트 패턴을 형성한다.In the method of manufacturing a semiconductor device, an etch target, for example, a silicon oxide film (SiO 2), a silicon nitride film (SiN), or a metal film (eg, Al alloy, W, Cu), or the like is deposited on a semiconductor substrate, and a photo process is performed thereon. A resist pattern is formed.
포토레지스트 패턴을 이용한 건식 식각 공정으로 식각 대상물을 패터닝하여 소자의 패턴을 형성하고 포토레지스트 패턴을 제거한 후에 솔벤트(solvent) 또는 소정의 용액 등으로 건식 식각 공정시 발생된 폴리머(polymer) 등의 식각 부산물(by product)을 제거한다.Etch by-products, such as polymers generated during dry etching process using solvent or a predetermined solution after patterning the object to be etched by dry etching process using photoresist pattern and removing photoresist pattern Remove (by product)
한편, 반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 축소시키는 것 이외에도 소자의 성능을 향상시키기 위한 연구가 진행되고 있다. 현재 대부분의 반도체 장치의 배선 공정은 단일 배선만으로는 고집적 소자의 동작시 요구되는 신호를 신속하게 전달하는데 어려움이 있기 때문에 이를 극복하기 위하여 다층 배선구조를 채택하고 있다.On the other hand, as the integration of semiconductor devices progresses, research to improve the performance of the device is being conducted in addition to reducing the size of the device. Currently, the wiring process of most semiconductor devices employs a multi-layered wiring structure in order to overcome this problem because it is difficult to quickly transmit a signal required for the operation of the highly integrated device using only a single wiring.
도 1은 종래 기술에 의한 반도체 소자의 금속 배선을 나타낸 수직 단면도로서, 이들 도면을 참조하여 종래 금속 배선 제조 공정에 대해 설명한다.1 is a vertical sectional view showing a metal wiring of a semiconductor device according to the prior art, and a conventional metal wiring manufacturing process will be described with reference to these drawings.
우선, 하부 금속 배선(12)이 형성된 반도체 기판(10)의 구조물에 층간 절연막(14)을 형성한다.First, the
그리고 이러한 층간 절연막(14)을 식각하여 비아(via) 영역을 형성하고, 그 층간 절연막(14) 전면에 장벽 금속막(16)으로서, 예를 들면 TiN을 증착한다.The
그런 다음, 상기 장벽 금속막(16)이 형성된 비아 영역에 갭필 금속층(18)으로서, 예를 들면 텅스텐(W)을 채워 넣고 장벽 금속막(16) 표면이 드러날 때까지 갭필 금속층(18)을 전면 식각하여 비아를 형성한다.Then, as the gap
그런 다음, 그 결과물 위에 상부 금속 배선(20)을 형성한다.Then, the
이때, 이와 같은 금속 배선 제조 공정시에 형성되는 비아 영역은, 상술한 바와 같은 식각 공정에 의해 패터닝되는 바, 웨이퍼 에지(edge) 부분에 식각 부산물인 폴리머가 발생될 수 있다.In this case, the via region formed in the metal wire manufacturing process may be patterned by the etching process as described above, and thus, a polymer as an etch byproduct may be generated at the wafer edge.
이러한 폴리머는, 반도체 기판 표면에도 떨어져 결함의 원인이 되며, 폴리머 제거를 위하여 세정 공정을 진행할 경우 세정 싸이클이 줄어들 수 있기 때문에, 애셔(Asher)나 솔벤트 처리를 통해 폴리머를 제거할 필요가 있다.Such polymers also fall on the surface of the semiconductor substrate and cause defects, and since the cleaning cycle may be reduced when the cleaning process is performed to remove the polymer, it is necessary to remove the polymer through an Asher or a solvent treatment.
그런데, 웨이퍼 에지 전용 식각 장비인 베벨(Bevel) 식각 장비(싱글 타입 장치)를 이용하여 비아를 식각하는 경우에는, 웨이퍼의 배면(back-side)에 형성된 폴리머를 제거하기가 용이하지 않다는 문제가 있다. 즉, 비아 식각시 웨이퍼 에지 부분에 발생하는 부산물인 폴리머는 애셔나 솔벤트 처리를 통해 제거될 수 있으나, 싱글 타입 장치에서는 웨이퍼 배면의 폴리머 제거가 용이하지 않아 CxFx 계열의 식각액과 산화막의 결합으로 인한 C, O, F 계열의 잔류 물질이 관찰될 수 있다.However, when vias are etched using a bevel etching device (single type device), which is a wafer edge only etching device, there is a problem that it is not easy to remove the polymer formed on the back-side of the wafer. . In other words, the polymer by-product generated in the wafer edge portion during the via etching can be removed by asher or solvent treatment, but in the single type device, the polymer on the back side of the wafer is not easily removed. Residues of the, O and F series can be observed.
이러한 비아 식각 공정후 반도체 기판 상부에 남아 있는 폴리머에 의해, 도 2와 같이 웨이퍼 에지에서의 폴리머 증착 및 폴리머 필링(peeling) 형태의 결함이 발생하기도 한다.Due to the polymer remaining on the semiconductor substrate after the via etching process, defects in the form of polymer deposition and polymer peeling at the wafer edge may occur as shown in FIG. 2.
이에 본 발명은, 베벨 식각 장비를 이용하여 비아를 식각하는 공정에서 웨이퍼 에지부의 폴리머를 효과적으로 제거하여 폴리머로 인한 결함을 줄일 수 있는 방안을 제안하고자 한다.Accordingly, the present invention is to propose a method for reducing defects caused by the polymer by effectively removing the polymer of the wafer edge portion in the process of etching the via using the bevel etching equipment.
본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 웨이퍼의 에지 부분에 대해 식각 공정을 진행하여 비아 영역을 형성하는 과정과, 상기 비아 영역 형성시 CO2를 포함한 식각 반응 가스를 이용하여 상기 웨이퍼의 에지 부분의 폴리머를 제거 하는 과정을 포함하는 반도체 소자 제조 방법을 제공한다.According to an embodiment of the present disclosure, a process of forming a via region by performing an etching process on an edge portion of a wafer, and using the etching reaction gas including CO 2 when forming the via region, It provides a method of manufacturing a semiconductor device comprising the step of removing the polymer of the edge portion of the.
본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 하부 금속 배선이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 과정과, 상기 층간 절연막을 식각하여 비아 영역을 형성하는 과정과, 상기 비아 영역에 대해 CO2를 포함한 식각 반응 가스를 이용하여 상기 비아 영역 형성 후의 폴리머를 제거하는 과정과, 상기 층간 절연막 전면에 장벽 금속막을 증착하는 과정과, 상기 장벽 금속막이 형성된 비아 영역에 갭필 금속층을 채워 넣은 후 상기 장벽 금속막 표면이 드러날 때까지 상기 갭필 금속층을 전면 식각하여 비아를 형성하는 과정과, 상기 비아 형성 후의 결과물 상에 상부 금속 배선을 형성하는 과정을 포함하는 반도체 소자 제조 방법을 제공한다.According to another embodiment of the present invention, a process of forming an interlayer insulating film on a semiconductor substrate on which lower metal wirings are formed, a process of forming a via region by etching the interlayer insulating film, and Removing the polymer after the via region is formed using an etching reaction gas including CO 2 , depositing a barrier metal layer on the entire surface of the interlayer insulating layer, and filling a gap fill metal layer in the via region where the barrier metal layer is formed. A method of fabricating a semiconductor device includes forming a via by etching the gap fill metal layer until the barrier metal film surface is exposed, and forming a top metal wiring on the resultant after the via is formed.
본 발명에 의하면, 베벨 식각 장비를 이용한 비아 영역 형성시에 발생되는 C, O, F 계열의 폴리머를 CO2 가스를 사용하여 제거함으로써, 폴리머로 인한 결함을 줄일 수 있으며, 이로 인해 반도체 소자의 수율을 향상시킬 수 있다.According to the present invention, by removing the C, O, F-based polymer generated during the formation of the via region using the bevel etching equipment using CO 2 gas, defects caused by the polymer can be reduced, and thus the yield of the semiconductor device. Can improve.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
실시예의 설명에 앞서, 본 발명의 핵심 기술 요지는, 베벨 식각 장비를 이용하여 비아를 식각하는 공정에서 웨이퍼 에지부의 폴리머를 효과적으로 제거하여 폴리머로 인한 결함을 줄이고자 한다는 것이며, 보다 상세하게는, 베벨 식각 장비를 이용한 비아 영역 형성시에 발생되는 C, O, F 계열의 폴리머가 식각 반응 가스, 예를 들면 CO2 가스와 반응하여 제거되도록 함으로써 폴리머로 인한 결함을 줄인다는 것인 바, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.Prior to the description of the embodiments, the core technical gist of the present invention is to effectively remove the polymer defects at the wafer edges in the process of etching vias using bevel etching equipment to reduce defects caused by polymers, more specifically, bevels. This technology idea is to reduce the defects caused by the polymer by allowing the C, O, F-based polymers generated during the formation of the via region using the etching equipment to be removed by reacting with the etching reaction gas, for example, CO 2 gas. From the above, the object of the present invention can be easily achieved.
이를 위해 본 발명은, 웨이퍼의 에지 부분에 대해 식각 공정을 진행하여 비아 영역을 형성하는 과정과, 상기 비아 영역 형성시 식각 반응 가스, 예를 들면 CO2 가스를 이용하여 상기 웨이퍼의 에지 부분의 폴리머를 제거하는 과정을 포함하는 것을 특징으로 한다.To this end, the present invention is a process for forming a via region by performing an etching process on the edge portion of the wafer, and the polymer of the edge portion of the wafer using an etching reaction gas, for example CO 2 gas when forming the via region It characterized in that it comprises a process of removing.
또한, 본 발명에서의 폴리머는, C, O, F 계열의 폴리머인 것을 특징으로 한다.Moreover, the polymer in this invention is characterized by being a C, O, F type polymer.
또한, 본 발명에서의 식각 공정은, 베벨 식각 장비를 이용한 비아 식각 공정인 것을 특징으로 한다.In addition, the etching process of the present invention is characterized in that the via etching process using a bevel etching equipment.
이러한 본원 발명의 기술적 특징을, 반도체 소자 제조 공정에 대한 실시예를 참조하여 보다 구체적으로 설명하기로 한다.The technical features of the present invention will be described in more detail with reference to the embodiment of the semiconductor device manufacturing process.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따라 제조되는 반도체 소자의 금속 배선을 나타낸 수직 단면도로서, 이들 도면을 참조하여 본 실시예에 따 른 금속 배선 제조 공정에 대해 설명한다.3A to 3E are vertical cross-sectional views illustrating metal wirings of a semiconductor device manufactured according to a preferred embodiment of the present invention, with reference to these drawings to describe a metal wiring manufacturing process according to the present embodiment.
먼저 도 3a에서는, 하부 금속 배선(102)이 형성된 반도체 기판(100)의 구조물에 층간 절연막(104)을 형성한다.First, in FIG. 3A, the
그런 다음 도 3b에 예시한 바와 같이, 이러한 층간 절연막(104)을 식각하여 비아(via) 영역(A)을 형성한다. 도 3b에서 도면부호 (102') 및 (104')는 이러한 식각 과정 이후의 하부 금속 배선 및 층간 절연막을 나타낸다.3B, the
이때, 이와 같은 금속 배선 제조 공정시에 형성되는 비아 영역(A)은, 식각 공정에 의해 패터닝되는 바, 웨이퍼 에지 부분에 식각 부산물인 폴리머가 발생될 수 있다.In this case, the via region A formed during the metal wiring manufacturing process may be patterned by an etching process to generate a polymer, which is an etch byproduct, on the wafer edge portion.
이러한 폴리머는, 반도체 기판 표면에도 떨어져 결함의 원인이 되며, 폴리머 제거를 위하여 세정 공정을 진행할 경우 세정 싸이클이 줄어들 수 있기 때문에, 애셔(Asher)나 솔벤트 처리를 통해 폴리머를 제거할 필요가 있다.Such polymers also fall on the surface of the semiconductor substrate and cause defects, and since the cleaning cycle may be reduced when the cleaning process is performed to remove the polymer, it is necessary to remove the polymer through an Asher or a solvent treatment.
그러나 기존에는, 웨이퍼의 배면(back-side)에 형성된 폴리머를 제거하기가 용이하지 않아 CxFx 계열의 식각액과 산화막의 결합으로 인한 C, O, F 계열의 잔류 물질이 발생된다는 문제가 있었다.However, conventionally, since the polymer formed on the back-side of the wafer is not easy to remove, there is a problem that C, O, and F-based residues are generated due to the combination of the CxFx-based etchant and the oxide film.
이에 본 실시예에서는, 도 3c에 도시한 바와 같이, 상기 비아 영역(A)에 대해 식각 반응 가스, 예를 들면 CO2를 포함한 식각 반응 가스를 이용하여 상기 비아 영역(A) 형성 후의 폴리머를 제거한다.In this embodiment, as shown in FIG. 3C, the polymer after the via region A is removed using an etching reaction gas including, for example, CO 2 , with respect to the via region A. FIG. do.
이러한 폴리머를 제거하는 과정은, 상기 CO2를 포함한 식각 반응 가스가 상 기 비아 식각 후에 발생되는 C, O, F 계열의 폴리머와 반응하여 제거되는 과정인 것을 특징으로 한다.The process of removing the polymer is characterized in that the etching reaction gas containing the CO 2 is a process of removing by reacting with the C, O, F-based polymer generated after the via etching.
이후, 도 3d에서는, 상기 층간 절연막(104) 전면에 장벽 금속막(106)으로서, 예를 들면 TiN을 증착한 후, 상기 장벽 금속막(106)이 형성된 비아 영역(A)에 갭필 금속층(108)으로서, 예를 들면 텅스텐(W)을 채워 넣는다.3D, after depositing TiN, for example, as a
이후, 도 3e에서는, 장벽 금속막(106) 표면이 드러날 때까지 상기 갭필 금속층(108)을 전면 식각하여 비아를 형성한 다음, 그 결과물 위에 상부 금속 배선(110)을 형성한다. 도 3e에서 도면부호 (108')는 전면 식각 이후의 갭필 금속층을 나타낸다.Thereafter, in FIG. 3E, the gap
이러한 본 실시예에 따른 비아 식각 공정 후 반도체 기판 상부에 잔존할 수 있는 C, O, F 계열의 폴리머는 CO2 가스와 반응하여 제거됨으로써, 웨이퍼 에지에서의 폴리머 증착 및 폴리머 필링(peeling) 형태의 결함 현상은 발견되지 않는다. 이러한 결과는 도 4에 예시한 바와 같다.After the via etching process according to the present embodiment, the C, O, and F-based polymers that may remain on the semiconductor substrate are removed by reacting with CO 2 gas to form a polymer deposition and polymer peeling at the wafer edge. No defects were found. This result is as illustrated in FIG. 4.
이상 설명한 바와 같이, 본 발명은 베벨 식각 장비를 이용한 비아 영역 형성시에 발생되는 C, O, F 계열의 폴리머를 CO2 가스를 사용하여 제거함으로써, 폴리머로 인한 결함을 줄이도록 구현한 것이다.As described above, the present invention is implemented to reduce the defects caused by the polymer by removing the C, O, F-based polymer generated during the formation of the via region using the bevel etching equipment using CO 2 gas.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.Meanwhile, the embodiments of the present invention have been described in detail, but the present invention is not limited to these embodiments, and various modifications may be made by those skilled in the art within the spirit and scope of the present invention described in the claims below. to be.
도 1은 종래 기술에 의한 반도체 소자 제조 공정을 예시적으로 설명하기 위한 공정 단면도,1 is a cross-sectional view for exemplarily describing a semiconductor device manufacturing process according to the prior art;
도 2는 종래 기술의 비아 식각 공정 후 발생된 폴리머에 의한 결함을 나타낸 도면,2 is a view showing a defect caused by a polymer generated after the via etching process of the prior art,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자 제조 공정을 예시적으로 설명하기 위한 공정 단면도,3A to 3E are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with the present invention.
도 4는 본 발명에 따른 방법이 적용된 비아 식각 공정 후의 도면.4 is a view after the via etching process to which the method according to the invention is applied.
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2007
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