KR100826964B1 - Method for fabricating semiconductor device - Google Patents

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최재성
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본 발명은 반도체 소자의 제조방법에 관한 것으로, 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계; The present invention includes the steps of forming a to a cell area and a scribe wiring layer and a barrier layer on a semiconductor substrate separated by a lane area relates to a method for producing a semiconductor device in sequence; 상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; Forming a stepped form of a barrier pattern to the barrier layer of the cell region are selectively removed so that the wiring layer is exposed to a relatively thick to maintain the barrier layer in the scribe lane region; 및 상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하며, 다마신 패턴 형성시 발생하는 구리 파티클과 같은 불순물 입자의 발생이 현저히 감소하게 되고, 안정적인 공정 재현성 유지를 통하여 소자의 개발 및 생산 수율이 향상되는 효과가 있는 것이다. And forming a pattern with scribe lane damascene after depositing the insulating film on the barrier patterns, damascene, and to significantly reduce the occurrence of impurity particles such as copper particles generated in the pattern formation, maintain stable process repeatability the via will be effective the development and production yield of the device is improved.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE} Method of manufacturing a semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도. 1 to 4 are sectional views showing a method of manufacturing a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

100; 100; 반도체 기판 110; A semiconductor substrate 110; 배선층 Wiring

120; 120; 배리어층 125; The barrier layer 125; 배리어 패턴 Barrier pattern

130; 130; 감광막 패턴 140; Photoresist pattern 140; 절연막 Insulation

160; 160; 다마신 패턴 170; Damascene pattern 170; 스크라이브 레인 Scribe lane

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 비아 에칭 공정시 발생하는 불순물을 감소시켜 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device which can reduce as, more particularly, impurities generated during the via etch process relates to a method for producing a semiconductor device to increase the yield.

최근 반도체 소자가 집적화되고 공정 기술력이 향상되면서 소자의 동작속도나 저항, 금속간의 기생용량 등의 특성을 개선시키기 위한 일환으로 기존의 알루미늄(Al) 배선 대신에 구리(Cu) 배선 공정이 제안되었다. Recent semiconductor devices have as the integration is improved process technology is an effort to improve the device operation speed or resistance properties, such as parasitic capacitance between metal copper (Cu) wiring process in place of the conventional aluminum (Al) wiring was proposed.

하지만, 구리 배선 공정의 경우 구리(Cu)의 식각 특성이 매우 열악하다는 문 제가 있다. However, it is a problem that the etching characteristics are very poor in copper (Cu), if the copper wiring process. 따라서, 기존의 공정 방식 대신 미합중국특허 제5,635,423호에 개시된 것과 같이 비아 에칭(Via Etching)과 트렌치 에칭(Trench Etching)으로 비아와 트렌치를 형성하고 이를 구리로써 매립하는 다마신 패턴(Damascene Pattern)이 구리 배선에 적합한 공정으로 알려져 있다. Thus, the for the via etch (Via Etching) and trench etching (Trench Etching) as shown in place of the conventional processing method as disclosed in U.S. Patent No. 5,635,423 arc forming the vias and trenches and embedding it as a copper damascene pattern (Damascene Pattern) The copper suitable process known to the wiring.

그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다. However, in the manufacturing method of the semiconductor device according to the related art has the following problems.

종래 기술에 있어서는, 비아 에칭(Via Etching)시 구리 배리어층(Cu Barrier Layer)으로서 SiN 또는 SiC막이 사용된다. In the prior art, as the via etch (Via Etching) when the copper barrier layer (Cu Barrier Layer) is used SiN film or SiC. 그런데, 이러한 SiN 또는 SiC막의 낮은 선택비로 인하여 비아 에칭시 원하지 않는 구리 파티클(Cu Particle)이 발생하게 된다. By the way, this SiN or copper particles (Cu Particle) SiC film due to low selectivity ratio undesirable during the via etch will occur.

특히, 스크라이브 레인(Scribe Lane) 등이 존재하는 큰 패턴의 경우에는 식각 속도(Etching Rate)가 상대적으로 빠르기 때문에 원하는 선택비를 가질 수가 없게 된다. In particular, in the case of a large pattern such as a scribe lane (Lane Scribe) present, it is not allowed to have the desired selectivity as fast as the etch rate (Etching Rate) relatively. 따라서, 원하지 않는 구리 파티클의 존재가 지속적인 이슈(issue)가 되면서 동시에 소자의 생산 수율이 저하되는 문제점이 있다. Thus, the presence of unwanted copper particles as a continuous issue (issue) at the same time there is a problem that the production yield of the device decrease.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 배선층상에 단차진 배리어 패턴을 형성시킴으로써 다마신 패턴 형성시 발생하는 불순물 입자를 현저히 감소시킬 수 있는 반도체 소자의 다마신 패턴 형성방법을 제공함에 있다. The present invention has been conceived to solve the problems of the prior art described above, the semiconductor, which is an object of the present invention can significantly reduce the impurity particles that are generated during the pattern formation drank by forming stepped barrier pattern on a wiring layer, is the damascene pattern forming method of the device to provide.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계; Forming a process for manufacturing a semiconductor device according to the present invention for achieving the above object, in a semiconductor substrate which is divided into cell areas and scribe lane area, the wiring layer and the barrier layer in this order; 상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; Forming a stepped form of a barrier pattern to the barrier layer of the cell region are selectively removed so that the wiring layer is exposed to a relatively thick to maintain the barrier layer in the scribe lane region; 및 상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하는 것을 특징으로 한다. And characterized by including the step of forming a pattern with scribe lane damascene after depositing the insulating film on the barrier pattern.

상기 배선층은 구리로 형성되고, 상기 배리어층은 SiN 또는 SiC와 같은 실리콘 계열 물질을 증착하여 약 5,000Å 두께로 형성되는 것을 특징으로 한다. The wiring layer is formed of copper, the barrier layer may be formed to a thickness of about 5,000Å by depositing a silicon-based material, such as SiN or SiC.

상기 단차진 배리어 패턴을 형성하는 단계는, 상기 스크라이브 레인 영역의 배리어층 상부에만 감광막을 형성한 후 상기 감광막을 마스크로 하는 식각 공정으로 상기 셀 영역의 배리어층 일부를 선택적으로 제거하는 것을 특징으로 한다. Forming a stepped barrier pattern, and after forming the photosensitive film only on the barrier layer an upper portion of the scribe lane region, wherein removing the photoresist layer is selectively a barrier layer portion of the cell area wherein the etching process to the mask .

상기 단차진 배리어 패턴은 상기 배선층으로부터 약 5,000Å 두께를 가진 부분과 상기 배리어층으로부터 약 500Å~1,000Å 두께를 가진 부분으로 구성되는 것을 특징으로 한다. The stepped barrier pattern is characterized in that it is configured from a part and the barrier layer having a thickness from about 5,000Å to the wiring layer portion having a thickness of about 500Å ~ 1,000Å.

상기 스크라인 레인은 상기 배선층이 노출되지 않고 상기 배리어 패턴이 선택적으로 제거되어 형성되는 것을 특징으로 한다. The disk lane line may be formed of the barrier pattern is selectively removed, without the wiring layer is exposed.

본 발명에 의하면, 배선층상에 단차진 배리어 패턴이 형성되기 때문에 다마신 패턴 형성시 식각 속도가 빠른 스크라이브 레인에서는 하부의 배선층이 노출되지 않게 되어 불순물 입자 발생 가능성이 줄어들게 된다. According to the present invention, in the wiring layer, the stepped barrier pattern is a damascene pattern is formed when the etching speed is fast since the scribe lane is formed not on the lower wiring layer is not exposed is reduced the potential impurity particles occurs.

이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. With reference to the accompanying drawings, a method of manufacturing a semiconductor device according to the present invention will be described in detail.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1 to 4 are process-specific cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

본 발명에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 셀 영역(A; cell area)과 스크라이브 레인 영역(B; scribe lane area)으로 구분되는 반도체 기판(100)상에 구리(Cu) 등으로 배선층(110)을 형성한다. A method for manufacturing a semiconductor device according to the present invention, as shown in Figure 1, the cell area of ​​copper on the semiconductor substrate 100 is divided into;; (scribe lane area B) ((A cell area) and the scribe lane region such as Cu) to form a wiring layer 110. 그런다음, 상기 배선층(110) 상부에 SiN 또는 SiC와 같은 실리콘 계열 물질을 증착하여 약 5,000Å 두께의 배리어층(120)을 형성한다. In that form and then, the wiring layer 110 of a thickness of about 5,000Å on the upper portion by depositing a silicon-based material, such as SiN or SiC barrier layer 120.

이어서, 도 2에 도시된 바와 같이, 상기 배리어층(120)상에 감광막을 도포한다. Thereafter, as shown in Figure 2, the photosensitive film is coated on the barrier layer (120). 이후, 상기 감광막에 대하여 노광 및 현상 공정 등을 진행하여 상기 스크라이브 레인 영역(B)의 배리어층(120)상에만 감광막 패턴(130)을 형성한다. Then, to form the barrier layer is exposed and only a photoresist pattern (120, 130) of the developer to proceed with the processes of the scribe lane region (B) with respect to the photosensitive film.

그다음, 도 3에 도시된 바와 같이, 상기 감광막 패턴(130)을 마스크로 하는 식각 공정으로 상기 배리어층(120) 일부를 선택적으로 제거한다. Then, to remove the photoresist pattern 130 as an etch mask in the step of selectively a portion of the barrier layer 120 as shown in Fig. 이때, 상기 스크라이브 레인 영역(B)의 배리어층(120)을 상기 셀 영역(A)의 배리어층(120)보다 상대적으로 두껍게 유지하기 위하여 상기 셀 영역(A)의 배리어층(120)을 상기 배선층(110)이 노출되지 않도록 선택적으로 제거한다. At this time, the barrier layer 120 of the cell region (A) to a relatively thick holding more barrier layer 120 of the cell region (A) above the barrier layer 120 of the scribe lane region (B), the wiring layer 110 is selectively removed to avoid exposure.

예를 들어, 상기 스크라이브 레인 영역(B)의 배리어층(120b)은 약 5,000Å 두께를 유지하게 하고, 상기 셀 영역(A)의 배리어층(120a)은 약 500Å~1,000Å정도의 두께만 남도록 식각 공정을 진행한다. For example, the barrier layer (120b) of said scribe lane area (B) is a barrier layer (120a) and of maintaining the thickness of about 5,000Å, the cell region (A), so that only the thickness of about 500Å 1,000Å ~ proceeds to the etching process. 따라서, 상기 배선층(110) 상면에 상기 스크라이브 레인 영역(B)의 배리어층(120b)이 상대적으로 두꺼운 단차진 형태의 배리어 패턴(125)이 형성된다. Accordingly, the barrier layer (120b) is relatively thick, the stepped shape of the barrier pattern 125 of the scribe lane area (B) on the upper surface of the wiring layer 110 is formed.

이어서, 도 4에 도시된 바와 같이, 상기 감광막 패턴(130)을 제거한 다음, 상기 배리어 패턴(125)상에 절연막(140)을 증착한다. Then, the deposition, removing the photoresist pattern 130, and then, the insulating film 140 on the barrier pattern 125 as shown in Fig. 이후, 상기 절연막(140)에 대한 포토 공정과 식각 공정 등을 통해 다마신 패턴(160;damascene pattern)과 스크라이브 레인(170;scribe lane)을 형성한다. Thereafter, the damascene pattern through such photolithography and etching process for the insulating layer 140 to form a;; (scribe lane 170) (160 damascene pattern) and the scribe lane.

이때, 상기 스크라이브 레인(170)이 형성되는 상기 배리어 패턴(125) 두께는 작은 크기의 다마신 패턴(160)이 형성되는 곳보다는 상대적으로 두껍다. At this time, the scribe lane of the barrier pattern 125 is 170. The formed thickness is thicker than the relatively where forming a damascene pattern 160 of a small size. 따라서, 다마신 패턴 형성 공정시 식각 속도(etch rate)가 빠른 스크라이브 레인(170)에서는 하부의 배선층(110)이 노출되지 않게 되어 불순물 입자 발생 가능성을 줄이게 된다. Thus, the process in the damascene pattern formed when the etch rate (etch rate) is fast scribe lane 170 is not of a lower wiring layer 110 is not exposed thereby reducing the likelihood of impurity particles.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. Various embodiments in a range that does not violate the principles and spirit of the present invention can be carried out easily as well be apparent to those having ordinary skill in the art the instant invention. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다. Accordingly, the scope of the claims appended hereto are not limited to those already described above, the following claims includes all novel details that patentability inherent in the instant invention, as well as conventional in the art to which this invention pertains It includes all of the features that is uniformly processed by a person having knowledge.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면 다마신 패턴 형성시 발생하는 구리 파티클과 같은 불순물 입자 발생이 현저히 감소하게 되고, 안정적인 공정 재현성 유지를 통하여 소자의 개발 및 생산 수율이 향상되는 효과가 있다. This, and the occurrence impurity particles such as copper particles, which are generated during the pattern formation drink according to the production process of a semiconductor device according to the present invention significantly reduced, the development and production of the device through the reliable process reproducibility maintaining the yield, as described above the effect is improved.

Claims (7)

  1. 셀 영역과 스크라이브 레인 영역으로 구분되는 반도체 기판상에 배선층과 배리어층을 순차로 형성하는 단계; Forming a wiring layer and a barrier layer on a semiconductor substrate to be divided into a cell region and the scribe lane region sequentially;
    상기 스크라이브 레인 영역의 배리어층을 상대적으로 두껍게 유지하기 위하여 상기 셀 영역의 배리어층을 상기 배선층이 노출되지 않도록 선택적으로 제거하여 단차진 형태의 배리어 패턴을 형성하는 단계; Forming a stepped form of a barrier pattern to the barrier layer of the cell region are selectively removed so that the wiring layer is exposed to a relatively thick to maintain the barrier layer in the scribe lane region; And
    상기 배리어 패턴상에 절연막을 증착한 후 다마신 패턴과 스크라이브 레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device comprising the step of forming the barrier damascene pattern and the scribe lane depositing a dielectric film on the pattern.
  2. 제1항에 있어서, According to claim 1,
    상기 배선층은 구리로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device wherein the wiring layer is formed of copper.
  3. 제1항에 있어서, According to claim 1,
    상기 배리어층은 실리콘 계열 물질을 증착하여 5,000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. The barrier layer is method of producing a semiconductor device, characterized in that as 5,000Å thick is formed by depositing a silicon-based material.
  4. 제3항에 있어서, 4. The method of claim 3,
    상기 실리콘 계열 물질은 SiN 과 SiC 중에서 어느 하나인 것을 특징으로 하 는 반도체 소자의 제조방법. The silicon-based material A method for fabricating a semiconductor device and characterized in that any one of SiN and SiC.
  5. 제1항에 있어서, According to claim 1,
    상기 단차진 배리어 패턴을 형성하는 단계는, 상기 스크라이브 레인 영역의 배리어층 상부에만 감광막을 형성한 후 상기 감광막을 마스크로 하는 식각 공정으로 상기 셀 영역의 배리어층 일부를 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법. Forming a stepped barrier pattern, after forming the photosensitive film only on the barrier layer an upper portion of the scribe lane area, characterized in that the photoresist layer is selectively removed with the barrier layer portion of the cell area wherein the etching process to the mask the method of producing a semiconductor device.
  6. 제5항에 있어서, 6. The method of claim 5,
    상기 단차진 배리어 패턴은 상기 배선층으로부터 5,000Å 두께를 가진 부분과 상기 배리어층으로부터 500Å~1,000Å 두께를 가진 부분으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법. The stepped barrier pattern manufacturing method of the semiconductor device according to claim consisting of the portion having a thickness from 500Å ~ 1,000Å portion and the barrier layer having a thickness of 5,000Å from the wiring layer.
  7. 제1항에 있어서, According to claim 1,
    상기 스크라인 레인은 상기 배선층이 노출되지 않고 상기 배리어 패턴이 선택적으로 제거되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. The disk lane line method of manufacturing a semiconductor device, characterized in that the barrier pattern is selectively removed to form the wiring layer without being exposed.
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