KR100930388B1 - Pattern formation method of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000007261 regionalization Effects 0.000 title abstract description 3
- 125000006850 spacer group Chemical group 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims description 12
- 238000001900 extreme ultraviolet lithography Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- General Physics & Mathematics (AREA)
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Abstract
본 발명의 반도체 소자의 미세패턴 형성방법은 반도체기판 상에 패터닝할 대상막 및 제1 하드마스크를 차례로 형성하는 단계와 제1 하드마스크 상에 제1 희생막 패턴을 형성하는 단계와 제1 희생막 패턴 측면에 제1 스페이서를 형성하는 단계와 제1 희생막 패턴을 제거한 후, 제1 스페이서를 마스크로 하여 제1 하드마스크 패턴을 형성하는 단계와 결과물 상에 제2 하드마스크를 형성하는 단계와 제2 하드마스크 상에, 제1 희생막 패턴으로부터 일정 간격 이동한 영역에, 제2 희생막 패턴을 형성하는 단계와 제2 희생막 패턴 측면에 제2 스페이서를 형성하는 단계와 제2 희생막 패턴을 제거한 후 제2 스페이서를 식각마스크로 사용하여 제2 하드마스크 패턴을 형성하는 단계와 제1, 제2 하드마스크 패턴을 식각마스크로 이용하여 상기 패터닝할 대상막을 식각하는 단계 및 제1, 제2 하드마스크를 제거하는 단계 포함한다.In the method of forming a fine pattern of a semiconductor device of the present invention, forming a target film to be patterned and a first hard mask on a semiconductor substrate in turn, forming a first sacrificial film pattern on the first hard mask and a first sacrificial film Forming a first hard mask pattern using the first spacer as a mask and forming a second hard mask on the resultant, after forming the first spacer on the side surface of the pattern and removing the first sacrificial layer pattern 2, forming a second sacrificial layer pattern on the hard mask, and a second spacer on the side of the second sacrificial layer pattern and a second sacrificial layer pattern on a region moved by a predetermined distance from the first sacrificial layer pattern. After removal, forming a second hard mask pattern by using a second spacer as an etch mask and etching the target layer to be patterned by using the first and second hard mask patterns as an etch mask. The step includes removing the first and second hard masks.
패턴 형성, SPT, DPT, EUVL Pattern Formation, SPT, DPT, EUVL
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 반도체 소자의 미세패턴 형성방법이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fine pattern of a semiconductor device.
반도체 소자를 제조하기 위해서는 반도체기판 제작, 산화 공정, 열처리 공정, 확산 공정, 증착 공정, 이온주입 공정, 사진 식각공정 등의 복잡한 공정을 거치게 된다. 이러한 증착과 식각의 사이에서 원하는 부분을 반도체기판 상에 축소하여 구현하는 과정이 리소그라피 공정이다.In order to manufacture a semiconductor device, a complex process such as a semiconductor substrate manufacturing, an oxidation process, a heat treatment process, a diffusion process, a deposition process, an ion implantation process, and a photolithography process is performed. Lithography process is to reduce the desired portion on the semiconductor substrate between the deposition and etching.
지난 20년 동안 소자의 집적화는 많은 공정기술의 발전과 함께 이루어져 왔으며 특히 리소그라피 공정기술의 발전은 소자의 집적화 및 소형화에 막대한 기여를 하고 있다. 또한 미세화되는 패턴의 전사를 가능하게 하기 위하여 리소그라피 해상도의 향상이 반드시 필요하다.The integration of devices over the last two decades has been accompanied by the development of many process technologies, in particular the development of lithography process technology has contributed to the integration and miniaturization of devices. In addition, it is necessary to improve the lithography resolution in order to enable the transfer of the pattern to be miniaturized.
현재 반도체 소자의 미세화 속도가 한층 가속됨에 따라 미세 패턴을 갖는 디바이스가 요구되면서, 이머젼(immersion) ArF를 이용하여 패턴을 형성하고 있다. 하지만 20nm 이하 선폭의 디바이스 제작에 있어서, 이러한 광학계를 이용한 패턴 형성은 한계에 이르고 있다. 이에 따른 차세대 기술로, 극자외선노광기술(Extreme Ultraviolet Lithography; EUVL)과 같은 더 짧은 파장을 갖는 소스를 이용하여 미세 패턴을 형성하려는 연구가 이루어지고 있으나 이것 역시 20nm 선폭의 디바이스 양산에는 검증된 것이 없는 실정이다. As the miniaturization speed of semiconductor devices is further accelerated, a device having a fine pattern is required, thereby forming a pattern using immersion ArF. However, in forming devices having a line width of 20 nm or less, pattern formation using such an optical system has reached its limit. As a next generation technology, studies have been made to form fine patterns using shorter wavelength sources such as Extreme Ultraviolet Lithography (EUVL), but this has not been proven in mass production of 20 nm line width devices. It is true.
극자외선노광기술(EUVL)과 같은 20nm 이하 선폭에서의 장비 개발은 스테퍼 장비와 마스크의 가격이 기존의 장비에 비해 상당히 고가이기 때문에 현재 도입하기가 매우 어려운 단점이 있다. 또한 반사형 광학계, 반사형 마스크, 포토레지스트 등의 요소기술의 개발이 반드시 필요하다. 따라서 새로운 장비가 아닌 기존의 장비를 이용해서 한 세대 또는 그 이상 앞선 기술이 필요한 미세패턴 형성기술이 필요한 실정이다. 이를 가능하게 하기 위한 미세패터닝 기술로 주목받고 있는 방법으로, 스페이서 패터닝 기술(Spacer Patterning Technique; SPT)과 더블 패터닝 기술(Double Patterning Techinque; DPT)이 있다. The development of equipment at line widths below 20 nm, such as extreme ultraviolet light exposure technology (EUVL), is difficult to introduce at present because the price of stepper equipment and mask is considerably higher than that of conventional equipment. In addition, development of element technologies such as a reflective optical system, a reflective mask, and a photoresist is necessary. Therefore, there is a need for a fine pattern forming technology that requires a generation or more advanced technology using existing equipment rather than new equipment. As a method that is attracting attention as a fine patterning technology to enable this, there is a spacer patterning technique (SPT) and a double patterning technique (DPT).
스페이서 패터닝 기술은 스페이서를 마스크로 하여 식각 대상막을 패터닝하는 기술로, 스페이서의 폭을 조절함에 따라 아주 미세한 패턴 형성이 가능하다. 더블 패터닝 기술은 한 장의 마스크를 이용하여 2회 노광을 수행함으로써 미세패턴을 형성하는 기술이다. 그러나, 두 방법 모두 현재의 장비로는 20nm 이하의 선폭은 구현하기 어려운 것으로 알려져 있다.The spacer patterning technique is a technique for patterning an etch target layer by using a spacer as a mask, and a very fine pattern can be formed by adjusting the width of the spacer. The double patterning technique is a technique of forming a fine pattern by performing two exposures using a single mask. However, both methods are known to be difficult to implement a line width of less than 20nm with current equipment.
본 발명에 따른 반도체 소자의 미세패턴 형성방법은 반도체기판 상에 패터닝할 대상막 및 제1 하드마스크를 차례로 형성하는 단계; 상기 제1 하드마스크 상에 제1 희생막 패턴을 형성하는 단계; 상기 제1 희생막 패턴 측면에 제1 스페이서를 형성하는 단계; 상기 제1 희생막 패턴을 제거한 후, 상기 제1 스페이서를 마스크로 하여 제1 하드마스크 패턴을 형성하는 단계; 결과물 상에 제2 하드마스크를 형성하는 단계; 상기 제2 하드마스크 상에, 상기 제1 희생막 패턴으로부터 일정 간격 이동한 영역에, 제2 희생막 패턴을 형성하는 단계; 상기 제2 희생막 패턴 측면에 제2 스페이서를 형성하는 단계; 상기 제2 희생막 패턴을 제거한 후 제2 스페이서를 식각마스크로 사용하여 제2 하드마스크 패턴을 형성하는 단계; 상기 제1, 제2 하드마스크 패턴을 식각마스크로 이용하여 상기 패터닝할 대상막을 식각하는 단계; 및 상기 제1, 제2 하드마스크를 제거하는 단계 포함한다.The method of forming a fine pattern of a semiconductor device according to the present invention comprises the steps of forming a target film and a first hard mask to be patterned on a semiconductor substrate; Forming a first sacrificial layer pattern on the first hard mask; Forming a first spacer on a side of the first sacrificial layer pattern; Removing the first sacrificial layer pattern and forming a first hard mask pattern using the first spacer as a mask; Forming a second hard mask on the resultant; Forming a second sacrificial layer pattern on the second hard mask in a region moved by a predetermined distance from the first sacrificial layer pattern; Forming a second spacer on a side of the second sacrificial layer pattern; Removing the second sacrificial layer pattern to form a second hard mask pattern using a second spacer as an etch mask; Etching the target layer to be patterned using the first and second hard mask patterns as an etching mask; And removing the first and second hard masks.
상기 제2 희생막 패턴은 제1 희생막 패턴보다 수평방향으로 60nm 이동시켜 형성할 수 있다.The second sacrificial layer pattern may be formed by moving 60 nm in the horizontal direction than the first sacrificial layer pattern.
상기 제2 희생막 패턴은 상기 제1 희생막 패턴 형성시 사용한 마스크를 수평방향으로 60nm 이동시켜 사용하거나, 60nm 쉬프트된 패턴이 형성된 포토마스크를 사용하여 형성할 수 있다.The second sacrificial layer pattern may be formed by shifting a mask used to form the first sacrificial layer pattern by 60 nm in a horizontal direction or by using a photomask having a 60 nm shifted pattern.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
본 발명은 기존의 장비를 이용하여 한 세대 또는 그 이상 앞선 기술이 필요한 작은 패턴을 형성할 수 있다. 이를 가능하게 하기 위하여 스페이서 패터닝 기술과 더블 패터닝 기술을 함께 적용한다. 그리고 마스크의 노광은 현재 보유 중인 ArF 장비를 이용하여 충분히 가능한 범위이기 때문에 장비 개발의 문제점과 기존 장비의 분해능의 한계를 극복할 수 있다.The present invention can use existing equipment to form small patterns that require one or more generations of advanced technology. In order to enable this, a spacer patterning technique and a double patterning technique are applied together. And since the exposure of the mask is a range that is sufficiently possible using the existing ArF equipment, it is possible to overcome the problems of equipment development and the limitation of the resolution of the existing equipment.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 나타낸 도면들이다.1 to 5 are views illustrating a method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 반도체기판(100) 상에 패터닝할 대상막(110), 제1 하드마스크(120) 및 제1 희생막을 순차적으로 형성한다.Referring to FIG. 1, the
다음 포토레지스트막(미도시)을 도포한 후, 노광 및 현상 공정을 이용하여 선택적으로 포토레지스트 패턴(미도시)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 사용하여 제1 희생막 패턴(131)을 형성한다. Next, after the photoresist film (not shown) is applied, a photoresist pattern (not shown) is selectively formed using an exposure and development process, and then the first
다음 포토레지스트 패턴을 제거하고, 결과물 상에 스페이서 물질을 증착한다. 그리고 증착된 스페이서 물질을 에치백하여 제1 희생막 패턴(131)의 측면에 제1 스페이서(140)를 형성한다. The photoresist pattern is then removed and a spacer material is deposited on the resultant. The
후속단계에서 제1 희생막 패턴(131)은 제거되고 제1 희생막 패턴(131)의 양 측면에 형성되는 스페이서가 마스크로 사용된다. 그리고 제1 희생막 패턴(131)은 60nm/ 100nm의 라인/ 스페이스의 구조를 갖도록 해준다.In a subsequent step, the first
따라서, 최종적으로 20nm 선폭의 라인/ 스페이스 패턴을 형성하고자 하면, 기본 라인 및 스페이서는 3:5의 비율을 갖게 마스크를 형성해야한다. 예를 들면, 라인 : 스페이서가 60nm : 100nm의 비율을 갖게 마스크를 형성하고, 상기 마스크를 0nm, 60nm 이동시켜 노광을 수행하여 스페이서를 형성함으로써 미세패턴의 형성이 가능하다. Therefore, when finally forming a line / space pattern having a line width of 20 nm, the base line and the spacer should have a mask having a ratio of 3: 5. For example, a fine pattern may be formed by forming a mask having a line: spacer having a ratio of 60 nm to 100 nm, and exposing the mask by shifting the mask to 0 nm and 60 nm.
도 2를 참조하면, 제1 희생막 패턴을 제거한다. 그러면 하드마스크 상에는 제1 스페이서(140)만 남게된다. 다음에 상기 제1 스페이서(140)를 식각마스크로 사용하여 제1 하드마스크 패턴(121)을 형성한다.Referring to FIG. 2, the first sacrificial layer pattern is removed. Then, only the
도 3을 참조하면, 더블 패터닝 기술(DPT) 공정을 적용하는 것으로서, 제1 하드마스크 패턴(121) 형성시 마스크로 사용한 제1 스페이서(도 2의 140)를 제거한다. Referring to FIG. 3, a double patterning technique (DPT) process is applied, and the first spacer (140 of FIG. 2) used as a mask is removed when the first
다음 제1 하드마스크 패턴(121)이 형성된 결과물 상에 제2 하드마스크(150) 및 제2 희생막 패턴(161)을 형성한다. 제2 하드마스크(150)는 제1 하드마스크 패턴(121) 및 식각대상막(110)에 대해 식각선택비를 갖는 물질로 형성한다. 이때 제1 하드마스크 패턴(121) 사이에 제2 스페이서가 형성되도록 하기 위해서, 제1 희생막 패턴 형성시 사용한 마스크를 수평방향으로 60nm 이동시키거나, 또는 60nm 쉬프트된 패턴이 형성된 포토마스크를 사용할 수 있다. 즉, 제1 희생막 패턴(도1의 131)보다 수평방향으로 60nm 쉬프트되어 제2 희생막 패턴(161)이 형성된다. 다음으로 제2 희생막 패턴(161)의 측면에 제2 스페이서(170)을 형성한다.Next, a second
도 4를 참조하면, 제2 희생 패턴을 제거한 다음 제2 스페이서(170)를 식각마스크로 이용하여 제2 하드마스크 패턴(151)을 형성 후 제2 스페이서를 제거하면, 식각대상막(110) 위에 20nm의 선폭을 갖는 라인/스페이스 형태의 제1 및 제2 하드마스크 패턴이 남는다.Referring to FIG. 4, after removing the second sacrificial pattern and forming the second
도 5를 참조하면, 제1 및 제2 하드마스크 패턴(121,151)을 식각마스크로 이용하여 패턴대상막(110)을 패터닝한 후, 제1 및 제2 하드마스크 패턴(121,151)을 제거한다. 그러면 반도체기판(100) 상에 패턴대상막의 패턴(111)이 실제 원하는 20nm 라인 및 스페이스를 갖는 구조가 이루어진다.Referring to FIG. 5, after the
이러한, 동일한 미세 회로로 구성되어 있는 포토마스크를 반복하여 사용하게 됨으로써 일정간격으로 미세 패턴을 형성할 수 있고 기존의 포토마스크 및 공정 장비를 적용할 수 있어 투자 비용의 절감할 수 있다. 또한 공정의 오류를 최소화할 수 있고, 기존 장비가 가지고 있는 분해능의 문제점을 극복할 수 있으며, 새로운 개념의 장비에 대한 부담감을 줄일 수 있다. By repeating the use of the photomask composed of the same fine circuit, it is possible to form a fine pattern at regular intervals and to apply the existing photomask and process equipment can reduce the investment cost. In addition, it is possible to minimize the error of the process, to overcome the problem of the resolution of the existing equipment, and to reduce the burden on the new concept of equipment.
그 결과 OPTIC으로 구성되는 패턴 크기를 미세화시킴으로서, 타 경쟁사에 비해 경쟁력을 갖춘 제품의 가격대를 형성할 수 있고, 반도체 소자의 성능을 향상시킬 수 있다.As a result, by miniaturizing the pattern size composed of OPTIC, it is possible to form a price range of products that are competitive with other competitors, and improve the performance of semiconductor devices.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 나타낸 도면이다.1 to 5 are diagrams for explaining a method for forming a fine pattern of a semiconductor device according to the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080007606A KR100930388B1 (en) | 2008-01-24 | 2008-01-24 | Pattern formation method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080007606A KR100930388B1 (en) | 2008-01-24 | 2008-01-24 | Pattern formation method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090081636A KR20090081636A (en) | 2009-07-29 |
| KR100930388B1 true KR100930388B1 (en) | 2009-12-08 |
Family
ID=41292884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080007606A KR100930388B1 (en) | 2008-01-24 | 2008-01-24 | Pattern formation method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100930388B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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