KR100929636B1 - Pin transistor manufacturing method - Google Patents

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Abstract

본 발명은 필드산화막의 물질인 SOG 절연막의 식각 손실을 방지할 수 있는 핀 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 핀 트랜지스터 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 액티브 영역을 한정하는 필드산화막을 형성하도록 상기 트렌치 내에 유동성 절연막을 매립하는 단계; 상기 액티브 영역에서의 게이트 형성 영역이 돌출되도록 상기 게이트 형성 영역과 접한 유동성 절연막 부분을 식각하는 단계; 상기 식각된 유동성 절연막 부분을 덮도록 상기 반도체 기판 상에 보호막을 형성하는 단계; 상기 반도체 기판의 액티브 영역이 노출되도록 상기 액티브 영역 상에 형성된 보호막 부분을 제거하는 단계; 상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계; 상기 식각된 유동성 절연막 부분 상에 잔류되어 있는 보호막을 제거하는 단계; 및 상기 액티브 영역의 돌출된 게이트 형성 영역 상에 게이트를 형성하는 단계;를 포함한다. The present invention discloses a method of manufacturing a fin transistor capable of preventing etch loss of an SOG insulating film, which is a material of a field oxide film. The disclosed method of manufacturing a fin transistor includes etching a semiconductor substrate to form a trench; Embedding a flowable insulating film in the trench to form a field oxide film defining an active region; Etching a portion of the flexible insulating layer in contact with the gate forming region such that the gate forming region protrudes from the active region; Forming a protective film on the semiconductor substrate to cover the etched flow insulating film portion; Removing a portion of the passivation layer formed on the active region so that the active region of the semiconductor substrate is exposed; Cleaning the active region of the exposed semiconductor substrate; Removing the protective film remaining on the etched flowable insulating film portion; And forming a gate on the protruding gate formation region of the active region.

Description

핀 트랜지스터 제조방법{Method for manufacturing Fin transistor}Method for manufacturing Fin transistor

본 발명은 핀 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는, 필드산화막의 물질인 SOG 절연막의 식각 손실을 방지할 수 있는 핀 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a fin transistor, and more particularly, to a method of manufacturing a fin transistor capable of preventing the etching loss of the SOG insulating film which is a material of the field oxide film.

반도체 소자의 디자인 룰이 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이와 채널 폭이 감소하게 되었다. 그 결과, 100㎚ 이하의 최소 선폭을 가지는 고집적 반도체 소자에서 요구되는 문턱전압(Vt)을 구현함에 있어서, 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에, 채널 폭의 증가를 통해 트랜지스터의 구동 전류를 증가시키고, 그리고, 소망하는 동작 속도를 얻을 수 있는 핀 트랜지스터(Fin Transisor)가 제안되었다. As the design rules of semiconductor devices decrease, the channel length and channel width of the transistors correspondingly decrease. As a result, in implementing the threshold voltage Vt required for a highly integrated semiconductor device having a minimum line width of 100 nm or less, the conventional planar transistor structure has encountered its limitations. Accordingly, a fin transistor has been proposed that increases the driving current of the transistor through increasing the channel width and obtains a desired operating speed.

상기 핀 트랜지스터는 필드산화막(field oxide)을 식각하여 액티브 영역이 돌출된 구조를 갖도록 하는 것에 의해 상기 돌출된 액티브 영역의 높이만큼 트랜지스터의 채널 폭이 증가되도록 한 구조이다. 이러한 핀 트랜지스터는 전술한 바와 같이 채널 폭의 증가를 통해 구동 전류를 증가시킴은 물론 동작 속도를 증가시킬 수 있는 잇점을 갖는다. The fin transistor has a structure in which the channel width of the transistor is increased by the height of the protruding active region by etching a field oxide so that the active region has a protruding structure. As described above, the pin transistor has an advantage of increasing driving current through increasing channel width and increasing operating speed.

한편, 반도체 소자의 집적도가 증가됨에 따라, 액티브 영역과 액티브 영역 사이의 갭 매립(gap-fill)이 어려워지고 있다. 그래서, 갭 매립 물질로서 기존의 HDP(High Density Plasma) 절연막 대신에 매립 특성이 더 우수한 SOG(Spin-On Glass) 절연막을 이용하게 되었다. On the other hand, as the degree of integration of semiconductor devices increases, gap-filling between the active area and the active area becomes difficult. Therefore, instead of the existing HDP (High Density Plasma) insulating film as a gap filling material, a SOG (Spin-On Glass) insulating film having better embedding characteristics is used.

그러나, 상기 SOG 절연막은 습식 용액에의 식각 속도가 기존의 HDP 절연막에 비해 매우 높기 때문에, 도 1a에 도시된 바와 같이, 산화막(120) 을 제거하기 위한 습식 식각시에 식각된 SOG 절연막(106) 부분의 측벽에서 많은 소실(loss; A)이 발생하게 된다. 여기서, 상기 산화막(120)은 소자분리 공정에서의 트렌치 형성을 위해 사용된 패드산화막, 이온주입 공정에서의 데미지 방지를 위해 사용된 스크린 산화막, 및 자연산화막 중 적어도 어느 하나이다.However, since the etching rate of the SOG insulating film to the wet solution is much higher than that of the conventional HDP insulating film, as illustrated in FIG. 1A, the SOG insulating film 106 etched during the wet etching to remove the oxide film 120 is shown. Many losses A occur in the sidewalls of the portion. Here, the oxide film 120 is at least one of a pad oxide film used for trench formation in the device isolation process, a screen oxide film used to prevent damage in the ion implantation process, and a natural oxide film.

그리고, 이러한 SOG 절연막(106)의 소실(A)은, 도 1b에 도시된 바와 같이, 인접하는 게이트들(140)간의 단락(short; B)을 유발할 뿐만 아니라, 게이트(140)와 후속에서 형성되는 콘택플러그간의 쇼트 등을 유발하는 등, 반도체 소자의 신뢰성을 저하시키는 요인이 된다. And, the disappearance (A) of the SOG insulating film 106, as shown in Figure 1b, not only causes a short (B) between the adjacent gates 140, but also formed later in the gate 140 This causes a short circuit between the contact plugs and the like, which reduces the reliability of the semiconductor device.

또한, 상기 SOG 절연막이 소실로 인해 필드 영역들간의 간격이 축소하게 되면, 반도체 소자의 동작시, 필드산화막, 즉, 필드 영역에 매립된 SOG 절연막 상에 배치되는 패싱 게이트가 활성 영역에 배치된 메인 게이트에 미치는 신호 간섭 현상이 증대된다. 그 결과, GIDL(Gate Induced Drain Leakage) 커런트가 증가되어 트랜지스터의 단채널 마진이 감소하게 된다. 특히, 디램 소자에 있어서는 데이터 유지 시간(data retention time)이 감소되어 정상적인 동작이 어려워지게 됨으로써 소자 의 수율 및 신뢰성이 저하되는 문제가 발생된다.In addition, when the gap between the field regions is reduced due to the disappearance of the SOG insulating film, during operation of the semiconductor device, a main field in which the pass gate disposed on the field oxide film, that is, the SOG insulating film embedded in the field region is disposed in the active region Signal interference on the gate is increased. As a result, GIDL (Gate Induced Drain Leakage) current is increased, which reduces the transistor short channel margin. In particular, in the DRAM device, data retention time is reduced, which makes it difficult to operate the device, thereby degrading yield and reliability of the device.

본 발명은 필드산화막 물질인 SOG 절연막의 식각 손실을 억제할 수 있는 핀 트랜지스터 제조방법을 제공한다. The present invention provides a method of manufacturing a fin transistor capable of suppressing etch loss of an SOG insulating film, which is a field oxide film material.

또한, 본 발명은 SOG 절연막의 식각 손실을 억제함으로써 소자 특성 및 신뢰성을 개선시킬 수 있는 핀 트랜지스터 제조방법을 제공한다. In addition, the present invention provides a method of manufacturing a fin transistor capable of improving device characteristics and reliability by suppressing etching loss of the SOG insulating film.

일 실시예에서, 핀 트랜지스터 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 액티브 영역을 한정하는 필드산화막을 형성하도록 상기 트렌치 내에 유동성 절연막을 매립하는 단계; 상기 액티브 영역에서의 게이트 형성 영역이 돌출되도록 상기 게이트 형성 영역과 접한 유동성 절연막 부분을 식각하는 단계; 상기 식각된 유동성 절연막 부분을 덮도록 상기 반도체 기판 상에 보호막을 형성하는 단계; 상기 반도체 기판의 액티브 영역이 노출되도록 상기 액티브 영역 상에 형성된 보호막 부분을 제거하는 단계; 상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계; 상기 식각된 유동성 절연막 부분 상에 잔류되어 있는 보호막을 제거하는 단계; 및 상기 액티브 영역의 돌출된 게이트 형성 영역 상에 게이트를 형성하는 단계;를 포함한다. In one embodiment, a method of fabricating a fin transistor includes etching a semiconductor substrate to form a trench; Embedding a flowable insulating film in the trench to form a field oxide film defining an active region; Etching a portion of the flexible insulating layer in contact with the gate forming region such that the gate forming region protrudes from the active region; Forming a protective film on the semiconductor substrate to cover the etched flow insulating film portion; Removing a portion of the passivation layer formed on the active region so that the active region of the semiconductor substrate is exposed; Cleaning the active region of the exposed semiconductor substrate; Removing the protective film remaining on the etched flowable insulating film portion; And forming a gate on the protruding gate formation region of the active region.

상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계에서의 상기 반도체 기판은 표면에 산화막이 형성되어 있다. An oxide film is formed on a surface of the semiconductor substrate during the cleaning of the exposed active region of the semiconductor substrate.

상기 액티브 영역 상에 형성된 보호막 부분을 제거하는 단계는 에치백으로 수행한다. Removing the portion of the passivation layer formed on the active region is performed by etch back.

상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계는, 상기 반도체 기판의 표면 상에 형성되어 있는 산화막이 제거되도록 수행한다. The cleaning of the exposed active region of the semiconductor substrate may be performed to remove an oxide film formed on the surface of the semiconductor substrate.

상기 노출된 반도체 기판을 세정하는 단계는, 희석된 HF 용액 또는 HF와 NH4F의 혼합 용액을 이용한 습식 식각으로 수행한다. The cleaning of the exposed semiconductor substrate may be performed by wet etching using diluted HF solution or a mixed solution of HF and NH 4 F.

상기 유동성 절연막은 SOG 절연막이다. The fluid insulating film is an SOG insulating film.

상기 SOG 절연막은 Per-hydro poly-silazane, Hydro-silsesquioxane, Methyl-silsesquioxane, siloxane 및 silicate 중 어느 하나의 용액을 사용하여 형성한다.The SOG insulating film is formed using a solution of any one of Per-hydro poly-silazane, Hydro-silsesquioxane, Methyl-silsesquioxane, siloxane, and silicate.

상기 보호막은 카본 폴리머막으로 이루어진다. The protective film is made of a carbon polymer film.

상기 보호막의 형성은, 스핀-온 방식에 따라 카본 폴리머막을 도포하는 단계; 및 상기 도포된 카본 폴리머막을 베이킹하는 단계;를 포함한다. The protective film may be formed by coating a carbon polymer film according to a spin-on method; And baking the applied carbon polymer film.

상기 카본 폴리머막은 상기 식각된 유동성 절연막 부분을 채우면서 상기 액티브 영역 상에서의 두께가 200∼1000Å이 되도록 도포한다. The carbon polymer film is coated so as to have a thickness on the active region of 200 to 1000 kPa while filling the etched fluid insulating film portion.

상기 베이킹은 150∼400℃의 온도에서 수행한다. The baking is carried out at a temperature of 150 to 400 ℃.

상기 식각된 유동성 절연막 부분 상에 잔류되어 있는 보호막을 제거하는 단계는 산소 플라즈마 식각 공정으로 수행한다. Removing the protective film remaining on the etched flowable insulating film portion is performed by an oxygen plasma etching process.

상기 산소 플라즈마 식각 공정은 20∼300℃ 온도에서 수행한다. The oxygen plasma etching process is performed at a temperature of 20 ~ 300 ℃.

본 발명은 핀 트랜지스터를 구현하기 위해 일부 두께가 식각된 SOG 절연막 상에 보호막으로서 카본 폴리막을 형성한 후, 습식 식각 공정을 진행한다. 이와 같이, 상기 SOG 절연막 상에 보호막이 형성된 상태로 습식 세정 공정을 진행하게 되면, 상기 보호막이 식각된 SOG 절연막 부분을 매립하고 있으므로, 후속하는 습식 식각 공정에서의 상기 SOG 절연막의 측면 소실을 억제할 수 있게 된다. In the present invention, a carbon poly film is formed as a passivation layer on an SOG insulating film etched at a part thickness to implement a fin transistor, and then a wet etching process is performed. As such, when the wet cleaning process is performed while the protective film is formed on the SOG insulating film, since the protective film fills the etched SOG insulating film portion, side loss of the SOG insulating film in the subsequent wet etching process can be suppressed. It becomes possible.

따라서, 본 발명은 미세 간극(fine gap)의 매립 물질로서 SOG 절연막을 적용하면서도 습식 식각시에 상기 SOG 절연막의 측면 소실을 억제시킬 수 있으므로, 게이트들간의 단락 발생 및 게이트와 콘택플러그간 단락 발생을 방지할 수 있으며, 그래서, 반도체 소자의 제조수율 및 신뢰성을 개선시킬 수 있다. Accordingly, the present invention can suppress side loss of the SOG insulating film during wet etching while applying the SOG insulating film as a buried material having a fine gap, thereby preventing short circuits between gates and short circuits between gates and contact plugs. Can be prevented, and thus the manufacturing yield and reliability of the semiconductor element can be improved.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2, 도 3a 내지 도 3g 및 도 4a 내지 도 4g는 본 발명의 실시예에 따른 핀 트랜지스터 제조방법을 설명하기 위한 도면들이다. 여기서, 도 2는 게이트 형성 영역을 포함하는 액티브 영역 및 필드 영역을 갖는 반도체 기판을 도시한 평면도이고, 도 3a 내지 도 3g는 도 2의 X-X'선에 따른 공정별 단면도이며, 도 4a 내지 도 4g는 도 2의 Y-Y'선에 따른 공정별 단면도이다. 도 2에 대한 설명은 생략하며, 도 2에서의 도면부호 200은 반도체 기판을, A/R은 액티브 영역을, F/R은 필드 영역을, 그리고, G/R은 게이트 형성 영역을 각각 나타낸다. 2, 3A to 3G and 4A to 4G are diagrams for describing a method of manufacturing a fin transistor according to an exemplary embodiment of the present invention. 2 is a plan view illustrating a semiconductor substrate having an active region and a field region including a gate formation region, and FIGS. 3A to 3G are cross-sectional views of processes according to the line X-X 'of FIG. 4G is a cross-sectional view of the process taken along the line Y ′ of FIG. 2. The description of FIG. 2 is omitted, and reference numeral 200 in FIG. 2 denotes a semiconductor substrate, A / R denotes an active region, F / R denotes a field region, and G / R denotes a gate formation region.

도 3a 및 도 4a를 참조하면, 게이트 형성 영역(G/R)을 포함하는 액티브 영역(A/R) 및 필드 영역(F/R)이 구비된 반도체 기판(200)을 마련한다. 상기 반도체 기판(200)의 필드 영역(F/R)을 식각하여 트렌치를 형성한다. 상기 트렌치 표면에 측벽산화막(202)을 형성한 후, 상기 측벽산화막(202)을 포함한 반도체 기판(200)의 전면 상에 트렌치를 매립하도록 유동성 절연막(flowable insulation layer), 예컨대, SOG 절연막(206)을 형성한다. 바람직하게, 상기 SOG 절연막(206)을 형성하기 전, 상기 측벽산화막(202)을 포함한 반도체 기판(200)의 전면 상에 선형 질화막(도시안됨) 및 선형 산화막(도시안됨)을 차례로 형성한다. 상기 SOG 절연막(206)을 CMP해서 반도체 기판(200)의 필드 영역(F/R)에 액티브 영역(A/R)을 한정하는 필드산화막(210)을 형성한다. 3A and 4A, a semiconductor substrate 200 including an active region A / R including a gate formation region G / R and a field region F / R is provided. A trench is formed by etching the field region F / R of the semiconductor substrate 200. After forming the sidewall oxide film 202 on the trench surface, a flowable insulation layer, for example, an SOG insulating film 206 to fill a trench on the entire surface of the semiconductor substrate 200 including the sidewall oxide film 202. To form. Preferably, before forming the SOG insulating film 206, a linear nitride film (not shown) and a linear oxide film (not shown) are sequentially formed on the entire surface of the semiconductor substrate 200 including the sidewall oxide film 202. The SOG insulating film 206 is CMP to form a field oxide film 210 that defines the active region A / R in the field region F / R of the semiconductor substrate 200.

상기 SOG 절연막(206)은 PSZ(Per-hydro poly-silazane), HSQ(Hydro-silsesquioxane), MSQ(Methyl-silsesquioxane), siloxane, silicate 중 어느 하나의 용액을 도포한 후, 상기 도포된 막 내의 솔벤트가 제거되도록 핫 플레이트 또는 오븐에서 50∼350℃ 온도로 베이킹하고, 그리고나서, 상기 베이킹된 막이 경화 및 치밀화 되도록 퍼니스(furnace)에서 300∼1000℃의 온도로 어닐링하여, 형성한다. 상기 SOG 절연막(206)을 PSZ 용액을 사용하여 형성하는 경우에는 상기 어닐링을 H2, O2 및 H2O 중 어느 하나 또는 이들의 혼합 분위기에서 수행하며, 상기 HSQ, MSQ, siloxane 및 silicate 중 어느 하나의 용액을 사용한 경우에는 상기 어닐링을 N2 및 O2의 단독 또는 혼합 분위기에서 수행한다. The SOG insulating layer 206 is applied to any one of a solution of any one of PSZ (Per-hydro poly-silazane), HSQ (Hydro-silsesquioxane), MSQ (Methyl-silsesquioxane), siloxane, silicate, and then Is baked at a temperature of 50-350 ° C. in a hot plate or oven so that is removed, and then annealed to a temperature of 300-1000 ° C. in a furnace to form the baked film to be cured and densified. When the SOG insulating film 206 is formed using a PSZ solution, the annealing is performed in any one of H 2 , O 2, and H 2 O or in a mixed atmosphere thereof, and any of the HSQ, MSQ, siloxane, and silicate. When one solution is used, the annealing is carried out either alone or in a mixed atmosphere of N 2 and O 2 .

도 3b 및 도 4b를 참조하면, 상기 액티브 영역(A/R)에서의 게이트 형성 영역(G/R)이 돌출되도록 상기 게이트 형성 영역(G/R)과 접한 SOG 절연막(206) 부분을 식각한다. 상기 SOG 절연막(206)을 식각함에 따라 핀 형상을 갖는 게이트 형성 영역을 얻을 수 있으며, 이러한 핀 형상의 게이트 형성 영역은 트랜지스터의 채널 폭을 증가시킬 수 있다. 3B and 4B, the portion of the SOG insulating layer 206 in contact with the gate forming region G / R is etched so that the gate forming region G / R protrudes from the active region A / R. . As the SOG insulating layer 206 is etched, a gate formation region having a fin shape may be obtained, and the fin gate formation region may increase a channel width of a transistor.

상기 반도체 기판(200)의 표면 상에 스크린 산화막(220)을 형성한다. 상기 표면 상에 스크린 산화막(220)이 형성된 반도체 기판(200)에 대해 문턱전압조절 이온주입 공정을 포함한 다양한 이온주입 공정들을 수행한다. The screen oxide layer 220 is formed on the surface of the semiconductor substrate 200. Various ion implantation processes are performed on the semiconductor substrate 200 having the screen oxide layer 220 formed on the surface thereof, including a threshold voltage regulation ion implantation process.

도 3c 및 도 4c를 참조하면, 상기 일부가 식각된 SOG 절연막(206)을 덮도록 표면에 산화막(220)이 형성된 반도체 기판(200) 상에 보호막(230)을 형성한다. 상기 보호막(230)은 카본 폴리머막[ (CHx)n ]을 스핀-온(spin-on) 방식에 따라 도포한 후, 상기 도포된 카본 폴리머막 내의 솔벤트가 제거되도록 150∼400℃의 온도에서 베이킹하여 형성한다. 상기 카본 폴리머막은 상기 식각된 SOG 절연막 부분을 채우면서 반도체 기판(200)의 액티브 영역(A/R) 상에서의 두께가 200∼1000Å 정도가 되도록 도포한다. Referring to FIGS. 3C and 4C, the passivation layer 230 is formed on the semiconductor substrate 200 on which an oxide layer 220 is formed on the surface of the SOG insulating layer 206. The protective film 230 is coated with a carbon polymer film (CH x ) n according to a spin-on method, and then, at a temperature of 150 to 400 ° C. to remove solvent in the coated carbon polymer film. Form by baking. The carbon polymer film is applied to fill the etched SOG insulating film portion so as to have a thickness on the active region A / R of the semiconductor substrate 200 to be about 200 to 1000 GPa.

도 3d 및 도 4d를 참조하면, 상기 카본 폴리머막으로 이루어진 보호막(230)을 에치백하여 액티브 영역(A/R)에 형성된 보호막(230) 부분을 제거한다. 바람직하게, 상기 보호막(230)의 에치백 공정은 상기 액티브 영역(A/R) 상의 스크린 산화막(220)이 노출될 때까지 수행한다. 3D and 4D, the protective film 230 made of the carbon polymer film is etched back to remove the portion of the protective film 230 formed in the active region A / R. Preferably, the etch back process of the passivation layer 230 is performed until the screen oxide layer 220 on the active region A / R is exposed.

도 3e 및 도 4e를 참조하면, 상기 노출된 스크린 산화막을 습식 식각 공정을 통해 제거한다. 상기 습식 식각 공정은 희석된 HF 용액 또는 HF와 NH4F의 혼합 용액으로 수행한다. 이때, 상기 SOG 절연막(206) 상에 보호막(230)이 형성되어 있기 때문에, 상기 습식 식각 공정이 진행되는 동안, 상기 SOG 절연막(206)의 소실은 방지된다. 3E and 4E, the exposed screen oxide layer is removed through a wet etching process. The wet etching process is performed with a dilute HF solution or a mixed solution of HF and NH 4 F. In this case, since the passivation layer 230 is formed on the SOG insulating layer 206, the SOG insulating layer 206 is prevented from being lost during the wet etching process.

도 3f 및 도 4f를 참조하면, 상기 식각된 SOG 절연막 부분 상에 잔류되어 있는 보호막을 제거한다. 상기 보호막의 제거는 20∼300℃ 온도에서 산소 플라즈마 식각 공정으로 수행한다. 상기 카본 폴리머막으로 이루어진 보호막에 대해 산소 플라즈마 식각 공정을 진행하면, 하기의 식 1과 같이, 상기 SOG 절연막(206)의 소실 없이 상기 보호막 만을 제거할 수 있다. 3F and 4F, the protective film remaining on the etched SOG insulating film portion is removed. Removal of the protective film is performed by an oxygen plasma etching process at a temperature of 20 ~ 300 ℃. When the oxygen plasma etching process is performed on the protective film made of the carbon polymer film, only the protective film may be removed without losing the SOG insulating film 206 as shown in Equation 1 below.

CHx(s) + O2(g) -> CO2(g) + H2(g) + H2O(g) ------------ (식 1)CH x (s) + O 2 (g)-> CO 2 (g) + H 2 (g) + H 2 O (g) ------------ (Equation 1)

도 3g 및 도 4g를 참조하면, 상기 일부가 식각된 SOG 절연막(206)을 포함한 반도체 기판(200)의 전면 상에 게이트 물질들, 즉, 산화막으로 이루어진 게이트절연막(242), 폴리실리콘막으로 이루어진 제1게이트도전막(244), 금속계막으로 이루어진 제2게이트도전막(246) 및 질화계막으로 이루어진 하드마스크막(248)을 차례로 증착한다. 상기 게이트 물질들을 식각하여 상기 노출된 SOG 절연막(206) 부분을 포함하여 액티브 영역(A/R)에서의 돌출된 게이트 형성 영역에 게이트(240)를 형성한다. 여기서, 이전의 보호막 제거를 위한 습식 식각 공정에서 상기 SOG 절연막(206)이 소실되지 않았으므로, 인접하는 게이트들(240)간의 쇼트는 일어나지 않는다. Referring to FIGS. 3G and 4G, a gate insulating layer 242 made of gate materials, that is, an oxide layer, and a polysilicon layer are formed on the entire surface of the semiconductor substrate 200 including the SOG insulating layer 206 partially etched. The first gate conductive film 244, the second gate conductive film 246 made of a metal based film, and the hard mask film 248 made of a nitride based film are sequentially deposited. The gate materials are etched to form a gate 240 in the protruding gate formation region in the active region A / R, including the exposed SOG insulating layer 206. Here, since the SOG insulating layer 206 is not lost in the wet etching process for removing the protective layer, a short between adjacent gates 240 does not occur.

이후, 도시하지는 않았으나, 상기 게이트(240) 양측의 액티브 영역(A/R) 내에 소오스/드레인 영역을 형성하여 본 발명의 실시예에 따른 핀 트랜지스터의 제조를 완성한다. Subsequently, although not shown, source / drain regions are formed in the active regions A / R on both sides of the gate 240 to complete the manufacture of the fin transistor according to the exemplary embodiment of the present invention.

이상에서와 같이, 본 발명은 SOG 절연막 상에 보호막을 형성한 상태로 산화막 제거를 위한 습식 식각 공정을 수행함에 따라, 상기 습식 식각 공정이 진행되는 동안, 상기 SOG 절연막의 소실이 일어나는 것을 방지할 수 있다. As described above, according to the present invention, as the wet etching process for removing the oxide film is performed while the protective film is formed on the SOG insulating film, the loss of the SOG insulating film can be prevented during the wet etching process. have.

따라서, 본 발명은 SOG 절연막의 소실을 방지함에 따라 인접하는 게이트들간 및 게이트와 콘택플러그간의 쇼트 발생을 억제할 수 있으며, 이에 따라, 트랜지스터는 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다. Accordingly, the present invention can suppress the short circuit between adjacent gates and between the gate and the contact plug by preventing the loss of the SOG insulating film, thereby improving the reliability and manufacturing yield of the semiconductor device as well as the transistor.

한편, 전술한 본 발명의 실시예에서의 산화막은 이온주입 공정에서의 데미지 방지를 위한 스크린 산화막이었지만, 그 이외에, 소자분리 공정에서의 트렌치 형성을 위해 사용된 패드산화막, 또는, 공정 진행 중에 발생되는 자연산화막 일 수도 있다. On the other hand, the oxide film in the embodiment of the present invention described above was a screen oxide film for preventing damage in the ion implantation process, in addition to the pad oxide film used for the trench formation in the device isolation process, or is generated during the process It may be a natural oxide film.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a는 종래 기술에 따른 SOG 절연막의 소실을 도시한 단면도. 1A is a cross-sectional view showing disappearance of a SOG insulating film according to the prior art.

도 1b는 종래 기술에 따른 게이트들간 쇼트를 도시한 단면도. 1B is a cross sectional view showing a short between gates according to the prior art;

도 2는 본 발명의 핀 트랜지스터 제조방법을 설명하기 위한 평면도.2 is a plan view for explaining a method of manufacturing a pin transistor of the present invention.

도 3a 내지 도 3g는 도 2의 X-X'선에 따른 공정별 단면도. 3A to 3G are cross-sectional views of processes according to the line X-X 'of FIG.

도 4a 내지 도 4g는 도 2의 Y-Y'선에 따른 공정별 단면도.4A to 4G are cross-sectional views of processes according to the line Y ′ of FIG. 2.

Claims (13)

반도체 기판을 식각하여 트렌치를 형성하는 단계; Etching the semiconductor substrate to form a trench; 액티브 영역을 한정하는 필드산화막을 형성하도록 상기 트렌치 내에 유동성 절연막을 매립하는 단계; Embedding a flowable insulating film in the trench to form a field oxide film defining an active region; 상기 액티브 영역에서의 게이트 형성 영역이 돌출되도록 상기 게이트 형성 영역과 접한 유동성 절연막 부분을 식각하는 단계; Etching a portion of the flexible insulating layer in contact with the gate forming region such that the gate forming region protrudes from the active region; 상기 식각된 유동성 절연막 부분을 덮도록 상기 반도체 기판 상에 보호막을 형성하는 단계; Forming a protective film on the semiconductor substrate to cover the etched flow insulating film portion; 상기 반도체 기판의 액티브 영역이 노출되도록 상기 액티브 영역 상에 형성된 보호막 부분을 제거하는 단계; Removing a portion of the passivation layer formed on the active region so that the active region of the semiconductor substrate is exposed; 상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계; Cleaning the active region of the exposed semiconductor substrate; 상기 식각된 유동성 절연막 부분 상에 잔류되어 있는 보호막을 제거하는 단계; 및 Removing the protective film remaining on the etched flowable insulating film portion; And 상기 액티브 영역의 돌출된 게이트 형성 영역 상에 게이트를 형성하는 단계; Forming a gate on the protruding gate formation region of the active region; 를 포함하는 것을 특징으로 하는 핀 트랜지스터 제조방법.Pin transistor manufacturing method comprising a. 제 1 항에 있어서, 상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계에서의 상기 반도체 기판은 표면에 산화막이 형성되어 있는 것을 특징으로 하는 핀 트랜지스터 제조방법. The method of claim 1, wherein an oxide film is formed on a surface of the semiconductor substrate during the cleaning of the exposed active region of the semiconductor substrate. 제 1 항에 있어서, 상기 액티브 영역 상에 형성된 보호막 부분을 제거하는 단계는 에치백으로 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법. The method of claim 1, wherein the removing of the passivation layer formed on the active region is performed by etch back. 제 2 항에 있어서, 상기 노출된 반도체 기판의 액티브 영역을 세정하는 단계는, 상기 반도체 기판의 표면 상에 형성되어 있는 산화막이 제거되도록 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법.The method of claim 2, wherein the cleaning of the exposed active region of the semiconductor substrate is performed such that an oxide layer formed on a surface of the semiconductor substrate is removed. 제 4 항에 있어서, 상기 노출된 반도체 기판을 세정하는 단계는, 희석된 HF 용액 또는 HF와 NH4F의 혼합 용액을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법.The method of claim 4, wherein the cleaning of the exposed semiconductor substrate is performed by wet etching using a diluted HF solution or a mixed solution of HF and NH 4 F. 6 . 제 1 항에 있어서, 상기 유동성 절연막은 SOG 절연막인 것을 특징으로 하는 핀 트랜지스터 제조방법.The method of claim 1, wherein the flowable insulating film is an SOG insulating film. 제 6 항에 있어서, 상기 SOG 절연막은 PSZ(Per-hydro poly-silazane), HSQ(Hydro-silsesquioxane), MSQ(Methyl- silsesquioxane), siloxane 및 silicate 중 어느 하나의 용액을 사용하여 형성하는 것을 특징으로 하는 핀 트랜지스터 제조방법. The method of claim 6, wherein the SOG insulating film is formed using a solution of any one of Per-hydro poly-silazane (PSZ), Hydro-silsesquioxane (HSQ), methyl-silsesquioxane (MSQ), siloxane and silicate Pin transistor manufacturing method. 제 1 항에 있어서, 상기 보호막은 카본 폴리머막으로 이루어진 것을 특징으로 하는 핀 트랜지스터 제조방법. The pin transistor manufacturing method of claim 1, wherein the passivation layer is formed of a carbon polymer layer. 제 8 항에 있어서, 상기 보호막의 형성은 The method of claim 8, wherein the protective film is formed 스핀-온 방식에 따라 카본 폴리머막을 도포하는 단계; 및 Applying a carbon polymer film according to a spin-on method; And 상기 도포된 카본 폴리머막을 베이킹하는 단계;Baking the coated carbon polymer film; 를 포함하는 것을 특징으로 하는 핀 트랜지스터 제조방법.Pin transistor manufacturing method comprising a. 제 9 항에 있어서, 상기 카본 폴리머막은 상기 식각된 유동성 절연막 부분을 채우면서 상기 액티브 영역 상에서의 두께가 200∼1000Å이 되도록 도포하는 것을 특징으로 하는 핀 트랜지스터 제조방법.10. The method of claim 9, wherein the carbon polymer film is coated so as to have a thickness on the active region of 200 to 1000 kPa while filling the etched fluid insulating film portion. 제 9 항에 있어서, 상기 베이킹은 150∼400℃의 온도에서 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법.10. The method of claim 9, wherein the baking is performed at a temperature of 150 ~ 400 ℃. 제 1 항에 있어서, 상기 식각된 유동성 절연막 부분 상에 잔류되어 있는 보호막을 제거하는 단계는 산소 플라즈마 식각 공정으로 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법.The method of claim 1, wherein the removing of the passivation layer remaining on the etched flowable insulating layer is performed by an oxygen plasma etching process. 제 12 항에 있어서, 상기 산소 플라즈마 식각 공정은 20∼300℃ 온도에서 수행하는 것을 특징으로 하는 핀 트랜지스터 제조방법.The method of claim 12, wherein the oxygen plasma etching process is performed at a temperature of 20 ~ 300 ℃.
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