KR100920915B1 - Light emitting diode having barrier layer of superlattice structure - Google Patents

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Abstract

초격자 구조의 장벽층을 갖는 발광 다이오드가 개시된다. 질화갈륨 계열의 N형 화합물 반도체층과 질화갈륨 계열의 P형 화합물 반도체층 사이에 활성영역을 갖는 발광 다이오드에 있어서, 상기 발광 다이오드는 활성 영역이 웰층과 초격자 구조의 장벽층을 포함하는 것을 특징으로 한다. 초격자 구조의 장벽층을 채택함에 따라, 웰층과 장벽층 사이의 격자 불일치에 기인한 결함 발생을 감소시킬 수 있다.A light emitting diode having a superlattice barrier layer is disclosed. A light emitting diode having an active region between a gallium nitride-based N-type compound semiconductor layer and a gallium nitride-based P-type compound semiconductor layer, wherein the light emitting diode includes a well layer and a superlattice barrier layer. It is done. By adopting a superlattice barrier layer, it is possible to reduce the occurrence of defects due to lattice mismatch between the well layer and the barrier layer.

발광 다이오드, 질화갈륨(GaN), 질화인듐갈륨(InGaN), 웰층, 장벽층, 초격자(superlattice) Light Emitting Diode, Gallium Nitride (GaN), Indium Gallium Nitride (InGaN), Well Layer, Barrier Layer, Superlattice

Description

초격자 구조의 장벽층을 갖는 발광 다이오드{LIGHT EMITTING DIODE HAVING BARRIER LAYER OF SUPERLATTICE STRUCTURE} LIGHT EMITTING DIODE HAVING BARRIER LAYER OF SUPERLATTICE STRUCTURE}

도 1은 종래의 발광 다이오드를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional light emitting diode.

도 2는 본 발명의 일 실시예에 따른 초격자 구조의 장벽층을 갖는 발광 다이오드를 설명하기 위한 단면도이다.2 is a cross-sectional view for describing a light emitting diode having a barrier layer of a superlattice structure according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 초격자 구조의 장벽층을 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a barrier layer of a superlattice structure according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 초격자 구조의 장벽층을 갖는 발광 다이오드를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a light emitting diode having a barrier layer of a superlattice structure according to another exemplary embodiment of the present invention.

도 5는 활성 영역 성장 전의 N형 GaN층 표면을 나타내는 AFM 이미지이다.5 is an AFM image showing the surface of an N-type GaN layer before active region growth.

도 6은 종래기술에 따라 형성된 활성 영역의 표면을 나타내는 AFM 이미지이다.6 is an AFM image showing the surface of an active region formed in accordance with the prior art.

도 7은 본 발명의 일 실시예에 따라 형성된 활성 영역의 표면을 나타내는 AFM 이미지이다.7 is an AFM image showing the surface of an active region formed in accordance with one embodiment of the present invention.

본 발명은 발광 다이오드에 관한 것으로, 특히 초격자 구조의 장벽층을 갖는 발광 다이오드에 관한 것이다.The present invention relates to light emitting diodes, and more particularly, to light emitting diodes having a superlattice barrier layer.

일반적으로 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐갈륨(InGaN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 최근 청색 및 자외선 영역의 발광 다이오드용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN) 화합물 반도체는 좁은 밴드 갭에 기인하여 많은 주목을 받고 있다. 이러한 질화갈륨 계열의 화합물 반도체를 이용한 발광 다이오드는 대규모 천연색 평판 표시 장치, 백라이트 광원, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.In general, nitrides of Group III elements such as gallium nitride (GaN), aluminum nitride (AlN), and indium gallium nitride (InGaN) have excellent thermal stability and have a direct transition energy band structure. It is attracting much attention as a material for light emitting diodes in the ultraviolet region. In particular, indium gallium nitride (InGaN) compound semiconductors have attracted much attention due to their narrow band gap. Light emitting diodes using gallium nitride-based compound semiconductors are being used in various applications such as large-scale color flat panel display devices, backlight light sources, traffic lights, indoor lighting, high density light sources, high resolution output systems, and optical communications.

도 1은 종래의 발광 다이오드를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional light emitting diode.

도 1을 참조하면, 발광 다이오드는 N형 반도체층(17)과 P형 반도체층(21)을 포함하고, 상기 N형 및 P형 반도체층들(17, 21) 사이에 활성 영역(19)이 개재된다. 상기 N형 반도체층 및 P형 반도체층은 III족 원소의 질화물 반도체층, 즉 (Al, In, Ga)N 계열의 화합물 반도체층으로 형성된다. 한편, 활성 영역(19)은 하나의 웰층을 갖는 단일 양자웰 구조이거나, 도시한 바와 같이, 복수개의 웰층을 갖는 다중 양자웰 구조로 형성된다. 다중 양자웰 구조의 활성 영역은 InGaN 웰층(19a)과 GaN 장벽층(19b)이 교대로 적층되어 형성된다. 상기 웰층(19a)은 N형 및 P형 반도체층들(17, 19) 및 장벽층(19b)에 비해 밴드갭이 작은 반도체층으로 형성되어 전자와 정공이 재결합되는 양자 웰을 제공한다.Referring to FIG. 1, the light emitting diode includes an N-type semiconductor layer 17 and a P-type semiconductor layer 21, and an active region 19 is formed between the N-type and P-type semiconductor layers 17 and 21. It is interposed. The N-type semiconductor layer and the P-type semiconductor layer are formed of a nitride semiconductor layer of a group III element, that is, a compound semiconductor layer of (Al, In, Ga) N series. On the other hand, the active region 19 is a single quantum well structure having one well layer, or as shown, is formed in a multi quantum well structure having a plurality of well layers. The active region of the multi-quantum well structure is formed by alternately stacking an InGaN well layer 19a and a GaN barrier layer 19b. The well layer 19a is formed of a semiconductor layer having a smaller bandgap than the N-type and P-type semiconductor layers 17 and 19 and the barrier layer 19b to provide a quantum well in which electrons and holes are recombined.

이러한 III족 원소의 질화물 반도체층은 육방 정계의 구조를 갖는 사파이어(Sapphire)나 실리콘 카바이드(SiC) 등의 이종 기판(11)에서 금속유기화학기상증착법(MOCVD) 등의 공정을 통해 성장된다. 그러나, III족 원소의 질화물 반도체층이 이종기판(11) 상에 형성될 경우, 반도체층과 기판 사이의 격자상수 및 열팽창 계수의 차이에 기인하여 반도체층 내에 크랙(crack) 또는 뒤틀림(warpage)이 발생하고, 전위(dislocation)가 생성된다. The nitride semiconductor layer of the group III element is grown through a process such as metal organic chemical vapor deposition (MOCVD) on a heterogeneous substrate 11 such as sapphire or silicon carbide (SiC) having a hexagonal structure. However, when a nitride semiconductor layer of a group III element is formed on the hetero substrate 11, cracks or warpages are caused in the semiconductor layer due to the difference in lattice constant and thermal expansion coefficient between the semiconductor layer and the substrate. Occurs, and a dislocation is generated.

이를 방지하기 위해, 기판(11) 상에 버퍼층이 형성되며, 일반적으로 저온 버퍼층(13)과 고온 버퍼층(15)이 형성된다. 저온 버퍼층(13)은 일반적으로 AlxGa1 - xN(0≤x≤1)로 MOCVD 공정 등을 사용하여 400~800℃의 온도에서 형성된다. 이어서, 저온 버퍼층(13) 상에 고온 버퍼층(15)이 형성된다. 고온 버퍼층(15)은 900~1200℃의 온도에서 GaN층으로 형성된다. 이에 따라, N형 GaN층(17), 활성 영역(19) 및 P형 GaN층(21)의 결정 결함을 상당히 제거할 수 있다.In order to prevent this, a buffer layer is formed on the substrate 11, and generally, a low temperature buffer layer 13 and a high temperature buffer layer 15 are formed. The low temperature buffer layer 13 is generally formed of Al x Ga 1 - x N (0 ≦ x ≦ 1) at a temperature of 400 ° C. to 800 ° C. using a MOCVD process or the like. Subsequently, the high temperature buffer layer 15 is formed on the low temperature buffer layer 13. The high temperature buffer layer 15 is formed of a GaN layer at a temperature of 900 ~ 1200 ℃. As a result, crystal defects of the N-type GaN layer 17, the active region 19, and the P-type GaN layer 21 can be significantly removed.

그러나, 버퍼층들(13, 15)의 채택에도 불구하고, 활성 영역(19) 내의 결정결함밀도는 여전히 높은 편이다. 특히, 활성 영역(19)은, 전자와 정공의 결합 효율을 높이기 위해, N형 GaN층(17) 및 P형 GaN층(19)에 비해 밴드갭이 작은 반도체층으로 형성되고, 또한 웰층(19a)은 장벽층(19b)에 비해 밴드갭이 작은 반도체층으로 형성된다. 밴드갭이 작은 반도체층은 일반적으로 In을 많이 함유하고, 따라서 격자 상수가 크다. 이에 따라, 웰층(19a)과 장벽층(19b) 사이에, 그리고 웰층(19a) N형 반도체층(17) 사이에 격자 부정합이 발생되고, 이러한 층 사이의 격자 부정합은 핀 홀(pin hole), 표면 거침 및 결정질의 저하를 발생시킨다.However, despite the adoption of the buffer layers 13 and 15, the crystal defect density in the active region 19 is still high. In particular, the active region 19 is formed of a semiconductor layer having a smaller band gap than the N-type GaN layer 17 and the P-type GaN layer 19 in order to increase the coupling efficiency between electrons and holes, and also the well layer 19a. ) Is formed of a semiconductor layer having a smaller band gap than the barrier layer 19b. A semiconductor layer with a small band gap generally contains a lot of In, and thus has a large lattice constant. As a result, lattice mismatch occurs between the well layer 19a and the barrier layer 19b and between the well layer 19a and the N-type semiconductor layer 17, and the lattice mismatch between the layers results in pin holes, Surface roughness and crystalline degradation occur.

본 발명이 이루고자 하는 기술적 과제는 활성 영역 내의 결정 결함 발생을 감소시킬 수 있는 발광 다이오드를 제공하는 데 있다.An object of the present invention is to provide a light emitting diode that can reduce the occurrence of crystal defects in the active region.

본 발명이 이루고자 하는 다른 기술적 과제는 활성 영역의 표면 거칠기를 개선한 발광 다이오드를 제공하는 데 있다.Another object of the present invention is to provide a light emitting diode having improved surface roughness of an active region.

상기 기술적 과제를 이루기 위하여 본 발명은 초격자 구조의 장벽층을 갖는 발광 다이오드를 제공한다. 본 발명의 일 태양에 따른 발광 다이오드는, 질화갈륨 계열의 N형 화합물 반도체층과 질화갈륨 계열의 P형 화합물 반도체층 사이에 활성영역을 갖는 발광 다이오드에 있어서, 상기 활성 영역이 웰층과 초격자 구조의 장벽층을 포함하는 것을 특징으로 한다. 초격자 구조의 장벽층을 채택함에 따라, 웰층과 장벽층 사이의 격자 불일치에 기인한 결함 발생을 감소시킬 수 있다.In order to achieve the above technical problem, the present invention provides a light emitting diode having a barrier layer having a superlattice structure. A light emitting diode according to an aspect of the present invention is a light emitting diode having an active region between a gallium nitride series N-type compound semiconductor layer and a gallium nitride series P-type compound semiconductor layer, wherein the active region is a well layer and a superlattice structure. It characterized in that it comprises a barrier layer of. By adopting a superlattice barrier layer, it is possible to reduce the occurrence of defects due to lattice mismatch between the well layer and the barrier layer.

상기 웰층은 InGaN으로 형성되고, 상기 장벽층은 InGaN 및 GaN가 교대로 적층된 초격자 구조일 수 있다. 이때, 상기 웰층의 InGaN은 장벽층의 InGaN에 비해 In을 더 많이 함유한다. 이에 따라, 상기 웰층의 In 조성을 변화시켜 가시광선 영역에서 다양한 파장의 광을 방출하는 발광 다이오드를 제공할 수 있다.The well layer may be formed of InGaN, and the barrier layer may have a superlattice structure in which InGaN and GaN are alternately stacked. At this time, the InGaN of the well layer contains more In than the InGaN of the barrier layer. Accordingly, a light emitting diode that emits light having various wavelengths in the visible light region by changing the In composition of the well layer may be provided.

한편, 상기 장벽층 내의 InGaN이 In을 많이 함유할 수록 핀홀은 감소되나, 힐락(hillrock)이 발생될 수 있다. 이는 In이 핀홀을 채워 핀홀 발생을 방지하나, In이 과도하게 증가될 경우, 여분의 In에 의해 힐락이 생성되는 것으로 판단된다. 따라서, 장벽층 내의 InGaN의 In 함량 적합하게 선택함으로써 핀홀 및 힐락이 발생되는 것을 방지할 수 있다.On the other hand, as InGaN in the barrier layer contains more In, pinholes decrease, but hillrock may occur. This is because In fills the pinhole to prevent pinhole generation, but if In is excessively increased, it is determined that heel lock is generated by the extra In. Therefore, by appropriately selecting the In content of InGaN in the barrier layer, it is possible to prevent the occurrence of pinholes and hillocks.

몇몇 실시예들에 있어서, 상기 웰층은 InxGa(1-x)N이고, 상기 장벽층은 InyGa(1-y)N 및 GaN이 교대로 적층된 하부 초격자, InyGa(1-y)N 및 GaN이 교대로 적층된 상부 초격자, 및 상기 하부 초격자와 상부 초격자 사이에 개재되고 InzGa(1-z)N 및 GaN이 교대로 적층된 중부 초격자를 포함할 수 있다. 여기서, 0<x<1, 0<y<0.05, 0<z<0.1 및 y<z<x 일 수 있다. 본 실시예들에 따르면, In 함량이 많은 초격자가 In 함량이 적은 초격자 사이에 배치된다. 이에 따라, In 함량이 다른 초격자들을 적층하여 핀홀 및 힐락의 발생을 역제할 수 있다.In some embodiments, the well layer is InxGa (1-x) N, and the barrier layer is a lower superlattice, InyGa (1-y) N, and GaN alternately stacked with InyGa (1-y) N and GaN. This alternately stacked upper superlattice, and the middle superlattice interposed between the lower superlattice and the upper superlattice and InzGa (1-z) N and GaN alternately stacked may be included. Here, 0 <x <1, 0 <y <0.05, 0 <z <0.1 and y <z <x. According to the embodiments, a superlattice having a high In content is disposed between the superlattices having a low In content. Accordingly, by stacking superlattices having different In contents, it is possible to counter the generation of pinholes and hillocks.

다른 실시예들에 있어서, 상기 웰층 및 초격자 구조의 장벽층 내 InGaN의 조성비들은 0<x<1, 0<y<0.1, 0<z<0.05 및 z<y<x 일 수 있다. 즉, 위의 실시예들과 달리, In 함량이 많은 초격자 구조 사이에 In 함량이 적은 초격자 구조를 배치시켜 핀홀 및 힐락의 발생을 억제할 수 있다.In other embodiments, the composition ratios of InGaN in the well layer and the superlattice barrier layer may be 0 <x <1, 0 <y <0.1, 0 <z <0.05 and z <y <x. That is, unlike the above embodiments, the superlattice structure having a low In content may be disposed between the superlattice structures having a high In content, thereby suppressing the occurrence of pinholes and hillocks.

초격자 구조 내의 각 층들은 일반적으로 30Å 이하의 두께를 갖는다. 본 실시예들에 있어서, 상기 장벽층 내의 InyGa(1-y)N, GaN 및 InzGa(1-z)N는 각각 2.5Å 내지 20Å 범위의 두께를 가질 수 있다. 또한, 상기 장벽층 내의 각 층들은 거의 동일한 두께를 갖도록 형성될 수 있다.Each layer in the superlattice structure generally has a thickness of 30 mm 3 or less. In the present embodiments, InyGa (1-y) N, GaN and InzGa (1-z) N in the barrier layer may each have a thickness in the range of 2.5 kW to 20 kW. In addition, the layers in the barrier layer may be formed to have almost the same thickness.

또한, 상기 하부 초격자는 InyGa(1-y)N 및 GaN가 4 내지 10회 교대로 적층되고, 상기 중부 초격자는 InzGa(1-z)N 및 GaN가 6 내지 20회 교대로 적층되고, 상기 상부 초격자는 InyGa(1-y)N 및 GaN가 4 내지 10회 교대로 적층될 수 있다. InGaN과 GaN의 적층수는 상기 장벽층의 두께를 과도하게 증가시키지 않으면서 핀홀과 힐락을 억제하도록 설정된다.In addition, the lower superlattice is InyGa (1-y) N and GaN are alternately stacked 4 to 10 times, the middle superlattice is InzGa (1-z) N and GaN are alternately stacked 6 to 20 times, The upper superlattice may be stacked alternately 4 to 10 times InyGa (1-y) N and GaN. The number of stacked layers of InGaN and GaN is set to suppress pinholes and hillocks without excessively increasing the thickness of the barrier layer.

한편, 상기 활성 영역은 단일 양자웰 또는 다중 양자웰일 수 있으며, 다중 양자웰의 경우, 상기 웰층과 상기 초격자 구조의 장벽층이 교대로 적층된 다중 양자웰일 수 있다.The active region may be a single quantum well or multiple quantum wells, and in the case of multiple quantum wells, the active region may be a multi quantum well in which the well layer and the barrier layer of the superlattice structure are alternately stacked.

이에 더하여, 상기 웰층들은 초격자 구조의 장벽층들 사이에 개재될 수 있다. 이에 따라, 상기 N형 화합물 반도체층 또는 P형 화합물 반도체층과 상기 웰층 사이의 격자 부정합에 의한 스트레인을 완화할 수 있다.In addition, the well layers may be interposed between barrier layers having a superlattice structure. Accordingly, strain due to lattice mismatch between the N-type compound semiconductor layer or the P-type compound semiconductor layer and the well layer can be alleviated.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention can be fully conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. And, in the drawings, the width, length, thickness, etc. of the components may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 2는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a light emitting diode according to an embodiment of the present invention.

도 2를 참조하면, 기판(51) 상에 N형 화합물 반도체층(57)이 위치한다. 또한, 기판(51)과 N형 화합물 반도체층(57) 사이에 버퍼층이 개재될 수 있으며, 상기 버퍼층은 저온 버퍼층(53) 및 고온 버퍼층(55)을 포함할 수 있다. 상기 기판(51)은 특별히 한정되지 않으며, 예컨대 사파이어, 스피넬, 탄화실리콘 기판 등일 수 있 다. 한편, 저온 버퍼층(53)은 일반적으로 AlxGa1 - xN(0≤x≤1)로 형성될 수 있고, 상기 고온 버퍼층(55)은 예컨대 언도프트 GaN 또는 n형 불순물이 도핑된 n형 GaN일 수 있다.Referring to FIG. 2, an N-type compound semiconductor layer 57 is positioned on the substrate 51. In addition, a buffer layer may be interposed between the substrate 51 and the N-type compound semiconductor layer 57, and the buffer layer may include a low temperature buffer layer 53 and a high temperature buffer layer 55. The substrate 51 is not particularly limited and may be, for example, sapphire, spinel, silicon carbide substrate, or the like. Meanwhile, the low temperature buffer layer 53 may be generally formed of Al x Ga 1 - x N (0 ≦ x ≦ 1), and the high temperature buffer layer 55 may be, for example, an n type doped with undoped GaN or n type impurities. GaN.

상기 N형 화합물 반도체층(57) 상부에 P형 화합물 반도체층(61)이 위치하고, 상기 N형 화합물 반도체층(57)과 P형 화합물 반도체층(61) 사이에 활성 영역(59)이 개재된다. 상기 N형 화합물 반도체층, 활성 영역 및 P형 화합물 반도체층은 (Al, In, Ga)N 계열의 III족 질화물 반도체층으로 형성될 수 있다. 예컨대, 상기 N형 화합물 반도체층(57) 및 P형 화합물 반도체층(61)은 각각 N형 및 P형 GaN일 수 있다.A P-type compound semiconductor layer 61 is positioned on the N-type compound semiconductor layer 57, and an active region 59 is interposed between the N-type compound semiconductor layer 57 and the P-type compound semiconductor layer 61. . The N-type compound semiconductor layer, the active region, and the P-type compound semiconductor layer may be formed of a group III nitride semiconductor layer of (Al, In, Ga) N series. For example, the N-type compound semiconductor layer 57 and the P-type compound semiconductor layer 61 may be N-type and P-type GaN, respectively.

한편, 상기 활성 영역(59)은 웰층(59a)과 초격자 구조의 장벽층(59b)을 포함한다. 상기 활성 영역(59)은 단일의 웰층(59a)을 갖는 단일 양자웰 구조일 수 있으며, 이때, 상기 초격자 구조의 장벽층(59b)은 상기 웰층(59a)의 하부 및/또는 상부에 위치한다. 또한, 상기 활성 영역(59)은, 도시된 바와 같이, 웰층(59a) 및 초격자 구조의 장벽층(59b)이 교대로 적층된 다중 양자웰 구조일 수 있다. 즉, N형 화합물 반도체층(57) 상에 InGaN 웰층(59a) 및 장벽층(59b)이 교대로 적층되며, 상기 장벽층(59b)은 InGaN과 GaN이 교대로 적층된 초격자 구조를 갖는다. 웰층(59a)의 InGaN은 장벽층(59b) 내의 InGaN에 비해 In 함량이 더 크며, 이에 따라 양자웰을 형성한다.The active region 59 includes a well layer 59a and a barrier layer 59b having a superlattice structure. The active region 59 may be a single quantum well structure having a single well layer 59a, wherein the barrier layer 59b of the superlattice structure is positioned below and / or above the well layer 59a. . In addition, the active region 59 may be a multi-quantum well structure in which the well layer 59a and the superlattice barrier layer 59b are alternately stacked, as shown. That is, the InGaN well layer 59a and the barrier layer 59b are alternately stacked on the N-type compound semiconductor layer 57, and the barrier layer 59b has a superlattice structure in which InGaN and GaN are alternately stacked. InGaN of the well layer 59a has a larger In content than InGaN in the barrier layer 59b, thereby forming quantum wells.

장벽층(59b)을 초격자 구조로 형성함으로써, InGaN 웰층과 GaN 장벽층 사이의 격자 부정합에 의해 전위 및 핀홀 등의 결정 결함이 발생하는 것을 방지할 수 있다. 한편, 장벽층(59b)의 InGaN의 In 함량을 증가시키면, 핀홀의 생성은 방지할 수 있으나, 힐락(hillrock)이 발생된다. 힐락은 여분의 In이 InGaN층 상에 남게 되어 형성되는 것으로 생각된다. 따라서, 장벽층(59b)의 In 함량을 적절히 조절하여 핀홀과 힐락을 억제할 수 있으며, In은 0.01 내지 0.1의 범위 내에서 조절될 수 있다.By forming the barrier layer 59b in a superlattice structure, crystal defects such as dislocations and pinholes can be prevented from occurring due to lattice mismatch between the InGaN well layer and the GaN barrier layer. On the other hand, if the In content of InGaN in the barrier layer 59b is increased, the generation of pinholes can be prevented, but hillrock is generated. Heilac is thought to be formed by leaving extra In on the InGaN layer. Therefore, by appropriately adjusting the In content of the barrier layer 59b, it is possible to suppress pinholes and hillocks, and In may be adjusted within the range of 0.01 to 0.1.

한편, 본 발명의 몇몇 실시예들은 핀홀과 힐락을 억제하기 위한 초격자 구조의 장벽층은 서로 다른 In 함량을 갖는 InGaN을 포함할 수 있으며, 이하에서 상세히 설명한다.On the other hand, in some embodiments of the present invention, the barrier layer of the superlattice structure for inhibiting pinholes and hillocks may include InGaN having different In contents, which will be described in detail below.

도 3은 본 발명의 일 실시예에 따른 In 함량이 다른 InGaN들을 갖는 초격자 구조의 장벽층을 설명하기 위해 도 2의 활성 영역을 확대하여 도시한 단면도이다.3 is an enlarged cross-sectional view of the active region of FIG. 2 to explain a barrier layer of a superlattice structure having InGaNs having different In contents according to an exemplary embodiment of the present invention.

도 3을 참조하면, 상기 웰층(59a)은 InxGa(1-x)N으로 표현될 수 있으며, 여기서 0<x<1 이다. 한편, 상기 초격자 구조의 장벽층(59b)은 InyGa(1-y)N(71a) 및 GaN(71b)이 교대로 적층된 하부 초격자(71), InyGa(1-y)N(75a) 및 GaN(75b)이 교대로 적층된 상부 초격자(75)와, 상기 하부 초격자와 상부 초격자 사이에 개재된 중부 초격자(73)를 포함한다. 상기 중부 초격자(73)는 InzGa(1-z)N 및 GaN이 교대로 적층되어 형성된다. 여기서, 0<x<1, 0<y<0.05, 0<z<0.1 및 y<z<x 일 수 있다. Referring to FIG. 3, the well layer 59a may be represented by InxGa (1-x) N, where 0 <x <1. Meanwhile, the barrier layer 59b of the superlattice structure includes a lower superlattice 71 and InyGa (1-y) N 75a in which InyGa (1-y) N 71a and GaN 71b are alternately stacked. And an upper superlattice 75 in which GaN 75b is alternately stacked, and a middle superlattice 73 interposed between the lower superlattice and the upper superlattice. The central superlattice 73 is formed by alternately stacking InzGa (1-z) N and GaN. Here, 0 <x <1, 0 <y <0.05, 0 <z <0.1 and y <z <x.

상기 하부 초격자 및 상부 초격자의 InyGa(1-y)N(71a, 75a)은 중부 초격자의 InzGa(1-z)N(73a)에 비해 적은 함량의 In 조성을 갖는다. 따라서, 하부 초격자(71)를 형성한 단계에서 미세한 핀홀들이 형성될 수 있다. 그러나, 그 후에 형성되는 중부 초격자(73)는 여분의 In을 함유하여 상기 핀홀들을 채워 핀홀을 제거한다. 한 편, 상기 중부 초격자(73)의 여분의 In은 힐락을 생성시킬 수 있으며, 이러한 여분의 In은 상부 초격자(75)에 의해 제거된다. 본 실시예에 따르면, In함량이 적은 InGaN들을 포함하는 초격자 구조와 In 함량이 많은 InGaN들을 포함하는 초격자를 채택하여 핀홀과 힐락을 억제할 수 있다.The InyGa (1-y) N (71a, 75a) of the lower superlattice and the upper superlattice has a smaller In composition than the InzGa (1-z) N (73a) of the middle superlattice. Therefore, fine pinholes may be formed in the step of forming the lower superlattice 71. However, the later formed central superlattice 73 contains excess In to fill the pinholes to remove the pinholes. On the other hand, the extra In of the middle superlattice 73 can create a heel lock, which is removed by the upper superlattice 75. According to the present embodiment, it is possible to suppress pinholes and hillocks by adopting a superlattice structure including InGaNs having a low In content and a superlattice including InGaNs having a high In content.

상기 하부, 중부 및 상부 초격자들(71, 73, 75) 내의 InGaN 및 GaN은 교대로 적층되며, InGaN과 GaN이 쌍을 이루어 각각 4 내지 10회, 6 내지 20회 및 4 내지 10회 반복 적층될 수 있다. 이러한 적층수는 InGaN 및 GaN의 두께, InGaN 내의 In의 함량에 따라 변경될 수 있으며, 핀홀 및 힐락의 발생을 제어하도록 설정된다.InGaN and GaN in the lower, middle, and upper superlattices 71, 73, and 75 are alternately stacked, and InGaN and GaN are paired and repeated 4 to 10 times, 6 to 20 times, and 4 to 10 times, respectively. Can be. This stacking number can be changed depending on the thickness of InGaN and GaN, the content of In in the InGaN, and is set to control the generation of pinholes and heel locks.

본 실시예에 있어서, 하부 및 상부 초격자들(71, 75) 내의 InGaN이 중부 초격자(73) 내의 InGaN에 비해 In 함량이 적은 것으로 설명하였으나, 하부 및 상부 초격자들(71, 75) 내의 InGaN이 중부 초격자(73) 내의 InGaN에 비해 In 함량이 많을 수도 있다. 즉, 상기 웰층 및 장벽층들 내의 In 조성비들은 0<x<1, 0<y<0.1, 0<z<0.05 및 z<y<x 를 만족할 수도 있다.In the present embodiment, InGaN in the lower and upper superlattices 71 and 75 has been described as having a lower In content than InGaN in the middle superlattice 73, but in the lower and upper superlattices 71 and 75. InGaN may have a higher In content than InGaN in the central superlattice 73. That is, the In composition ratios in the well and barrier layers may satisfy 0 <x <1, 0 <y <0.1, 0 <z <0.05 and z <y <x.

상기 하부 초격자(71), 중부 초격자(73) 및 상부 초격자(75) 내의 InGaN 및 GaN은 각각 800~900℃에서 MOCVD 기술을 사용하여 형성될 수 있으며, 상기 장벽층(59b) 내의 InGaN 및 GaN은 각각 2.5 Å내지 20 Å의 두께를 가질 수 있으며, 거의 동일한 두께를 갖도록 형성될 수 있다.InGaN and GaN in the lower superlattice 71, the middle superlattice 73, and the upper superlattice 75 may be formed using MOCVD techniques at 800 to 900 ° C., respectively, and the InGaN in the barrier layer 59b. And GaN may each have a thickness of 2.5 kPa to 20 kPa, and may be formed to have almost the same thickness.

한편, 도 3에서, N형 화합물 반도체층(57)과 웰층(59a)이 접촉하는 것으로 도시되었으나, 도 4에 도시된 바와 같이 상기 N형 화합물 반도체층(57)과 웰층(59a) 사이에 도 3을 참조하여 설명한 바와 같은 초격자 구조의 장벽층(59b)이 개재될 수 있다. N형 화합물 반도체층(57)과 웰층(59a) 사이에 개재된 장벽층(59b)은 N형 화합물 반도체층(57)과 웰층(59a) 사이의 격자 부정합에 따른 스트레인을 감소시켜 웰층의 결정결함 발생을 방지한다.Meanwhile, in FIG. 3, the N-type compound semiconductor layer 57 and the well layer 59a are shown to be in contact with each other. However, as shown in FIG. 4, the N-type compound semiconductor layer 57 and the well layer 59a are also shown in FIG. A barrier layer 59b of a superlattice structure as described with reference to 3 may be interposed. The barrier layer 59b interposed between the N-type compound semiconductor layer 57 and the well layer 59a reduces the strain due to lattice mismatch between the N-type compound semiconductor layer 57 and the well layer 59a, thereby causing crystal defects in the well layer. Prevent occurrence.

본 발명의 실시예들에 있어서, N형 화합물 반도체층(57)과 P형 화합물 반도체층(61)은 서로 위치를 바꿀 수 있다.In embodiments of the present invention, the N-type compound semiconductor layer 57 and the P-type compound semiconductor layer 61 may be interchanged with each other.

(실험예)Experimental Example

도 5는 종래기술에 따라 사파이어 기판 상에 버퍼층을 형성하고 그 위에 N형 GaN층을 형성한 상태에서 표면을 관찰한 AFM 이미지이고, 도 6는 도 5의 N형 GaN층 상에 종래기술에 따라 InGaN 웰층과 GaN 장벽층을 4회 교대로 적층한 상태에서 표면을 관찰한 AFM 이미지이고, 도 7은 도 5의 GaN층 상에 InGaN 웰층과 초격자 구조의 장벽층을 4회 교대로 적층한 상태에서 표면을 관찰한 AFM 이미지이고, 여기서 상기 초격자 구조의 장벽층은 InGaN/GaN를 6회 교대로 반복 적층하여 형성하였다. 종래기술에 따른 GaN 장벽층과 초격자 구조의 장벽층은 동일한 두께(약 160Å)로 형성하였으며, 그외 다른 층들은 동일한 조건에서 MOCVD 기술을 사용하여 형성하였다.FIG. 5 is an AFM image of a surface observed in a state in which a buffer layer is formed on a sapphire substrate and an N-type GaN layer is formed thereon according to the prior art, and FIG. 6 is according to the prior art on the N-type GaN layer of FIG. AFM image of the surface observed while the InGaN well layer and the GaN barrier layer are alternately stacked four times, and FIG. 7 is a state in which the InGaN well layer and the superlattice barrier layer are alternately stacked four times on the GaN layer of FIG. 5. The AFM image of the surface was observed, wherein the barrier layer of the superlattice structure was formed by repeatedly stacking InGaN / GaN six times in alternation. The GaN barrier layer and the superlattice barrier layer according to the prior art were formed in the same thickness (about 160 kPa), and the other layers were formed using the MOCVD technique under the same conditions.

도 5에 도시된 바와 같이, 버퍼층 상에 형성된 N형 GaN층은 표면 거칠기가 작고 표면에 핀홀 등의 결정 결함이 관찰되지 않았다. 그러나, 도 6에 도시된 바와 같이, 종래기술에 따라 InGaN 웰층 및 GaN 장벽층을 형성한 활성 영역에서는 많은 수의 핀홀들이 관찰되며, 표면이 거칠어진 것을 확인할 수 있다. 이에 반해, InGaN 웰층 및 초격자 구조의 장벽층을 형성한 활성 영역에서는 핀홀은 관찰되지 않으며, 종래기술에 따른 활성영역에 비해 표면 거칠기가 감소되는 것을 확인할 수 있다. As shown in FIG. 5, the N-type GaN layer formed on the buffer layer has a small surface roughness and no crystal defects such as pinholes were observed on the surface. However, as shown in FIG. 6, in the active region in which the InGaN well layer and the GaN barrier layer are formed according to the prior art, a large number of pinholes are observed and the surface is rough. In contrast, pinholes are not observed in the active region in which the InGaN well layer and the superlattice barrier layer are formed, and the surface roughness is reduced compared to the active region according to the prior art.

본 발명의 실시예들에 따르면, 초격자 구조의 장벽층을 채택함으로써 활성 영역 내의 핀홀 등의 결정 결함 발생을 감소시키고, 표면 거칠기를 개선할 수 있는 발광 다이오드를 제공할 수 있다. 또한, 활성 영역 내에서 핀홀의 발생을 방지함과 아울러, 힐락이 발생되는 것을 제어할 수 있는 발광 다이오드를 제공할 수 있다.According to embodiments of the present invention, by employing a superlattice barrier layer, it is possible to provide a light emitting diode capable of reducing the occurrence of crystal defects such as pinholes in the active region and improving surface roughness. In addition, it is possible to provide a light emitting diode capable of preventing the generation of pinholes in the active region and controlling the occurrence of the heel lock.

Claims (8)

질화갈륨 계열의 N형 화합물 반도체층과 질화갈륨 계열의 P형 화합물 반도체층 사이에 활성영역을 갖는 발광 다이오드에 있어서,A light emitting diode having an active region between a gallium nitride series N-type compound semiconductor layer and a gallium nitride series P-type compound semiconductor layer, 상기 활성 영역은 웰층과 초격자 구조의 장벽층을 포함하고,The active region includes a well layer and a superlattice barrier layer, 상기 웰층은 InGaN으로 형성되고,The well layer is formed of InGaN, 상기 장벽층은 InGaN 및 GaN가 교대로 적층된 초격자 구조이고,The barrier layer has a superlattice structure in which InGaN and GaN are alternately stacked, 상기 웰층의 InGaN은 장벽층의 InGaN에 비해 In을 더 많이 함유하는 발광 다이오드.InGaN of the well layer is a light emitting diode containing more In than the InGaN of the barrier layer. 삭제delete 청구항 1에 있어서,The method according to claim 1, 상기 웰층은 InxGa(1-x)N로 형성되고,The well layer is formed of InxGa (1-x) N, 상기 장벽층은The barrier layer is InyGa(1-y)N 및 GaN이 교대로 적층된 하부 초격자;A lower superlattice in which InyGa (1-y) N and GaN are alternately stacked; InyGa(1-y)N 및 GaN이 교대로 적층된 상부 초격자; 및An upper superlattice in which InyGa (1-y) N and GaN are alternately stacked; And 상기 하부 초격자와 상부 초격자 사이에 개재되고, InzGa(1-z)N 및 GaN이 교대로 적층된 중부 초격자를 포함하고, 0<x<1, 0<y<0.05, 0<z<0.1 및 y<z<x 인 것을 특징으로 하는 발광 다이오드.An intermediate superlattice interposed between the lower superlattice and the upper superlattice and having InzGa (1-z) N and GaN alternately stacked, and 0 <x <1, 0 <y <0.05, 0 <z < A light emitting diode characterized in that 0.1 and y <z <x. 청구항 3에 있어서,The method according to claim 3, 상기 장벽층 내의 InyGa(1-y)N, GaN 및 InzGa(1-z)N는 각각 2.5Å 내지 20Å 범위의 두께를 갖는 발광 다이오드.InyGa (1-y) N, GaN and InzGa (1-z) N in the barrier layer each have a thickness in the range of 2.5 kV to 20 kV. 청구항 3에 있어서,The method according to claim 3, 상기 하부 초격자는 InyGa(1-y)N 및 GaN가 4 내지 10회 교대로 적층되고,The lower superlattice is InyGa (1-y) N and GaN are alternately stacked 4 to 10 times, 상기 중부 초격자는 InzGa(1-z)N 및 GaN가 6 내지 20회 교대로 적층되고,The central superlattice is InzGa (1-z) N and GaN are alternately stacked 6 to 20 times, 상기 상부 초격자는 InyGa(1-y)N 및 GaN가 4 내지 10회 교대로 적층된 발광 다이오드.The upper superlattice is a light emitting diode in which InyGa (1-y) N and GaN are alternately stacked 4 to 10 times. 청구항 1에 있어서,The method according to claim 1, 상기 활성 영역은 상기 웰층과 상기 초격자 구조의 장벽층이 교대로 적층된 다중 양자웰 구조인 것을 특징으로 하는 발광 다이오드.And the active region is a multi-quantum well structure in which the well layer and the barrier layer of the superlattice structure are alternately stacked. 청구항 6에 있어서,The method according to claim 6, 상기 웰층들은 각각 상기 초격자 구조의 장벽층들 사이에 개재된 발광 다이오드.Each of the well layers is interposed between the barrier layers of the superlattice structure. 청구항 1에 있어서,The method according to claim 1, 상기 웰층은 InxGa(1-x)N로 형성되고,The well layer is formed of InxGa (1-x) N, 상기 장벽층은The barrier layer is InyGa(1-y)N 및 GaN이 교대로 적층된 하부 초격자;A lower superlattice in which InyGa (1-y) N and GaN are alternately stacked; InyGa(1-y)N 및 GaN이 교대로 적층된 상부 초격자; 및An upper superlattice in which InyGa (1-y) N and GaN are alternately stacked; And 상기 하부 초격자와 상부 초격자 사이에 개재되고, InzGa(1-z)N 및 GaN이 교대로 적층된 중부 초격자를 포함하고, 0<x<1, 0<y<0.1, 0<z<0.05 및 z<y<x 인 것을 특징으로 하는 발광 다이오드.An intermediate superlattice interposed between the lower superlattice and the upper superlattice, and InzGa (1-z) N and GaN are alternately stacked, and 0 <x <1, 0 <y <0.1, 0 <z < A light emitting diode characterized in that 0.05 and z <y <x.
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