KR100917812B1 - method for manufacturing a semiconductor device having a dual damascene - Google Patents

method for manufacturing a semiconductor device having a dual damascene Download PDF

Info

Publication number
KR100917812B1
KR100917812B1 KR1020020087279A KR20020087279A KR100917812B1 KR 100917812 B1 KR100917812 B1 KR 100917812B1 KR 1020020087279 A KR1020020087279 A KR 1020020087279A KR 20020087279 A KR20020087279 A KR 20020087279A KR 100917812 B1 KR100917812 B1 KR 100917812B1
Authority
KR
South Korea
Prior art keywords
insulating layer
pattern
insulating film
insulating
etching
Prior art date
Application number
KR1020020087279A
Other languages
Korean (ko)
Other versions
KR20040060480A (en
Inventor
김석수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020087279A priority Critical patent/KR100917812B1/en
Publication of KR20040060480A publication Critical patent/KR20040060480A/en
Application granted granted Critical
Publication of KR100917812B1 publication Critical patent/KR100917812B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 듀얼 다마신을 갖는 반도체 장치의 제조 방법에 관한 것이다. 상기 방법은, 기판 상에 식각 속도를 서로 달리하는 제1절연막 및 제2절연막을 순차적으로 형성하는 단계와, 상기 제2절연막을 패터닝하여 상기 제1절연막의 일부 영역을 노출시키는 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 갖는 제1절연막 상에 상기 제2절연막 패턴과 식각 속도를 달리하는 제3절연막을 형성하는 단계와, 상기 제3절연막을 패터닝하여 상기 제2절연막 패턴을 노출시키는 제3절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 식각 마스크로 사용하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계와, 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시키는 단계를 포함한다.The present invention relates to a method for manufacturing a semiconductor device having dual damascene. The method may include sequentially forming a first insulating layer and a second insulating layer having different etching rates on a substrate, and patterning the second insulating layer to expose a portion of the first insulating layer. Forming a third insulating layer having an etching rate different from that of the second insulating layer pattern on the first insulating layer having the second insulating layer pattern, and patterning the third insulating layer to form the second insulating layer pattern. Forming a third insulating pattern to expose the first insulating layer; etching the first insulating layer to form a first insulating layer pattern using the second insulating layer pattern as an etching mask; and forming the first insulating layer pattern and the second insulating layer pattern. And embedding a conductive material in the contact formed by the third insulating film pattern.

Description

듀얼 다마신을 갖는 반도체 장치의 제조 방법{method for manufacturing a semiconductor device having a dual damascene}Method for manufacturing a semiconductor device having a dual damascene

도 1a 내지 도 1d는 종래의 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device having dual damascene.

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device having dual damascene according to a first embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having dual damascene according to a second embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device having dual damascene according to a third embodiment of the present invention.

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 듀얼 다마신을 갖는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having dual damascene.

반도체 장치의 다층 배선을 형성하는 방법은 다마신(damascene) 기술을 포함한다. 상기 다마신 기술 중 하부 배선 또는 반도체 기판과 접촉하는 비아홀(via hole)과 배선이 형성된 배선홈을 절연층에 형성한 후, 비아홀과 배선홈에 도전막을 동시에 충전하여 배선과 비아를 형성하는 듀얼 다마신 기술(dual damascene technology)이 있다. 상기 듀얼 다마신 기술은 공정을 간략화하고, 공정 시간을 단축하여 반도체 소자의 제조비용을 절감시키는 장점을 가지고 있다.The method of forming the multilayer wiring of a semiconductor device includes the damascene technique. In the damascene technology, a via hole contacting a lower wiring or a semiconductor substrate and a wiring groove in which the wiring is formed are formed in the insulating layer, and then the wiring and the via are formed by simultaneously filling the via hole and the wiring groove with a conductive film. There is dual damascene technology. The dual damascene technology has the advantage of simplifying the process and shortening the process time to reduce the manufacturing cost of the semiconductor device.

도 1a 내지 도 1d는 종래의 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device having dual damascene.

도 1a를 참조하면, 기판(도시되지 않음) 상에 제1절연막(10), 제2절연막(11), 제3절연막(12) 및 제4절연막(13)을 형성한다. 이때, 상기 제1절연막(10), 제2절연막(11), 제3절연막(12) 및 제4절연막(13) 각각은 그것들의 식각 속도를 달리한다.Referring to FIG. 1A, a first insulating film 10, a second insulating film 11, a third insulating film 12, and a fourth insulating film 13 are formed on a substrate (not shown). At this time, each of the first insulating film 10, the second insulating film 11, the third insulating film 12, and the fourth insulating film 13 has different etching speeds.

그리고, 상기 제4절연막(13) 상에 식각 마스크로 사용하기 위한 마스크층인 제1포토레지스트 패턴(14)을 형성한다.A first photoresist pattern 14, which is a mask layer for use as an etch mask, is formed on the fourth insulating layer 13.

이에 따라, 상기 포토레지스트 패턴(14)을 식각 마스크로 사용한 식각을 실시하여 상기 제4절연막(13) 및 제3절연막(12)을 식각한다. 이에 따라, 상기 제4절연막(13) 및 제3절연막(12) 각각은 제4절연막 패턴(13a) 및 제3절연막 패턴(12a)으로 형성된다. 이때, 상기 제2절연막(11)이 식각 저지막으로 작용한다. Accordingly, the fourth insulating layer 13 and the third insulating layer 12 are etched by etching using the photoresist pattern 14 as an etching mask. Accordingly, each of the fourth insulating layer 13 and the third insulating layer 12 is formed of the fourth insulating layer pattern 13a and the third insulating layer pattern 12a. In this case, the second insulating layer 11 serves as an etch stop layer.

도 1b를 참조하면, 상기 제4절연막 패턴(13a) 상에 식각 마스크로서 사용하기 위한 제2포토레지스트 패턴(15)을 다시 형성한다. 이때, 상기 제2포토레지스트 패턴(15)의 선폭은 상기 제1포토레지스트 패턴(14)의 선폭보다 크게 형성된다.Referring to FIG. 1B, a second photoresist pattern 15 for use as an etching mask is formed again on the fourth insulating layer pattern 13a. In this case, the line width of the second photoresist pattern 15 is greater than the line width of the first photoresist pattern 14.

도 1c를 참조하면, 상기 제2포토레지스트 패턴(15)을 식각 마스크로 사용하 여 상기 제4절연막 패턴(13a)과 제3절연막 패턴(12a) 그리고, 제2절연막(11)과 제1절연막(10)을 식각한다.Referring to FIG. 1C, the fourth insulating layer pattern 13a and the third insulating layer pattern 12a using the second photoresist pattern 15 as an etching mask, and the second insulating layer 11 and the first insulating layer Etch (10).

이에 따라, 상기 제4절연막 패턴(13a)과 제3절연막 패턴(12a)은 더 큰 선폭을 갖도록 형성되고, 상기 제2절연막(11)과 제1절연막(10) 각각은 제2절연막 패턴(11a) 및 제1절연막 패턴(10a)으로 형성된다.Accordingly, the fourth insulating layer pattern 13a and the third insulating layer pattern 12a are formed to have a larger line width, and each of the second insulating layer 11 and the first insulating layer 10 is a second insulating layer pattern 11a. ) And the first insulating film pattern 10a.

도 1d를 참조하면, 상기 제1절연막 패턴(10a), 제2절연막 패턴(11a), 제3절연막 패턴(12a) 및 제4절연막 패턴(13a)에 의해 형성된 콘택에 도전성 물질을 매립시킨다.Referring to FIG. 1D, a conductive material is buried in a contact formed by the first insulating film pattern 10a, the second insulating film pattern 11a, the third insulating film pattern 12a, and the fourth insulating film pattern 13a.

이에 따라, 상기 콘택에 콘택 플러그(16)를 형성함으로서 듀얼 다마신을 갖는 구조물이 형성된다.Accordingly, a structure having dual damascene is formed by forming the contact plug 16 in the contact.

그러나, 종래의 듀얼 다마신을 갖는 구조물을 형성하는 방법은 상기 방법 이외에는 개발되어 있지 않다. 따라서, 종래에는 다양한 방법을 적용한 듀얼 다마신을 갖는 반도체 장치의 제조가 용이하지 않다. 특히, 종래의 방법은 식각 공정을 계속적으로 실시하기 때문에 기판에 가해지는 손상이 가중되는 문제를 갖는다.However, a conventional method for forming a structure having dual damascene has not been developed other than the above method. Therefore, conventionally, the manufacture of a semiconductor device having dual damascene using various methods is not easy. In particular, the conventional method has a problem in that damage to the substrate is increased because the etching process is continuously performed.

본 발명의 목적은, 다양한 기법을 통하여 듀얼 다마신을 갖는 반도체 장치를 제조하기 위한 방법을 제공하는데 있다.It is an object of the present invention to provide a method for manufacturing a semiconductor device having dual damascene through various techniques.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은, 기판 상에 식각 속도를 서로 달리하는 제1절연막 및 제2절연막을 순차적으로 형성하는 단 계와, 상기 제2절연막을 패터닝하여 상기 제1절연막의 일부 영역을 노출시키는 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 갖는 제1절연막 상에 상기 제2절연막 패턴과 식각 속도를 달리하는 제3절연막을 형성하는 단계와, 상기 제3절연막을 패터닝하여 상기 제2절연막 패턴을 노출시키는 제3절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 식각 마스크로 사용하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계와, 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시키는 단계를 포함한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of sequentially forming a first insulating film and a second insulating film having a different etching rate on a substrate, and by patterning the second insulating film Forming a second insulating film pattern exposing a portion of the first insulating film, forming a third insulating film having an etching rate different from that of the second insulating film pattern on the first insulating film having the second insulating film pattern; Patterning the third insulating layer to form a third insulating layer pattern exposing the second insulating layer pattern, and etching the first insulating layer using the second insulating layer pattern as an etching mask to form a first insulating layer pattern And embedding a conductive material in a contact formed by the first insulating pattern, the second insulating pattern, and the third insulating pattern.

상기 제1절연막의 식각 속도는 상기 제2절연막의 식각 속도보다 빠른 것이 바람직하고, 상기 제2절연막 패턴의 식각 속도는 상기 제3절연막의 식각 속도보다 느린 것이 바람직하다. 따라서, 상기 식각 속도의 차이에 따라 하부 박막을 식각하기 위한 공정을 실시할 때 식각 마스크로의 사용이 가능한다.Preferably, the etching rate of the first insulating layer is faster than that of the second insulating layer, and the etching rate of the second insulating layer pattern is lower than that of the third insulating layer. Therefore, when performing the process for etching the lower thin film according to the difference in the etching rate can be used as an etching mask.

본 발명의 반도체 장치의 제조 방법은 기판 상에 식각 속도를 서로 달리하는 제1절연막 및 제2절연막을 순차적으로 형성하는 단계와, 상기 제2절연막을 패터닝하여 상기 제1절연막의 일부 영역을 노출시키는 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 갖는 제1절연막 상에 상기 제2절연막 패턴과 식각 속도를 달리하는 제3절연막 및 제4절연막을 순차적으로 형성하는 단계와, 상기 제4절연막 및 제3절연막을 순차적으로 식각하여 제4절연막 패턴 및 제3절연막 패턴을 형성함으로서 상기 제2절연막 패턴의 일부 영역과 상기 제2절연막 패턴에 의해 노출되는 제1절연막을 노출시키는 단계와, 상기 제2절연막 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계와, 상기 제1절연막 패턴, 제2절연막 패턴, 제3절연막 패턴 및 제4절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시키는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes sequentially forming a first insulating film and a second insulating film having different etching rates on a substrate, and patterning the second insulating film to expose a portion of the first insulating film. Forming a second insulating film pattern, sequentially forming a third insulating film and a fourth insulating film having an etch rate different from the second insulating film pattern on the first insulating film having the second insulating film pattern; Sequentially etching the fourth insulating film and the third insulating film to form a fourth insulating film pattern and a third insulating film pattern, thereby exposing a portion of the second insulating film pattern and the first insulating film exposed by the second insulating film pattern; Etching the first insulating layer by etching using the second insulating layer pattern as an etching mask to form a first insulating layer pattern, the first insulating layer pattern, The second insulating film and a pattern, the step of filling the conductive material in the third insulating film pattern and a contact formed by the fourth insulating film pattern.

여기서, 상기 제4절연막 및 제3절연막을 순차적으로 식각하여 제4절연막 패턴 및 제3절연막 패턴을 형성함으로서 상기 제2절연막 패턴의 일부 영역과 상기 제2절연막 패턴에 의해 노출되는 제1절연막을 노출시키는 단계를 수행한 후, 상기 제4절연막 패턴을 제거하는 단계와, 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시키는 단계를 포함하는 방법의 적용이 가능하다.Here, the fourth insulating layer and the third insulating layer are sequentially etched to form a fourth insulating layer pattern and a third insulating layer pattern, thereby exposing a portion of the second insulating layer pattern and the first insulating layer exposed by the second insulating layer pattern. Applying a method comprising removing the fourth insulating film pattern and embedding a conductive material in a contact formed by the first insulating film pattern, the second insulating film pattern, and the third insulating film pattern after performing the forming step. This is possible.

그리고, 상기 제1절연막 패턴, 제2절연막 패턴, 제3절연막 패턴 및 제4절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시킨 후, 상기 제3절연막 패턴이 노출될 때까지 상기 제4절연막 패턴 및 상기 콘택 내에 매립된 도전성 물질을 연마하는 단계를 더 포함하는 것이 바람직하다.After filling a conductive material in a contact formed by the first insulating pattern, the second insulating pattern, the third insulating pattern, and the fourth insulating pattern, the fourth insulating pattern and the fourth insulating layer pattern may be exposed until the third insulating pattern is exposed. Preferably, the method further comprises polishing the conductive material embedded in the contact.

본 발명에 의하면, 듀얼 다마신을 갖는 반도체 장치를 다양한 기법을 통하여 제조할 수 있다. 이에 따라, 적절한 공정의 수행이 가능함으로서 상황에 적합하게 제조할 수 있다.According to the present invention, a semiconductor device having dual damascene can be manufactured through various techniques. Accordingly, it is possible to perform a suitable process can be produced according to the situation.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

제1실시예First embodiment

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타낸다.2A to 2D show a method of manufacturing a semiconductor device having dual damascene according to the first embodiment of the present invention.

본 발명의 제1실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법은, 도 2a를 참조하면, 먼저 기판(도시되지 않음) 상에 제1절연막(20) 및 제2절연막(21)을 순차적으로 적층한다. 이때, 상기 제2절연막(21)의 식각 속도는 상기 제1절연막(20)의 식각 속도보다 느리게 조정된다. 따라서, 상기 제1절연막(20)의 예로서는 산화막을 들 수 있고, 상기 제2절연막(21)의 예로서는 질화막을 들 수 있다.In the method of manufacturing a semiconductor device having dual damascene according to the first embodiment of the present invention, referring to FIG. 2A, first, a first insulating film 20 and a second insulating film 21 are formed on a substrate (not shown). Laminate sequentially. At this time, the etching rate of the second insulating layer 21 is adjusted to be slower than the etching rate of the first insulating layer 20. Therefore, an oxide film is mentioned as an example of the said 1st insulating film 20, and a nitride film is mentioned as an example of the said 2nd insulating film 21. As shown in FIG.

그리고, 상기 제2절연막(21) 상에 식각 마스크로 사용하기 위한 제1포토레지스트 패턴(23)을 형성한다. 이에 따라, 상기 포토레지스트 패턴(23)을 식각 마스크로 사용한 식각을 실시하여 상기 제2절연막(21)을 제2절연막 패턴(21a)으로 형성한다. 여기서, 상기 제2절연막 패턴(21a)을 형성하기 위한 식각는 건식 식각이다. 그리고, 상기 제1포토레지스트 패턴(23)을 제거한다.A first photoresist pattern 23 is formed on the second insulating layer 21 to be used as an etching mask. Accordingly, the second insulating layer 21 is formed as the second insulating layer pattern 21a by etching by using the photoresist pattern 23 as an etching mask. Here, the etching for forming the second insulating layer pattern 21a is dry etching. In addition, the first photoresist pattern 23 is removed.

도 2b를 참조하면, 상기 제2절연막 패턴(21a)과 상기 제2절연막 패턴(21a)에 의해 노출되는 제1절연막(20) 상에 제3절연막(22)을 형성한다. 여기서, 상기 제3절연막(22)의 식각 속도는 상기 제2절연막 패턴(21a)의 식각 속도에 비해 빠르게 조정된다. 따라서, 상기 제3절연막(22)의 예로서는 상기 제1절연막(20)과 마찬가지로 산화막을 들 수 있다.Referring to FIG. 2B, a third insulating layer 22 is formed on the first insulating layer 20 exposed by the second insulating layer pattern 21a and the second insulating layer pattern 21a. Here, the etching rate of the third insulating layer 22 is adjusted faster than the etching rate of the second insulating layer pattern 21a. Therefore, examples of the third insulating film 22 include an oxide film similar to the first insulating film 20.

그리고, 상기 제3절연막(22) 상에 식각 마스크로서의 제2포토레지스트 패턴(25)을 형성한다. 이때, 상기 제2포토레지스트 패턴(25)은 그것의 선폭이 상기 제1포토레지스트 패턴(23)의 선폭보다 넓게 조정된다.A second photoresist pattern 25 as an etching mask is formed on the third insulating layer 22. At this time, the line width of the second photoresist pattern 25 is adjusted to be wider than the line width of the first photoresist pattern 23.

도 2c를 참조하면, 상기 제2포토레지스트 패턴(25)을 식각 마스크로 사용한 식각을 실시한다. 이에 따라, 상기 제3절연막(22)을 식각하여 제3절연막 패턴(22a)을 형성함으로서 하부의 제2절연막 패턴(21a)의 일부가 노출된다. 이는, 상기 제2포토레지스트 패턴(25)의 선폭이 상기 제1포토레지스트 패턴(23)의 선폭보다 크게 형성되기 때문이다. 즉, 상기 제2절연막 패턴(21a)의 선폭이 상기 제1포토레지스트 패턴(23)의 선폭과 거의 같은 크기를 갖기 때문이다.Referring to FIG. 2C, etching is performed using the second photoresist pattern 25 as an etching mask. Accordingly, the third insulating layer 22 is etched to form a third insulating layer pattern 22a, thereby exposing a portion of the lower second insulating layer pattern 21a. This is because the line width of the second photoresist pattern 25 is greater than the line width of the first photoresist pattern 23. That is, the line width of the second insulating film pattern 21a is substantially the same as the line width of the first photoresist pattern 23.

이어서, 제3절연막 패턴(22a)의 형성에 의해 노출된 제2절연막 패턴(21a)을 식각 마스크로 사용하여 상기 제1절연막(20)의 식각을 실시한다. 이때, 상기 제3절연막(22)과 제1절연막(20)이 동일 물질로 구성될 경우에는 인시튜로 식각이 이루어진다.Subsequently, the first insulating layer 20 is etched using the second insulating layer pattern 21a exposed by the formation of the third insulating layer pattern 22a as an etching mask. In this case, when the third insulating layer 22 and the first insulating layer 20 are made of the same material, etching is performed in situ.

따라서, 상기 제1절연막(20)은 제1절연막 패턴(20a)으로 형성된다. 이에 따라, 상기 기판 상에는 동일 선폭을 갖는 제1절연막 패턴(20a) 및 제2절연막 패턴(21a)이 형성되고, 상기 제1절연막 패턴(20a) 및 제2절연막 패턴(21a)의 선폭보다 큰 선폭을 갖는 제3절연막 패턴(22a)이 형성된다. 즉, 듀얼 다마신 구조의 콘택을 갖는 패턴이 형성되는 것이다.Therefore, the first insulating film 20 is formed of the first insulating film pattern 20a. Accordingly, the first insulating film pattern 20a and the second insulating film pattern 21a having the same line width are formed on the substrate, and the line width larger than the line widths of the first insulating film pattern 20a and the second insulating film pattern 21a. A third insulating film pattern 22a having a structure is formed. That is, a pattern having a contact of the dual damascene structure is formed.

그리고, 상기 듀얼 다마신 구조의 콘택에 도전성 물질을 매립시킴으로서 콘택 플러그(26)가 형성된다. 상기 콘택 플러그(26)는 먼저, 상기 콘택 내에 매립되는 형태로 도전성 물질을 형성한 후, 화학 기계적 연마를 통하여 상기 제3절연막 패턴(22a)이 노출되는 시점까지 연마함으로서 형성된다.The contact plug 26 is formed by embedding a conductive material in the contact of the dual damascene structure. The contact plug 26 is formed by first forming a conductive material in a form of being embedded in the contact, and then polishing the third insulating layer pattern 22a through chemical mechanical polishing.

제2실시예Second embodiment

도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타낸다.3A to 3E illustrate a method of manufacturing a semiconductor device having dual damascene according to a second embodiment of the present invention.

본 발명의 제2실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법은, 도 3a를 참조하면, 기판(도시되지 않음) 상에 제1절연막(30)과 제2절연막(31)을 순차적으로 형성한 후, 제2절연막(31) 상에 제1포토레지스트 패턴(33)을 형성한다. 이때, 상기 제2절연막(31)의 식각 속도는 상기 제1절연막(30)의 식각 속도보다 느리게 조정된다. 따라서, 상기 제1절연막(30)의 예로서는 산화막을 들 수 있고, 상기 제2절연막(31)의 예로서는 질화막을 들 수 있다.In the method of manufacturing a semiconductor device having dual damascene according to the second embodiment of the present invention, referring to FIG. 3A, the first insulating layer 30 and the second insulating layer 31 are sequentially formed on a substrate (not shown). After the formation, the first photoresist pattern 33 is formed on the second insulating film 31. At this time, the etching rate of the second insulating layer 31 is adjusted to be slower than the etching rate of the first insulating layer 30. Therefore, an oxide film is mentioned as an example of the said 1st insulating film 30, and a nitride film is mentioned as an example of the said 2nd insulating film 31. FIG.

이에 따라, 상기 제2절연막(31)을 식각하여 제2절연막 패턴(31a)으로 형성한다.Accordingly, the second insulating layer 31 is etched to form the second insulating layer pattern 31a.

도 3b를 참조하면, 상기 제2절연막 패턴(31a)과 상기 제2절연막 패턴(31a)에 의해 노출된 제1절연막(30) 상에 제3절연막(34) 및 제4절연막(35)을 순차적으로 형성한 후, 상기 제4절연막(35) 상에 제2포토레지스트 패턴(36)을 형성한다. 이때, 상기 제4절연막(35)의 식각 속도는 상기 제3절연막(34)의 식각 속도보다 느리게 조정된다. 특히, 상기 제4절연막(35)과 제2절연막(31)의 식각 속도가 유사하게 조정되고, 상기 제3절연막(34)과 제1절연막(30)의 식각 속도가 유사하게 조정되는 것이 바람직하다. 그리고, 상기 제2포토레지스트 패턴(36)의 선폭은 상기 제1포토레지스트 패턴(33)의 선폭보다 크게 형성된다.Referring to FIG. 3B, the third insulating layer 34 and the fourth insulating layer 35 are sequentially formed on the first insulating layer 30 exposed by the second insulating layer pattern 31a and the second insulating layer pattern 31a. After the formation, the second photoresist pattern 36 is formed on the fourth insulating layer 35. In this case, the etching rate of the fourth insulating layer 35 is adjusted to be slower than that of the third insulating layer 34. In particular, the etching rate of the fourth insulating layer 35 and the second insulating layer 31 may be similarly adjusted, and the etching rate of the third insulating layer 34 and the first insulating layer 30 may be similarly adjusted. . The line width of the second photoresist pattern 36 is greater than the line width of the first photoresist pattern 33.

도 3c를 참조하면, 상기 제2포토레지스트 패턴(36)을 식각 마스크로 사용한 식각을 실시한다. 상기 식각에 의해 제4절연막(35)이 제4절연막 패턴(35a)으로 먼저 형성된다. 그리고, 상기 제3절연막(34)을 식각하여 제3절연막 패턴(34a)을 형성 한다. 여기서, 상기 제3절연막 패턴(34a)을 형성함으로서 상기 제2절연막 패턴(31a)의 일부가 노출된다. 이때, 상기 제2절연막 패턴(31a)이 식각 마스크의 역할을 갖는다.Referring to FIG. 3C, etching using the second photoresist pattern 36 as an etching mask is performed. The fourth insulating film 35 is first formed of the fourth insulating film pattern 35a by the etching. The third insulating layer 34 is etched to form a third insulating layer pattern 34a. Here, a part of the second insulating layer pattern 31a is exposed by forming the third insulating layer pattern 34a. In this case, the second insulating layer pattern 31a serves as an etching mask.

따라서, 상기 제2절연막 패턴(31a)을 식각 마스크로 사용한 식각을 계속해서 실시한다. 이에 따라, 상기 제1절연막(30)이 식각됨으로서 제1절연막 패턴(30a)으로 형성된다. 이때, 상기 제2절연막 패턴(31a)이 다소 식각됨으로서 그것의 두께가 낮추어진다.Therefore, etching using the second insulating film pattern 31a as an etching mask is continuously performed. Accordingly, the first insulating layer 30 is etched to form the first insulating layer pattern 30a. At this time, the thickness of the second insulating layer pattern 31a is slightly etched.

그리고, 상기 제4절연막 패턴(35a)과, 제3절연막 패턴(34a)은 상기 제2포토레지스트 패턴(36)의 선폭에 의해 그것들의 선폭이 결정되기 때문에 상기 제1포토레지스트 패턴(33)의 선폭에 의해 결정되는 제2절연막 패턴(31a)과 제1절연막 패턴(30a)의 선폭보다 크게 형성된다.Since the line widths of the fourth insulating film pattern 35a and the third insulating film pattern 34a are determined by the line widths of the second photoresist pattern 36, the first photoresist pattern 33 It is formed larger than the line width of the second insulating film pattern 31a and the first insulating film pattern 30a determined by the line width.

이어서, 상기 제2포토레지스트 패턴(36)을 제거함으로서 상기 제1절연막 패턴(30a), 제2절연막 패턴(31a), 제3절연막 패턴(34a) 및 제4절연막 패턴(35a)에 의해 듀얼 다마신의 구조를 갖는 콘택이 형성된다.Subsequently, the second photoresist pattern 36 is removed to form the first insulating film pattern 30a, the second insulating film pattern 31a, the third insulating film pattern 34a, and the fourth insulating film pattern 35a. A contact having a structure of drinking is formed.

도 3d 및 도 3e를 참조하면, 상기 듀얼 다마신 구조의 콘택에 도전성 물질을 매립시킴으로서 콘택 플러그(38)가 형성된다. 상기 콘택 플러그(38)는 먼저, 상기 콘택 내에 매립되는 형태로 도전성 물질을 형성한 후, 화학 기계적 연마를 통하여 상기 제4절연막 패턴(35a)이 노출되는 시점까지 연마함으로서 형성된다.3D and 3E, a contact plug 38 is formed by embedding a conductive material in the contacts of the dual damascene structure. The contact plug 38 is formed by first forming a conductive material in a form embedded in the contact, and then polishing the fourth insulating layer pattern 35a through chemical mechanical polishing until the contact point is exposed.

그리고, 상기 연마에 의해 상기 제4절연막 패턴(35a)이 다소 연마가 이루어지기 때문에, 도 3e에 도시된 바와 같이, 상기 제4절연막 패턴(35a)의 두께가 다소 낮추어진다.Since the fourth insulating film pattern 35a is slightly polished by the polishing, as shown in FIG. 3E, the thickness of the fourth insulating film pattern 35a is slightly lowered.

이와 같이, 일련의 공정을 수행함으로서 상기 듀얼 다마신을 갖는 반도체 장치의 제조가 가능하다.In this manner, the semiconductor device having the dual damascene can be manufactured by performing a series of processes.

제3실시예Third embodiment

도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법을 나타내는 단면도들이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device having dual damascene according to a third embodiment of the present invention.

본 발명의 제3실시예에 따른 듀얼 다마신을 갖는 반도체 장치의 제조 방법은, 도 4a를 참조하면, 제1절연막 패턴(30a), 제2절연막 패턴(31a), 제3절연막 패턴(34a) 및 제4절연막 패턴(35a)을 형성한다. 이것들의 형성은 제2실시예의 도 3a 내지 도 3c에서의 방법과 동일한 방법을 통하여 형성한다.Referring to FIG. 4A, a method of manufacturing a semiconductor device having dual damascene according to a third exemplary embodiment of the present invention may include a first insulating film pattern 30a, a second insulating film pattern 31a, and a third insulating film pattern 34a. And a fourth insulating film pattern 35a. These formations are formed through the same method as that in Figs. 3A to 3C of the second embodiment.

도 4b를 참조하면, 상기 제4절연막 패턴(35a)을 제거한다. 이때, 일부 영역이 노출되어 있는 상기 제2절연막 패턴(31a)도 제거된다. 따라서, 상기 제2절연막 패턴(31b)의 선폭은 제3절연막 패턴(34a)의 선폭과 동일하게 된다.Referring to FIG. 4B, the fourth insulating layer pattern 35a is removed. In this case, the second insulating layer pattern 31a in which a portion of the region is exposed is also removed. Therefore, the line width of the second insulating film pattern 31b is equal to the line width of the third insulating film pattern 34a.

이에 따라, 상기 제1절연막 패턴(30a), 넓은 선폭의 제2절연막 패턴(31b) 및 제3절연막 패턴(34a)에 의해 듀얼 다마신의 구조를 갖는 콘택이 형성된다.Accordingly, a contact having a dual damascene structure is formed by the first insulating film pattern 30a, the second insulating film pattern 31b having a wide line width, and the third insulating film pattern 34a.

도 4c를 참조하면, 상기 듀얼 다마신 구조의 콘택에 도전성 물질을 매립시킴으로서 콘택 플러그(40)가 형성된다. 상기 콘택 플러그(40)는 먼저, 상기 콘택 내에 매립되는 형태로 도전성 물질을 형성한 후, 화학 기계적 연마를 통하여 상기 제3절연막 패턴(34a)이 노출되는 시점까지 연마함으로서 형성된다.Referring to FIG. 4C, a contact plug 40 is formed by embedding a conductive material in a contact of the dual damascene structure. The contact plug 40 is formed by first forming a conductive material in a form of being embedded in the contact, and then polishing the third insulating layer pattern 34a through chemical mechanical polishing.

이와 같이, 본 발명에 의하면, 다양한 방법을 적용한 듀얼 다마신을 갖는 반도체 장치의 제조를 용이하게 실시할 수 있다. 특히, 본 발명의 방법은 식각 공정을 계속적으로 실시하지 않고, 공정 중간 마다에서 실시하기 때문에 기판에 가해지는 손상을 어느 정도 줄일 수 있다. Thus, according to this invention, manufacture of the semiconductor device which has dual damascene to which various methods are applied can be performed easily. In particular, the method of the present invention does not continuously perform the etching step, but is performed every step, so that damage to the substrate can be reduced to some extent.

따라서, 본 발명의 방법은 반도체 장치의 제조에 따른 생산성 및 신뢰도를 향상시키는 효과를 기대할 수 있다. Therefore, the method of the present invention can be expected to improve the productivity and reliability of the manufacturing of the semiconductor device.                     

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (8)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 상에 식각 속도를 서로 달리하는 제1절연막 및 제2절연막을 순차적으로 형성하는 단계;Sequentially forming a first insulating film and a second insulating film having different etching rates on the substrate; 상기 제2절연막을 패터닝하여 상기 제1절연막의 일부 영역을 노출시키는 제2절연막 패턴을 형성하는 단계;Patterning the second insulating layer to form a second insulating layer pattern exposing a portion of the first insulating layer; 상기 제2절연막 패턴을 갖는 제1절연막 상에 상기 제2절연막 패턴과 식각 속도를 달리하는 제3절연막 및 제4절연막을 순차적으로 형성하는 단계;Sequentially forming a third insulating film and a fourth insulating film having an etch rate different from the second insulating film pattern on the first insulating film having the second insulating film pattern; 상기 제4절연막 및 제3절연막을 순차적으로 식각하여 제4절연막 패턴 및 제3절연막 패턴을 형성함으로서 상기 제2절연막 패턴의 일부 영역과 상기 제2절연막 패턴에 의해 노출되는 제1절연막을 노출시키는 단계;Sequentially etching the fourth insulating layer and the third insulating layer to form a fourth insulating layer pattern and a third insulating layer pattern, thereby exposing a portion of the second insulating layer pattern and the first insulating layer exposed by the second insulating layer pattern. ; 상기 제2절연막 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성함과 동시에 상기 노출된 제2절연막 패턴의 일부 영역의 두께가 낮아지도록 상기 제2절연막 패턴을 식각하는 단계;The second insulating layer pattern may be etched using the second insulating layer pattern as an etch mask to etch the first insulating layer to form a first insulating layer pattern, and to reduce the thickness of a portion of the exposed second insulating layer pattern. Etching; 상기 제4절연막 패턴을 제거하는 단계; 및Removing the fourth insulating film pattern; And 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시키는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신을 갖는 반도체 장치의 제조 방법.And embedding a conductive material in a contact formed by the first insulating film pattern, the second insulating film pattern, and the third insulating film pattern. 제7항에 있어서, 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴에 의해 형성된 콘택 내에 도전성 물질을 매립시킨 후, 상기 제3절연막 패턴이 노출될 때까지 상기 콘택 내에 매립된 도전성 물질을 연마하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 다마신을 갖는 반도체 장치의 제조 방법.The conductive material of claim 7, wherein the conductive material is embedded in the contact formed by the first insulating pattern, the second insulating pattern, and the third insulating pattern, and then embedded in the contact until the third insulating pattern is exposed. The method of manufacturing a semiconductor device having dual damascene further comprises the step of polishing.
KR1020020087279A 2002-12-30 2002-12-30 method for manufacturing a semiconductor device having a dual damascene KR100917812B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020087279A KR100917812B1 (en) 2002-12-30 2002-12-30 method for manufacturing a semiconductor device having a dual damascene

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087279A KR100917812B1 (en) 2002-12-30 2002-12-30 method for manufacturing a semiconductor device having a dual damascene

Publications (2)

Publication Number Publication Date
KR20040060480A KR20040060480A (en) 2004-07-06
KR100917812B1 true KR100917812B1 (en) 2009-09-18

Family

ID=37352374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087279A KR100917812B1 (en) 2002-12-30 2002-12-30 method for manufacturing a semiconductor device having a dual damascene

Country Status (1)

Country Link
KR (1) KR100917812B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008021A (en) * 1998-07-09 2000-02-07 윤종용 Method of forming metal line by dual damascene process using photo sensitive polymer
KR20010004182A (en) * 1999-06-28 2001-01-15 김영환 Improved dual damascene process in semiconductor device
KR20010019643A (en) * 1999-08-28 2001-03-15 윤종용 Method for manufacturing multilevel metal interconnections having low dielectric constant insulator
JP2001168188A (en) * 1999-12-06 2001-06-22 Sony Corp Manufacturing method of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008021A (en) * 1998-07-09 2000-02-07 윤종용 Method of forming metal line by dual damascene process using photo sensitive polymer
KR20010004182A (en) * 1999-06-28 2001-01-15 김영환 Improved dual damascene process in semiconductor device
KR20010019643A (en) * 1999-08-28 2001-03-15 윤종용 Method for manufacturing multilevel metal interconnections having low dielectric constant insulator
JP2001168188A (en) * 1999-12-06 2001-06-22 Sony Corp Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
KR20040060480A (en) 2004-07-06

Similar Documents

Publication Publication Date Title
KR100471410B1 (en) Bit line contact formation method of semiconductor device
KR100299379B1 (en) Method for forming metal wiring in semiconductor device
KR100917812B1 (en) method for manufacturing a semiconductor device having a dual damascene
KR100532407B1 (en) Method for fabricating a semiconductor device comprising lines of damascene structure
KR100598308B1 (en) Method of forming a damascene pattern in a semiconductor device
KR100799068B1 (en) The fabricating method of semiconductor device
KR19990060819A (en) Metal wiring formation method of semiconductor device
KR100523656B1 (en) Method for forming metal line in a semiconductor device
KR100919560B1 (en) A method for manufacturing semiconductor device
JP2695861B2 (en) Method for manufacturing semiconductor device
KR100470390B1 (en) Method for minimizing space of local interconnection using damascene in fabricating SRAM device
KR100191709B1 (en) Method for forming a contact hole of semiconductor device
JPH11145285A (en) Formation of interconnection
KR20030002702A (en) Method of forming an isolation layer in a semiconductor device
KR100427718B1 (en) Method for manufacturing a semiconductor device
KR100328824B1 (en) Manufacturing method for capacitor
KR100213190B1 (en) Fine pattern making method
KR20050033698A (en) Method for polishing copper layer and method for forming copper layer using the same
KR100313942B1 (en) Method for Forming Contact Hole of Semiconductor Device
KR910000277B1 (en) Multilayer semiconductor
KR20030002530A (en) Method for forming a metal line
JPH06326098A (en) Manufacture of semiconductor device
KR19980060622A (en) Manufacturing method of semiconductor device
KR20030002054A (en) Method of forming contact of semiconductor device using polysilicon hard mask
KR19990074930A (en) Metal wiring formation method of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee