KR100916723B1 - Ｏｆｄｍａ 통신 장치 - Google Patents

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Abstract

본 발명은 상이한 채널 대역폭을 지원하여, 다중 데이터 레이트의 OFDMA 신호를 처리할 수 있는 OFDMA(Orthogonal Frequency Division Multiple Access) 통신 장치를 제공하는 것으로, 상기 장치는, 채널 대역폭 별 샘플링 주파수에 대응하는 복수의 기준 클록인 4*Fs (Fs는 해당 채널 대역폭에 대응하는 샘플링 주파수로 '채널 대역폭 × 샘플링 계수'임)을 발생하는 기준 클록 발생기; 선택된 채널 대역폭에 따라서 상기 복수의 기준 클록 중 하나를 선택 분주하여, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 16*Fs의 제1 클록 신호(f1), 8*Fs의 제2 클록 신호(f2), 8*Fs의 제3 클록 신호(f3)를 제공하고, 채널 대역폭이 10MHz인 경우에는 14*Fs의 제1 클록 신호, 8*Fs의 제2 클록 신호, 7*Fs의 제3 클록 신호를 제공하는 클록 제어기; 상기 클록 제어기로부터 제공된 제2 클록 신호에 따라 아날로그 프론트 엔드(Analog Front End)로부터 입력된 수신신호를 샘플링하여 해당 샘플링 주파수 단위의 시간 영역 신호를 출력하는 시간 영역 처리기; 상기 클록 제어기로부터 제공된 제3 클록 신호에 따라 상기 시간 영역 처리기로부터 입력된 시간 영역 신호를 상기 선택된 채널 대역폭에 따른 데이터 레이트로 변환하는 FIFO 제어기; 상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 FIFO 제어기로부터 입력된 시간 영역 신호를 주파수 영역 신호로 변환하는 주파수 변환 처리기; 및 상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 주파수 변환 처리기로부터 전달된 주파수 영역 신호를 원 데이터로 복원하는 주파수 영역 처리기를 포함하여 이루어진다.
Figure R1020070140409
OFDMA, 와이브로(Wibro), 채널 대역폭, 클록, FIFO 제어기

Description

ＯＦＤＭＡ 통신 장치 {OFDMA communication apparatus}
본 발명은 복수의 채널 대역폭을 지원하여, 서로 다른 데이터 레이트의 OFDMA(Orthogonal Frequency Division Multiple Access) 신호를 처리할 수 있는 OFDMA 통신 장치에 관한 것이다.
IEEE 802.16e 표준을 지원하는 직교 주파수 분할 다중 접속 (OFDMA) 통신 시스템에서는 광대역의 단일 반송파(carrier) 방식이 아닌 상호 직교성(orthogonal)을 갖는 다수의 부반송파(sub-carrier)를 이용하여 데이터를 병렬로 전송하는 다중 반송파 변조 방식을 사용한다.
상기 OFDMA 방식은 입력되는 데이터를 변조에 사용되는 부반송파의 수만큼 직병렬 변환하고, 변환된 각 데이터를 해당 부반송파를 이용해 변조시킴으로써, 데이터 전송 속도는 그대로 유지시키면서 각 부반송파에서의 심볼 주기를 부반송파의 수만큼 길어지게 한다.
따라서, OFDMA 방식은 상호 직교성을 갖는 부반송파를 사용하므로 종래의 주파수 분할 다중(FDM: Frequency Division Multiplexing)에 비해 대역폭 효율이 좋고, 심볼 주기가 길어져 단일 반송파 변조 방식에 비해 ISI에 강하다는 장점을 지닌다.
상기 OFDM 신호의 송수신단의 변복조 과정은 역 이산 푸리에 변환(IDFT: Inverse Discrete Fourier Transform)과 이산푸리에 변환(DFT: Discrete Fourier Transform)을 수행하는 것과 같으며, 이는 역 고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform)과 고속 푸리에 변환(FFT: Fast Fourier Transform)을 사용하여 효율적으로 구현할 수 있다. 또한, 채널의 지연 확산보다 긴 보호 구간(Guard Interval)을 전송되는 심벌 주기마다 삽입하여, 부반송파 간의 직교성을 유지한다.
도 1은 OFDMA 신호를 처리하기 위한 OFDMA 통신 장치의 기본적인 구조를 나타낸 블록도이다.
도 1을 참조하면, OFDMA 통신 장치는, 시간 영역 처리기(TDP: Time Domain Processor)(11)와, 주파수 변환 처리기(FTP: Frequency Transfer Processor)(12)와, 주파수 영역 처리기(FDP: Frequency Domain Processor)(13)를 포함한다.
상기 시간 영역 처리기(11)는 실시간(real time) 처리가 이루어지는 부분으로서, 아날로그 프론트 엔드(Analog Front End)로부터 입력된 수신신호를 샘플링하여 시간 영역 신호를 출력하고, 상기 주파수 변환 처리기(12)에서 변환된 시간 영역 신호를 아날로그 신호로 변환하여 상기 아날로그 프론트 엔드를 통해 출력한다.
주파수 변환 처리기(12)는 FFT/IFFT를 포함하여 구현되는 것으로서, 상기 시간 영역 처리기(11)에서 출력되는 시간 영역 신호를 주파수 영역 신호로 변환하거나, 상기 주파수 영역 처리기(13)로부터 출력된 주파수 영역 신호를 시간 영역 신호로 변환한다.
주파수 영역 처리기(13)는, 상기 주파수 변환 처리기(12)로부터 입력된 주파수 영역 신호를 슬롯 단위로 처리하여 원 데이터를 복원하거나, 송신 데이터를 부반송파별로 구분되는 주파수 영역 신호로 복조한다.
이러한 OFDMA 방식이 적용되는 휴대 인터넷 서비스의 경우, 전체 대역폭(BW: Band width) 내에서 다수의 채널 대역폭이 사용되는데, 상기 채널 대역폭이 달라지면 통신 장치의 데이터 전송율이 달라지고, OFDMA 신호의 샘플링 주파수가 달라진다.
상술한 OFDMA 통신 장치에 있어서, 상기 시간 영역 처리기(11)와 주파수 변환 처리기(12)와 주파수 영역 처리기(13)의 동작 클록은, 샘플링 주파수에 의존하게 된다. 따라서, 상기와 같이 채널 대역폭이 상이한 경우, OFDMA 통신 장치의 각 구성 요소들, 즉, 시간 영역 처리기(11)와 주파수 변환 처리기(12)와 주파수 영역 처리기(13)의 동작 클록을 달리하여야 한다.
그러나 기존의 OFDMA 통신 장치는 대부분에 동작 클록이 고정되어 있기 때문에, 상이한 채널 대역폭의 OFDMA 신호를 처리할 수 없으며, 채널 대역폭에 따라서 각각의 OFDMA 통신 장치를 구현하고 있다.
이에 본 발명은 상이한 채널 대역폭의 OFDMA 신호를 함께 처리할 수 있는 직교 주파수 분할 다중 접속 (OFDMA: Orthogonal Frequency Division Multiple Access) 통신 장치를 제공하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 예에 의한 OFDMA 통신 장치는, 채널 대역폭 별 샘플링 주파수에 대응하는 복수의 기준 클록인 4*Fs (Fs는 해당 채널 대역폭에 대응하는 샘플링 주파수로 '채널 대역폭 × 샘플링 계수'임)을 발생하는 기준 클록 발생기; 선택된 채널 대역폭에 따라서 상기 복수의 기준 클록 중 하나를 선택 분주하여, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 16*Fs의 제1 클록 신호(f1), 8*Fs의 제2 클록 신호(f2), 8*Fs의 제3 클록 신호(f3)를 제공하고, 채널 대역폭이 10MHz인 경우에는 14*Fs의 제1 클록 신호, 8*Fs의 제2 클록 신호, 7*Fs의 제3 클록 신호를 제공하는 클록 제어기; 상기 클록 제어기로부터 제공된 제2 클록 신호에 따라 아날로그 프론트 엔드(Analog Front End)로부터 입력된 수신신호를 샘플링하여 해당 샘플링 주파수 단위의 시간 영역 신호를 출력하는 시간 영역 처리기; 상기 클록 제어기로부터 제공된 제3 클록 신호에 따라 상기 시간 영역 처리기로부터 입력된 시간 영역 신호를 상기 선택된 채널 대역폭에 따른 데이터 레이트로 변환하는 FIFO 제어기; 상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 FIFO 제어기로부터 입력된 시간 영역 신호를 주파수 영역 신호로 변환하는 주파수 변환 처리기; 및 상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 주파수 변환 처리기로부터 전달된 주파수 영역 신호를 원 데이터로 복원하는 주파수 영역 처리기를 포함하며, 상기 주파수 영역 처리기는 상기 제1 클록 신호에 따라 송신 데이터를 주파수 영역 신호로 변환하고, 상기 주파수 변환 처리기는 상기 제1 클록 신호에 따라 상기 주파수 영역 처리기로부터 입력된 주파수 영역 신호를 시간 영역 신호로 변환하고, 상기 FIFO 제어기는 상기 제3 클록 신호에 따라 상기 주파수 변환 처리기로부터 입력된 시간 영역 신호를 상기 선택된 채널 대역폭에 따른 데이터 레이트로 변환하고, 상기 시간 영역 처리기는 상기 제2 클록 신호에 따라 상기 FIFO 제어기로부터 상기 선택된 채널 대역폭에 따른 데이터 레이트의 시간 영역 신호를 입력받아 시간 영역 처리를 수행한다.
상기 제1 클록 신호는 상기 주파수 변환 처리기 및 상기 주파수 영역 처리기에서 사용 가능한 최대 동작 속도에 가장 근접한 값을 갖는 것을 특징으로 하며, 이때, 상기 클록 제어기는, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 160MHz의 제1 클록 신호를 제공하고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 156.8MHz의 제1 클록 신호를 제공한다.
또한, 상기 FIFO 제어기는, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 상기 제3 클록 신호를 8분주한 클록 레이트를 이용하여 상기 시간 영역 신호를 1Fs 단위로 변환하고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 상기 제3 클록 신호를 7분주한 클록 레이트를 이용하여 상기 시간 영역 신호를 1Fs 단위로 변환한다.
또한, 상기 클록 제어기는, 상기 기준 클록 발생기로부터 제공되는 각 채널 대역폭의 기준 클록 중에서 선택된 채널 대역폭에 대응하는 기준 클록을 1/K의 분주비로 분주하는 제1 분주기; 상기 제1 분주기의 출력과 피드백 입력의 주파수 및 위상을 비교하여 일정한 위상 및 주파수의 클록을 출력하는 PLL(Phase Lock Loop); 상기 PLL의 출력을 1/N의 분주비로 분주하여 상기 PLL의 피드백 입력으로 제공하는 제2 분주기; 상기 PLL로부터 출력된 클록을 1/M의 분주비로 분주하는 제3 분주기; 상기 제3 분주기로부터 출력된 클록을 1/2의 분주비로 분주하는 제4 분주기; 상기 PLL로부터 출력된 클록을 1/7의 분주비로 분주하는 제5 분주기를 포함하며, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 K는 2, M은 4, N은 32로 설정되고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 K는 2, M은 4, N은 28로 설정되어, 상기 클록 제어기가 상기 기준 클록 발생기로부터 제공받은 4*Fs의 기준 클록으로부터 16*Fs 또는 14*Fs의 제1 클록 신호, 8*Fs의 제2 클록 신호, 및 8*Fs 또는 7*Fs의 제3 클록 신호를 생성한다.
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상술한 구성에 의하면, 하나의 OFDMA 통신 장치로, 서로 다른 채널 대역폭으로 전송되는 OFDMA 신호들을 처리할 수 있으며, 그 결과 사용자에게 경제적 효과 및 편리성을 제공할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있 어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 2는 본 발명의 일 실시 예에 따른 OFDMA 방식 통신 장치의 구조를 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 본 발명에 의한 OFDMA 방식 통신 장치는, 기준 클록 발생기(20)와, 클록 제어기(21)와, 시간 영역 처리기(22)와, FIFO(First Input First Output) 제어기(23)와, 주파수 변환 처리기(24)와, 주파수 영역 처리기(25)를 포함한다.
기준 클록 발생기(20)는 채널 대역폭 별 샘플링 주파수에 대응하는 복수의 기준 클록을 발생시키는 것으로, 상기 복수의 기준 클록은, aFs로서, 여기서, a는 1 이상의 자연수이고, Fs는 해당 채널 대역폭에 대응하는 샘플링 주파수이다. 상기 샘플링 주파수 Fs는 채널 대역폭와 샘플링 계수(sampling factor)의 곱으로 계산된 다. 더하여, 상기 기준 클록은, 상기 각 채널 대역폭별 샘플링 주파수(Fs)의 2배 이상의 주파수로 설정되는 것이 일반적이며, 주변 환경에 대한 주파수 변화가 적은 온도보상 수정 발진기(TCXO)로 구현된다.
상기 클록 제어기(21)는 선택된 채널 대역폭에 따라서 상기 복수의 기준 클록 중 하나를 선택 분주하여 시간 영역 처리기(22)와, FIFO 제어기(23)와 주파수 변환 처리기(24)와, 주파수 영역 처리기(25) 각각에서 해당 데이터 전송률의 OFDMA 신호를 처리하기 위해 필요한 동작 클록을 제공한다.
시간 영역 처리기(22)는, 상기 클록 제어기(21)로부터 제공된 동작 클록에 따라서, 아날로그 프론트 엔드(Analog Front End)로부터 입력된 수신신호를 샘플링하여 해당 샘플링 주파수 단위의 시간 영역 신호를 출력한다. 상기 시간 영역 처리기(22)는 실시간 처리를 수행하는 것으로 하드웨어 엔진으로 구현된다.
FIFO 제어기(23)는, 상기 시간 영역 신호를 손실없이 주파수 변환 처리기(24)로 전달하기 위한 것으로서, 상기 시간 영역 처리기(22) 및 주파수 변환 처리기(24)로부터 입력된 시간 영역 신호를 선택된 채널 대역폭에 따른 데이터 레이트로 변환하여 주파수 변환 처리기(24) 및 시간 영역 처리기(22)로 전달한다. 상기 FIFO 제어기(23)는 상기 시간 영역 처리기(22) 내에 포함되는 형태로 구현될 수 있다.
주파수 변환 처리기(24)는, 상기 클록 제어기(21)로부터 인가된 동작 클록에 따라 동작하여, 상기 FIFO 제어기(23)로부터 입력된 시간 영역 신호를 주파수 영역 신호로 변환하여 주파수 영역 처리기(25)로 전달하고, 주파수 영역 처리기(25)로부 터 출력된 주파수 영역 신호를 시간 영역 신호로 변환하여 상기 FIFO 제어기(23)로 전달한다.
주파수 영역 처리기(25)는, 상기 클록 제어기(21)로부터 인가된 동작 클록에 따라서 동작하여, 상기 주파수 변환 처리기(24)로부터 전달된 주파수 영역 신호를 원 데이터로 복원하고, 송신 데이터를 주파수 영역 신호로 변환한다.
상기에서, 주파수 변환 처리기(24) 및 주파수 영역 처리기(25)는 디지털 신호 처리기(DSP: Digital Signal Processor)로 구현된다.
이때, 상기 클록 제어기(21)는 상기 주파수 변환 처리기(24) 및 주파수 영역 처리기(25)로는, 상기 DSP의 성능 저하를 방지하기 위하여, 상기 DSP의 최대 동작 가능 속도에 가장 근접하고, 선택된 채널 대역폭에 대응하는 샘플링 주파수(Fs)의 배수인 제1 클록(f1)을 제공한다. 그리고, 상기 시간 영역 처리기(22)로는 선택된 채널 대역폭에 대응하는 샘플링 주파수(Fs)의 배수인 제2 클록(f2)를 제공한다. 그리고, 상기 FIFO 제어기(23)로는, 상기 시간 영역 처리기(22)의 동작 클록인 제2 클록(f2) 및 상기 DSP의 동작 클록 레이트의 제한에 맞추기 위하여 상기 제1 클록(f1)의 2/1에 해당하는 제3 클록(f3)을 제공한다.
다음으로, 상술한 구성의 OFDMA 통신 장치에 있어서, 상기 클록 제어기(21)의 상세 구성 및 작용을 설명하는데, 이하의 설명에서 상기 DSP의 최대 동작 가능 속도가 160MHz이고, 8.75 MHz와 10MHz의 채널 대역폭을 지원한다고 가정하여 설명한다.
OFDMA 시스템에서의 샘플림 주파수(sampling frequency, 이하 Fs로 표기함)는 채널 대역폭과 샘플링 계수(sampling factor)의 곱으로 설정된다. 따라서, 채널 대역폭이 8.75 MHz인 경우에는 샘플링 주파수 Fs가 8.75[MHz]×8/7=10MHz 이며, 채널 대역폭이 10MHz인 경우, 샘플링 주파수 Fs가 10[MHz]×28/25=11.2MHz 이다.
이때, 상기 기준 클록 발생기(20)는, 지원하는 채널 대역폭들 각각의 샘플링 주파수(Fs)에 비례한 aFs의 기준 클록들을 발생시키는데, 일반적으로는 지원하는 채널 대역폭별로 샘플링 주파수의 2배 이상의 주파수를 갖는 기준 클록을 제공한다. 본 실시 예에서는 a=4로 설정하여, 샘플링 주파수의 4 배의 주파수(4Fs)를 기준 클록으로 발생시킨다. 따라서, 상기 기준 클록 발생기(20)는 8.75 MHz 의 채널 대역폭에 대하여, 40MHz의 기준 클록을 제공하고, 10MHz의 채널 대역폭에 대하여, 44.8 MHz의 기준 클록을 제공한다.
그리고, 상기 클록 제어기(21)는 선택한 채널 대역폭에 따라서 상기 복수의 기준 클록 중 하나를 선택한 후 분주하여, 시간 영역 처리기(22), FIFO 제어기(23), 주파수 변환 처리기(24), 및 주파수 영역 처리기(25)로 각각 제1~제3 클록을 제공하는데, 상기 실시 예에 있어서, 상기 주파수 변환 처리기(24)와 주파수 영역 처리기(25)를 구현한 DSP의 최대 동작 가능 속도는 160MHz로 가정한다.
이 경우, 상기 주파수 변환 처리기(24)와 주파수 영역 처리기(25)로 제공되는 제1 클록(f1)는, 샘플링 주파수 (Fs)의 배수이므로, a*Fs(a는 1 이상의 자연수)로 정의할 수 있다. 따라서, 채널 대역폭이 8.75MHz인 경우, 샘플링 주파수가 10MHz이므로, a가 16일 때, 상기 제1 클록(f1)이 160MHz로 상기 DSP의 최대 동작 가능속도에 가장 근접하게 된다. 그리고, 채널 대역폭이 10MHz인 경우에는, 샘플링 주파수가 11.2MHz이므로, a가 14일 때, 제1 클록(f1)이 156.8MHz가 되어 상기 DSP의 최대 동작 가능 속도에 가장 근접하게 된다. 따라서, 상기 실시 예에 있어서, 클록 제어기(21)는 제1 클록(f1)을 채널 대역폭이 8.75MHz인 경우 160MHz로, 채널 대역폭이 10MHz인 경우 156.8MHz로 제공한다.
그리고, 시간 영역 처리기(22)로 제공되는 제2 클록(f2)는 샘플링 주파수의 배수로서, b*Fs(여기서, b는 1이상의 자연수)로 정의되며, 보통 기준 클록의 2 배 주파수를 사용한다. 상기 실시 예에서는, 기준 클록이 4*Fs이므로, 상기 제2 클록(f2)을 8*Fs로 한다. 따라서, 채널 대역폭이 8.75MHz의 경우 샘플링 주파수(Fs)가 10Mhz이므로, 제2 클록(f2)는 80 MHz가 되고, 채널 대역폭이 10MHz인 경우 샘플링 주파수(Fs)는 11.2MHz이므로 제2 클록(f2)는 89.6MHz가 된다.
그리고, FIFO 제어기(23)로 제공되는 제3 클록(f3)은 제1 클록(f1)의 1/2이므로, a/2 * Fs로 정의될 수 있다. 본 실시 예에서, 상기 제1 클록(f1)은, 채널 대역폭이 8.75MHz과 10MHz인 경우, 각각 160MHz와 156.4MHz이므로, 상기 제3 클록(f3)은 채널 대역폭이 8.75MHz인 경우 80MHz로서 8*Fs이고, 채널 대역폭이 10MHz인 경우, 78.4MHz로서 7*Fs이다.
상기와 같이 제1,2,3 클록(f1,f2,f3)를 설정함으로써, 시간 영역 처리기(22)와 FIFO 제어기(23)와 주파수 변환 처리기(24)와 주파수 영역 처리기(25)에, DSP의 성능 저하 없이, 8.75 MHz 및 10MHz의 채널 대역폭으로 전달된 OFDMS 신호를 처리하기 위한 적절한 동작 클록을 제공할 수 있다
도 3은 상기 실시 예에 따른 제1,2,3 클록(f1,f2,f3)를 제공하는 클록 제어기(21)의 상세 구성예를 나타낸 블록도이다.
도 3를 참조하면, 상기 클록 제어기(21)는, 기준 클록 발생기(20)로부터 제공되는 각 채널 대역폭의 기준 클록을 1/K의 분주비로 분주하는 제1 분주기(31)와, 상기 제1 분주기(31)의 출력과 피드백 입력의 주파수 및 위상을 비교하여 고정된 위상 및 주파수의 클록을 출력하는 PLL(32)과, 상기 PLL(32)의 출력을 1/N의 분주비로 분주하여 상기 PLL(32)의 피드백 입력으로 제공하는 제2 분주기(33)와, 상기 PLL(32)로부터 출력된 클록을 1/M의 분주비로 분주하는 제3 분주기(34)와, 상기 제2 분주기(34)로부터 출력된 클록을 1/2의 분주비로 분주하는 제4 분주기(35)와, 상기 PLL(32)로부터 출력된 클록을 1/7의 분주비로 분주하는 제5 분주기(36)를 포함하여 이루어질 수 있다.
본 실시 예에 있어서, 상기 클록 제어기(21)는, 4Fs의 기준 클록들을 입력받아, 16*Fs 또는 14*Fs의 클록과, 8*Fs의 클록과, 7*Fs의 클록을 발생시켜야 한다.
따라서, 상기 OFDMA 통신 장치가, 최대 동작 속도 160MHz의 DSP를 사용하고, 8.75MHz 채널 대역폭과 10MHz 채널 대역폭을 지원하는 경우, 상기 클록 제어기(21)에 구비된 다수 분주기들 각각의 분주비는 아래의 표와 같다.
대역폭 기준 클록 (=4Fs) K M N f1 f2=8Fs f3=7Fs
8.75 MHz 40.0MHz 2 4 32 160 MHz 80 MHz -
10 MHz 44.8MHz 2 4 28 156.8 MHz 89.6 MHz 78.4 MHz
따라서, 상기 클록 제어기(21)는 8.75MHz 채널 대역폭과 10MHz 채널 대역폭을 지원하는 경우, 기준 클록 발생기(20)로부터 4Fs의 기준 클록을 입력받아, 상기 시간 영역 처리기(22)로는 8*Fs의 클록을 제공하고, FIFO 제어기(23)로는 채널 대역폭에 따라서 8*Fs 및 7*Fs의 클록을 제공하고, 주파수 변환 처리기(24) 및 FDP(25)로는 채널 대역폭에 따라서 16*Fs 또는 14*Fs의 클록을 제공한다.
이에, 클록 제어기(21)로부터 16*Fs 또는 14*Fs의 클록을 제공받은 주파수 영역 처리기(25)는 채널 대역폭에 따라서 160MHz 또는 156.4MHz의 속도로 동작하여, 주파수 변환 처리기(24)로부터 변환된 주파수 변환 신호를 원 데이터로 복원하거나, 송신 데이터를 주파수 변환 신호로 변환한다.
그리고, 상기 클록 제어기(21)로부터 16*Fs 또는 14*Fs의 클록을 제공받은 주파수 변환 처리기(24)는, 내부 메모리에 저장된 시간 영역 신호를 채널 대역폭에 따라서, 16*Fs 또는 14*Fs의 속도로 읽어와 주파수 영역 신호로 변환하거나, 상기 주파수 영역 처리기(25)로부터 전달된 주파수 영역 신호를 16*Fs 또는 14*Fs의 속도로 시간 영역 신호로 변환하여 상기 내부 메모리에 저장한다.
그리고, 상기 클록 제어기(21)로부터 8*Fs의 클록을 제공받은 시간 영역 처리기(22)는, 입력된 아날로그 신호를 8*Fs의 샘플링 클록 레이트로 샘플링한 후, 이를 8분주하여 채널 대역폭 데이터 레이트로 FIFO 제어기(23)로 전달하거나, 상기 8*Fs의 클록을 8분주한 속도로 동작하여 상기 FIFO 제어기(23)로부터 채널 대역폭 데이터 레이트의 시간 영역 신호를 입력받아, 시간 영역 처리를 수행한다.
그리고, 상기 클록 제어기(21)로부터 7*Fs 또는 8*Fs의 클록을 입력받는 FIFO 제어기(23)는, 8.75MHz의 채널 대역폭이 선택된 경우, 8*Fs의 클록을 8분주하여 10Mhz 단위로 상기 시간 영역 처리기(22)로부터 전달된 시간 영역 신호를 상기 주파수 변환 처리기(24)의 메모리에 기록하거나, 상기 주파수 변환 처리기(24)의 메모리로부터 시간 영역 신호를 읽어와 상기 시간 영역 처리기(22)로 전달한다. 그리고, 10MHz의 채널 대역폭이 선택된 경우, 상기 클록 제어기(21)는, 상기 7*Fs의 클록을 7분주하여 11.2MHz의 단위로 상기 시간 영역 처리기(22)로부터 전달된 시간 영역 신호를 상기 주파수 변환 처리기(24)의 메모리에 기록하거나, 상기 주파수 변환 처리기(24)의 메모리로부터 시간 영역 신호를 읽어와 상기 시간 영역 처리기(22)로 전달한다.
도 4는 본 발명에 의한 OFDMA 통신 장치에 있어서, 상기 실시 예에서의 FIFO 제어기(23)의 입력 데이터와 출력 데이터를 나타낸 타이밍도이다.
도 4를 참조하면, 시간 영역 처리기(22)가 샘플링 주파수(Fs)의 8배인 8*Fs를 사용하여 시간 영역 신호를 처리할 때, 상기 FIFO 제어기(23)가, 8.75 MHz 채널 대역폭의 경우에는 8*Fs 클록을 8분주한 클록 레이트를 이용하여 상기 시간 영역 신호를 1Fs 단위로 변환하고, 10MHz 채널 대역폭의 경우에는 7*Fs를 7분주한 7분주 클록 레이트를 사용하여 1Fs 단위로 변환함을 알 수 있다.
상기에 의하면, 8.75MHz 채널 대역폭으로 전달된 OFDMA 신호와 10MHz 채널 대역폭으로 전달된 OFDMA 신호를 각각 손실없이 시간 영역 처리기(22)와 주파수 변환 처리기(24) 간에 전달할 수 있으며, 더하여, 주파수 변환 처리기(24) 및 주파수 영역 처리기(25)가 각각 DSP에서 지원하는 최대의 성능으로 동작할 수 있다.
도 5는 본 발명에 의한 OFDMA 신호 처리 방법을 나타낸 흐름도이다.
이하에서 상기 도 5를 참조하여, 본 발명에 의한 OFDMA 통신 장치의 동작 방법을 단계별로 설명한다.
도 5를 참조하면, 본 발명에 의한 OFDMA 신호 처리 방법은, 단계 501에서, 선택한 채널 대역폭에 대응하여, 주파수 변환 처리기(TXP) 및 주파수 영역 처리기(TDP)의 최대 동작 가능 속도에 가장 가까운 샘플링 주파수(Fs)의 배수인 제1 클록 (f1=a*Fs)을 발생한다. 일 예로, 상기 주파수 변환 처리기(TXP) 및 주파수 영역 처리기(TDP)의 최대 동작 가능 속도가 160MHz이라고 할 때, 상기 제1 클록을 결정하기 위한 변수 a는, 선택한 채널 대역폭이 8.75MHz이면 16이 되고, 선택한 채널 대역폭이 10MHz이면 14가 된다.
이어서, 단계 502에서, 샘플링 주파수(Fs)의 배수인 제2 클록(f2=b*Fs)을 발생한다. 상기 제2 클록은 시간 영역 처리기(TDP)에서의 샘플링 클록 레이트를 제공하는 것으로서, 일 예로, 8*Fs(b=8)로 설정할 수 있다.
또한, 단계 503에서, 상기 제1 클록(f1)의 1/2 속도인 제3 클록(f3=a/2 *Fs)를 발생한다. 상기 제3 클록은 시간 영역 처리기(TDP)와 주파수 변환 처리기(TXP) 사이에서 데이터를 전달하는 FIFO 제어기에 제공되는 것으로서, 상기 주파수 변환 처리기(TXP)의 동작에 맞추어 설정되어야 하는 것으로서, 상기 주파수 변환 처리기(TXP)의 동작 속도의 1/2로 설정한다.
상기와 같이, 선택한 채널 대역폭에 따라서, 제1~제3 클록이 발생하면, 상기 제1~제3 클록에 따라서 시간 영역 처리기(TDP)와 FIFO 처리기와 주파수 변환 처리기(FXP)와 주파수 영역 처리기(FDP)가 송수신할 OFDMA 신호를 처리하게 되는데, 그 동작은 송신 모드인지 수신 모드인지에 따라서 다르다.
따라서, 단계 504에서, 현재 동작 모드가 송신 모드인지 수신 모드인지를 확인한다.
상기에서 송신 모드이면, 단계 S505에서, 주파수 영역 처리기(FDP)가 상기 제1 클록(f1)으로 동작하여, 송신 데이터를 주파수 영역 신호로 변환한다.
그리고 단계 S506에서, 주파수 변환 처리기(FXP)가 상기 제1 클록(f1)으로 동작하여, 상기 단계 S505에서 변환된 주파수 영역 신호를 시간 영역 신호로 변환한다. 상기 변환된 시간 영역 신호는 주파수 변환 처리기(FXP) 내의 메모리에 저장된다.
그러면 단계 S507에서, FIFO 제어기가 제3 클록을 a/2로 분주한 후, 상기 분주된 클록 레이트로 동작하여 상기 주파수 변환 처리기(FXP)의 메모리에 저장된 시간 영역 신호를 1Fs 단위로 읽어와 시간 영역 처리기(TDP)에 전달한다.
일 예로서, 채널 대역폭이 8.75MHz인 경우, 상기 주파수 변환 처리기(FXP)가 16Fs(160MHz)의 클록으로 동작하여 메모리에 저장한 시간 영역 신호를, 상기 FIFO 제어기가 8Fs의 속도로 읽어와, 8Fs(80MHz)를 8 분주한 클록 레이트로 상기 시간 영역 신호를 1Fs에 대응하는 데이터 레이트로 변환하여, 시간 영역 처리기(TDP)로 전달한다. 채널 대역폭이 10MHz인 경우에는, 주파수 변환 처리기(FXP)가 14Fs(156.8MHz)로 메모리에 저장해둔 시간 영역 신호를, FIFO 제어기가 7Fs 속도로 읽어와 상기 7Fs의 클록을 7분주한 클록 레이트로 상기 시간 영역 신호를 1Fs에 대응하는 데이터 레이트로 변환한 다음, 시간 영역 처리기(TDP)로 전달한다.
그 다음, 단계 508에서, 시간 영역 처리기(TDP)가 상기와 같이 1Fs 단위로 전달된 시간 영역 신호가 입력받아, OFDMA 신호 송신을 위한 일반적인 시간영역 데이터처리를 수행한다. 예를 들어, 상기 시간 영역 처리기(TDP)는 채널 대역폭의 샘플링 주파수에 따라서 8Fs의 클록을 8분주한 클록 레이트를 사용하여 상기 FIFO 제어기로부터 1Fs 단위의 시간 영역 신호를 입력받아 처리한다.
동작 모드가 수신 모드인 경우에는, 단계 509에서, 시간 영역 처리기(TDP)가 제2 클록(f2)의 샘플링 클록 레이트로 데이터를 샘플링하고, 상기 샘플링된 데이터를 b 분주하여, Fs 단위로 FIFO 제어기에 출력한다. 예를 들어, 상기 시간 영역 처리기(TDP)는 8.75MHz 및 10MHz인 경우, 8Fs의 샘플링 클록 레이트로 데이터를 샘플링한 후, 상기 데이터를 8분주하여, 1Fs 단위로 FIFo 제어기로 출력한다.
그러면 단계 510에서, 상기 FIFO 제어기가, 제3 클록(f3)을 a/2 분주하여 상기 시간 영역 신호를 Fs 단위로 주파수 변환 처리기(FXP)의 메모리에 기록한다.
예를 들어, 채널 대역폭이 8.75MHz인 경우, 상기 FIFO 제어기는 8Fs인 제3 클록을 8분주한 클록 레이트로 동작하고, 채널 대역폭이 10MHz인 경우, 주파수 변환 처리기(FXP)의 동작 클록 레이트가 최대 가능 속도로 제한되어 14 Fs로 동작함에 따라서, 7Fs의 제3 클록을 7분주한 클록 레이트를 사용한다.
그리고 단계 511에서, 주파수 변환 처리기(FXP)는 메모리에 기록된 시간 영역 신호를 제1 클록(f1)의 속도로 읽어와 주파수 영역 신호로 변환하고, 단계 512에서, 주파수 영역 처리기(FDP)가 제1 클록(f1)의 속도로 상기 주파수 영역 신호를 처리하여 원 데이터를 복원한다. 예를 들어, 상기 주파수 변환 처리기(FXP)와 주파수 영역 처리기(FDP)는, 채널대역폭 8.75MHz 일 경우, 160MHz 클록으로 동작하고, 채널 대역폭이 10MHz인 경우에는, 156.8MHz로 동작한다.
상기에 의하면, 8.75MHz 채널 대역폭으로 전달된 OFDMA 신호와 10MHz 채널 대역폭으로 전달된 OFDMA 신호들을 모두 손실 없이 처리할 수 있으며, 더하여, DSP에서 지원하는 최대의 성능으로 처리할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도 1은 일반적인 OFDMA 통신 장치의 기본 구조를 나타낸 블록도,
도 2는 본 발명의 일 실시 예에 따른 OFDMA 통신 장치의 상세 구성을 나타낸 블록도,
도 3은 본 발명에 의한 OFDMA 통신 장치에 있어서, 클록 제어기의 일 예를 나타낸 블록도,
도 4는 본 발명에 의한 OFDMA 통신 장치에 있어서, FIFO 제어기의 동작을 설명하기 위한 타이밍도, 그리고,
도 5는 본 발명에 의한 OFDMA 신호 처리 방법을 나타낸 흐름도이다.

Claims (19)

  1. 채널 대역폭 별 샘플링 주파수에 대응하는 복수의 기준 클록인 4*Fs (Fs는 해당 채널 대역폭에 대응하는 샘플링 주파수로 '채널 대역폭 × 샘플링 계수'임)을 발생하는 기준 클록 발생기;
    선택된 채널 대역폭에 따라서 상기 복수의 기준 클록 중 하나를 선택 분주하여, 상기 선택된 채널 대역폭이 8.75MHz인 경우에는 16*Fs의 제1 클록 신호(f1), 8*Fs의 제2 클록 신호(f2), 8*Fs의 제3 클록 신호(f3)를 제공하고, 채널 대역폭이 10MHz인 경우에는 14*Fs의 제1 클록 신호, 8*Fs의 제2 클록 신호, 7*Fs의 제3 클록 신호를 제공하는 클록 제어기;
    상기 클록 제어기로부터 제공된 제2 클록 신호에 따라 아날로그 프론트 엔드(Analog Front End)로부터 입력된 수신신호를 샘플링하여 해당 샘플링 주파수 단위의 시간 영역 신호를 출력하는 시간 영역 처리기;
    상기 클록 제어기로부터 제공된 제3 클록 신호에 따라 상기 시간 영역 처리기로부터 입력된 시간 영역 신호를 상기 선택된 채널 대역폭에 따른 데이터 레이트로 변환하는 FIFO 제어기;
    상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 FIFO 제어기로부터 입력된 시간 영역 신호를 주파수 영역 신호로 변환하는 주파수 변환 처리기; 및
    상기 클록 제어기로부터 제공된 제1 클록 신호에 따라 상기 주파수 변환 처리기로부터 전달된 주파수 영역 신호를 원 데이터로 복원하는 주파수 영역 처리기를 포함하며,
    상기 주파수 영역 처리기는 상기 제1 클록 신호에 따라 송신 데이터를 주파수 영역 신호로 변환하고,
    상기 주파수 변환 처리기는 상기 제1 클록 신호에 따라 상기 주파수 영역 처리기로부터 입력된 주파수 영역 신호를 시간 영역 신호로 변환하고,
    상기 FIFO 제어기는 상기 제3 클록 신호에 따라 상기 주파수 변환 처리기로부터 입력된 시간 영역 신호를 상기 선택된 채널 대역폭에 따른 데이터 레이트로 변환하고,
    상기 시간 영역 처리기는 상기 제2 클록 신호에 따라 상기 FIFO 제어기로부터 상기 선택된 채널 대역폭에 따른 데이터 레이트의 시간 영역 신호를 입력받아 시간 영역 처리를 수행하는 것을 특징으로 하는 OFDMA(Orthogonal Frequency Division Multiple Access) 통신 장치.
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  6. 제1항에 있어서, 상기 제1 클록 신호는 상기 주파수 변환 처리기 및 상기 주파수 영역 처리기에서 사용 가능한 최대 동작 속도에 가장 근접한 값을 갖는 것을 특징으로 하는 OFDMA 통신 장치.
  7. 제6항에 있어서, 상기 클록 제어기는,
    상기 선택된 채널 대역폭이 8.75MHz인 경우에는 160MHz의 제1 클록 신호를 제공하고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 156.8MHz의 제1 클록 신호를 제공하는 것을 특징으로 하는 OFDMA 통신 장치.
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  12. 제1항에 있어서, 상기 FIFO 제어기는,
    상기 선택된 채널 대역폭이 8.75MHz인 경우에는 상기 제3 클록 신호를 8분주한 클록 레이트를 이용하여 상기 시간 영역 신호를 1Fs 단위로 변환하고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 상기 제3 클록 신호를 7분주한 클록 레이트를 이용하여 상기 시간 영역 신호를 1Fs 단위로 변환하는 것을 특징으로 하는 OFDMA 통신 장치.
  13. 제1항에 있어서, 상기 클록 제어기는
    상기 기준 클록 발생기로부터 제공되는 각 채널 대역폭의 기준 클록 중에서 선택된 채널 대역폭에 대응하는 기준 클록을 1/K의 분주비로 분주하는 제1 분주기;
    상기 제1 분주기의 출력과 피드백 입력의 주파수 및 위상을 비교하여 일정한 위상 및 주파수의 클록을 출력하는 PLL(Phase Lock Loop);
    상기 PLL의 출력을 1/N의 분주비로 분주하여 상기 PLL의 피드백 입력으로 제공하는 제2 분주기;
    상기 PLL로부터 출력된 클록을 1/M의 분주비로 분주하는 제3 분주기;
    상기 제3 분주기로부터 출력된 클록을 1/2의 분주비로 분주하는 제4 분주기;
    상기 PLL로부터 출력된 클록을 1/7의 분주비로 분주하는 제5 분주기를 포함하며,
    상기 선택된 채널 대역폭이 8.75MHz인 경우에는 K는 2, M은 4, N은 32로 설정되고, 상기 선택된 채널 대역폭이 10MHz인 경우에는 K는 2, M은 4, N은 28로 설정되어, 상기 클록 제어기가 상기 기준 클록 발생기로부터 제공받은 4*Fs의 기준 클록으로부터 16*Fs 또는 14*Fs의 제1 클록 신호, 8*Fs의 제2 클록 신호, 및 8*Fs 또는 7*Fs의 제3 클록 신호를 생성하는 것을 특징으로 하는 OFDMA 통신 장치.
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