KR100911986B1 - Method for manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 소스/드레인 확산층이 형성될 영역에 국부적으로 SiGe막 또는 Si막으로 제1 및 제2 성장층을 형성하고, 상기 제1 및 제2 성장층에 소스/드레인 확산층을 형성함으로써 도핑된 이온들이 채널영역으로 확산되는 것을 억제하여 반도체 소자의 단채널 효과를 억제시킬 수 있는 반도체 소자의 제조방법을 개시한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a first and a second growth layer are formed of a SiGe film or a Si film locally in a region where a source / drain diffusion layer is to be formed, and a source is formed in the first and second growth layers. A method of manufacturing a semiconductor device capable of suppressing diffusion of doped ions into a channel region by forming a / drain diffusion layer to suppress a short channel effect of the semiconductor device.
반도체 소자, 단채널 효과, SiGe막, Si막, SEGSemiconductor element, short channel effect, SiGe film, Si film, SEG
Description
도 1 내지 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
102 : 반도체 기판 104 : 게이트 산화막 102
106 : 폴리실리콘막 108 : 제1 장벽 산화막 106
110 : 게이트 전극 112 : 제2 장벽 산화막 110
114 : 제1 성장층 116 : 제2 성장층 114: first growth layer 116: second growth layer
118a, 118b : LDD 확산층 120 : 산화막 118a and 118b
122 : 질화막 124 : LDD 스페이서 122: nitride film 124: LDD spacer
126a 및 126b : 고농도 확산층 126a and 126b: high concentration diffusion layer
128 : 소스 확산층 130 : 드레인 확산층
128: source diffusion layer 130: drain diffusion layer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 야기되는 단채널 효과를 억제시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of suppressing short channel effects caused by high integration of a semiconductor device.
반도체 소자가 고집적화되어 게이트 전극의 길이가 마이크로미터(㎛)이하로 감소됨에 따라 소자의 단채널 효과(short channel effect)의 증가가 큰 문제로 대두되고 있다. 이러한 단채널 효과는 소스/드레인(source/drain) 확산층의 측면 확산에 의해 유효채널길이(effective channel length)가 감소되어 이 확산층들 간의 거리가 좁아짐에 따라 발생한다. 이러한 단채널 효과는 단채널 소자의 문턱전압의 급격한 감소 혹은 오프(off) 상태에서 전류가 증가함에 따라 나타나게 된다. 최근 이러한 단채널 효과를 억제하기 위하여 LDD(Lightly Doped Drain) 확산층(extension)에 도핑된 이온들이 채널영역으로 확산되는 것을 억제하도록 스파이크 RTA(spike Rapid Temperature Annealing)공정 또는 저에너지 이온주입(low energy implant)공정 등이 시도되고 있다. 그러나, 아직 미흡한 실정이다.
As the semiconductor device is highly integrated and the length of the gate electrode is reduced to less than or equal to micrometer (μm), an increase in short channel effect of the device is a big problem. This short channel effect occurs as the effective channel length is reduced by the side diffusion of the source / drain diffusion layer and the distance between the diffusion layers is narrowed. This short channel effect occurs as the current decreases in the off state or a sharp decrease in the threshold voltage of the short channel device. In order to suppress such a short channel effect, a spike rapid temperature annealing (RTA) process or a low energy implant (low energy implant) is used to suppress diffusion of ions doped into a lightly doped drain (LDD) diffusion layer into a channel region. Process and the like are attempted. However, it is still insufficient.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 고집적화에 따라 야기되는 단채널 효과를 억제시키는데 그 목적이 있다.
Accordingly, the present invention has been made to solve the problems of the prior art described above, and its object is to suppress short channel effects caused by high integration of semiconductor devices.
본 발명의 일측면에 따르면, 반도체 기판 상에 게이트 산화막, 폴리실리콘막 및 제1 장벽 산화막을 순차적으로 증착한 후 패터닝하여 게이트 전극을 형성하는 단계와, 전체 구조 상부에 단차를 따라 제2 장벽 산화막을 증착하는 단계와, 상기 제1 및 제2 장벽 산화막을 식각 마스크로 이용한 식각공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판을 일정 깊이로 식각하여 제거하는 단계와, 제1 SEG 공정을 실시하여 상기 반도체 기판의 식각된 부위에 제1 성장층을 형성하는 단계와, 제2 SEG 공정을 실시하여 상기 제1 성장층 상에 제2 성장층을 형성하는 단계와, LDD 이온주입공정을 실시하여 상기 제2 성장층 내에 LDD 확산층을 형성하는 단계와, 상기 게이트 전극의 양측벽에 LDD 스페이서를 형성하는 단계와, 소스/드레인 이온주입공정을 실시하여 상기 제2 및 제1 성장층에 소스/드레인 확산층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제조방법을 제공한다. According to one aspect of the invention, the step of sequentially depositing and patterning a gate oxide film, a polysilicon film and a first barrier oxide film on a semiconductor substrate to form a gate electrode, the second barrier oxide film along the step on the entire structure And depositing the semiconductor substrate exposed to both sides of the gate electrode to a predetermined depth by performing an etch process using the first and second barrier oxide films as an etch mask, and removing the semiconductor substrate. Forming a first growth layer on the etched portion of the semiconductor substrate, performing a second SEG process to form a second growth layer on the first growth layer, and performing an LDD ion implantation process. Forming an LDD diffusion layer in the second growth layer, forming LDD spacers on both sidewalls of the gate electrode, and source / drain ion implantation. And forming a source / drain diffusion layer in the second and first growth layers.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 1 내지 도 9에 도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소(element)를 가리 킨다. 1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. The same reference numerals among the reference numerals shown in FIGS. 1 to 9 indicate the same elements having the same function.
도 1을 참조하면, 반도체 기판(102) 상에 게이트 산화막(104) 및 게이트 전극용 폴리실리콘막(106)을 순차적으로 증착한다. 이때, 게이트 전극용 폴리실리콘막(106)은 도프트(doped) 폴리실리콘막 또는 언도프트(undoped) 폴리실리콘막을 이용한다. Referring to FIG. 1, a
이어서, 게이트 전극용 폴리실리콘막(106) 상에 장벽 산화막(barrier oxide; 이하, '제1 장벽 산화막'이라 함 108)을 증착한다. 이때, 제1 장벽 산화막(108)은 TEOS(TetraEthylOrtho Silicate Glass)를 이용하여 300 내지 1000Å의 두께로 증착한다. 한편, 제1 장벽 산화막(108)은 TEOS 이외에도, CVD(Chemical Vapor Deposition)방식을 이용하여 증착이 가능한 산화막 계열의 물질을 이용하여 증착할 수 있다. 이러한 산화막 계열의 물질로는 저유전 물질인 SiC, 다공질 실리콘 산화물(SiO2), 불소 함유 실리콘 산화물(SiOF), 불소 함유 산화물 SOG(Sping On Glass) 또는 USG(Un-doped Silicate Glass)가 있다. 한편, 제1 장벽 산화막(108)은 열산화막으로 형성할 수 있으며, 상기 열산화막은 퍼니스(furnice)에서 열처리를 실시하여 형성한다. Subsequently, a barrier oxide (hereinafter, referred to as “first barrier oxide”) 108 is deposited on the
도 2를 참조하면, 전체 구조 상부에 감광막(photoresist)을 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 게이트 패턴용 감광막 패턴(미도시)을 형성한다. Referring to FIG. 2, after the photoresist is applied over the entire structure, an exposure process and a development process using a photo mask are sequentially performed to form a gate pattern photoresist pattern (not shown).
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 제1 장벽 산화막(108), 게이트 전극용 폴리실리콘막(106) 및 게이트 산화막(104)을 순차적으로 패터닝한다. 이로써, 게이트 산화막(104) 및 폴리실리콘막(106)으로 이루어진 게이트 전극(110)이 형성된다. 그런 다음, 상기 감광막 패턴은 스트립 공정을 실시하여 제거한다. Subsequently, an etching process using the photoresist pattern as an etching mask is performed to sequentially pattern the first
도 3을 참조하면, 전체 구조 상부, 즉 게이트 전극(110)의 양측으로 노출되는 반도체 기판(102), 게이트 전극(110)의 양측벽 및 제1 장벽 산화막(108) 상에 제2 장벽 산화막(112)을 형성한다. 상기 제2 장벽 산화막(112)은 열산화(thermal oxidation)공정으로 형성하거나, 제1 장벽 산화막(112)과 동일한 물질로 형성할 수 있다. 이때, 제2 장벽 산화막(112)은 30 내지 100Å의 두께로 형성하되, 바람직하게는 50Å으로 형성한다. Referring to FIG. 3, a second barrier oxide layer may be formed on the
도 4를 참조하면, 게이트 전극(110) 상에 형성된 제1 및 제2 장벽 산화막(108 및 112)과 게이트 전극(110)의 양측벽에 형성된 제2 장벽 산화막(112)을 식각 마스크로 이용한 식각공정을 실시하여 게이트 전극(110)의 양측으로 노출되는 반도체 기판(102)의 일부(130)를 식각한다. 이때, 식각공정은 방향성있는 건식식각방식으로 실시하되, 산화막과 실리콘의 식각 선택비를 조절하여 게이트 전극(110)의 상부와 양측벽에 형성된 장벽 산화막(108 및 112)들이 일정 두께로 잔류되도록 실시한다. 또한, 식각공정시 식각깊이는 300 내지 800Å으로 하며, 바람직하게는 500Å으로 한다. Referring to FIG. 4, etching using the first and second
도 5를 참조하면, 전체 구조 상부에 대하여 SEG(Selective Epitaxial Growth)공정을 실시하여 도 4에서 식각된 반도체 기판(102)의 식각부위(130)에 SiGe 성장층(114; 이하, '제1 성장층'이라 함)을 형성한다. 이때, 제1 성장층(114)은 식각부위(130)를 모두 채우도록 식각된 두께와 동일한 두께로 형성한다. SEG 공정은 600 내지 750℃의 온도에서 DCS(DiChloro Silane), SiH4 또는 Si2H6의 소스가스와 HCl 또는 Cl을 이용하여 실시한다. Referring to FIG. 5, an SiGe growth layer 114 (hereinafter referred to as “first growth”) is performed on an
이어서, 전체 구조 상부에 대하여 SEG 공정을 실시하여 제1 성장층(114) 상에 제2 성장층(116)을 형성한다. 이때, 제2 성장층(116)은 Si막 또는 SiGe막으로 100 내지 700Å의 두께로 형성한다. 제2 성장층(116)을 Si막으로 형성할 경우 SEG 공정은 700 내지 850℃의 온도에서 DCS, SiH4 또는 Si2H6의 소스가스와 HCl 또는 Cl을 이용하여 실시한다. 제2 성장층(116)을 SiGe막으로 형성할 경우 SEG 공정은 600 내지 750℃의 온도에서 DCS, SiH4 또는 Si2H6의 소스가스와 HCl 또는 Cl을 이용하여 실시한다.Subsequently, an SEG process is performed on the entire structure to form a
이와 같이 제1 성장층(114) 상에 제2 성장층(116)을 형성함으로써 도 6에서 실시되는 LDD 이온주입공정에 의해 형성되는 LDD 확산층(118a 및 118b)을 엘리베이션(elevation) 시키는 것이 가능하다. Thus, by forming the
도 6을 참조하면, LDD 이온주입 마스크용 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 마스크로 이용하여, 'n-' 또는 'p-'이온을 이용한 LDD 이온주입공정을 실시하여 게이트 전극(110)의 양측으로 노출되는 제2 성장층(116)에 얕은 접합영역(Shallow junction)인 LDD 확산층(118a 및 118b)을 형성한다. 이때, LDD 확산층(118a 및 118b)은 제2 성장층(116)은 물론 제1 성장층(114)의 상부까지 확장 되어 형성될 수 있다. Referring to Figure 6, after forming the LDD ion implantation mask the photoresist pattern (not shown) for, using the photoresist pattern as a mask, by performing the LDD ion implantation process using the ion 'n - -' or 'p'
도 7 및 도 8을 참조하면, 전체 구조 상부에 CVD 방식으로 증착공정을 실시하여 LDD 산화막(120) 및 LDD 질화막(122)을 순차적으로 증착한다. 이때, LDD 산화막(120)은 TEOS와 같은 산화막 계열의 물질을 이용하고, LDD 질화막(122)으로는 질화막 계열의 물질을 이용한다 7 and 8, the deposition process is performed on the entire structure by a CVD method to sequentially deposit the
이어서, 전체 구조 상부에 식각 마스크없이 블랭켓(blanket) 또는 에치백(etch back) 방식으로 전면 식각공정을 실시하여 LDD 질화막(122) 및 LDD 산화막(120)을 식각한다. 이로써, 게이트 전극(110)의 양측벽에 LDD 스페이서(124)가 형성된다. Subsequently, the
도 9를 참조하면, 전체 구조 상부에 소스/드레인 이온주입 마스크용 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 마스크로 이용하여, 'n+' 또는 'p+'이온을 이용한 소스/드레인 이온주입공정을 실시하여 깊은 접합영역인 고농도 확산층(126a 및 126b)을 형성한다. 이때, 고농도 확산층(126a 및 126b)는 제1 성장층(114) 내에 형성한다. 이로써, LDD 확산층(118a) 및 고농도 확산층(126a)로 이루어진 소스 확산층(128)과 LDD 확산층(118b) 및 고농도 확산층(126b)으로 이루어진 드레인 확산층(130)이 형성된다. Referring to FIG. 9, after forming a photoresist pattern (not shown) for a source / drain ion implantation mask on the entire structure, a source using 'n + ' or 'p + ' ions using the photoresist pattern as a mask / Drain ion implantation process is performed to form the high
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에서는 소스/드레인 확산층이 형성될 영역에 국부적으로 SiGe막으로 성장층을 형성하고, 이 성장층에 소스/드레인 확산층을 형성함으로써 도핑된 이온들이 채널영역으로 확산되는 것을 억제하여 반도체 소자의 단채널 효과를 억제시킬 수 있다. As described above, in the present invention, a growth layer is formed of a SiGe film locally in a region where a source / drain diffusion layer is to be formed, and a source / drain diffusion layer is formed in the growth layer to suppress diffusion of doped ions into the channel region. Thus, the short channel effect of the semiconductor element can be suppressed.
또한, 본 발명에서는 소스/드레인 확산층이 형성될 영역에 국부적으로 Si막 또는 SiGe막을 형성하여 이 부위에 LDD 확산층을 형성함으로써 얇은 접합영역을 형성할 수 있다.In the present invention, a thin junction region can be formed by locally forming a Si film or a SiGe film in a region where a source / drain diffusion layer is to be formed and forming an LDD diffusion layer in this region.
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- 2002-12-23 KR KR1020020082556A patent/KR100911986B1/en active IP Right Grant
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