KR100909047B1 - LCD Display - Google Patents

LCD Display Download PDF

Info

Publication number
KR100909047B1
KR100909047B1 KR1020020064063A KR20020064063A KR100909047B1 KR 100909047 B1 KR100909047 B1 KR 100909047B1 KR 1020020064063 A KR1020020064063 A KR 1020020064063A KR 20020064063 A KR20020064063 A KR 20020064063A KR 100909047 B1 KR100909047 B1 KR 100909047B1
Authority
KR
South Korea
Prior art keywords
liquid crystal
gate
crystal cell
thin film
film transistor
Prior art date
Application number
KR1020020064063A
Other languages
Korean (ko)
Other versions
KR20040035276A (en
Inventor
박광순
김철세
권순영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020020064063A priority Critical patent/KR100909047B1/en
Publication of KR20040035276A publication Critical patent/KR20040035276A/en
Application granted granted Critical
Publication of KR100909047B1 publication Critical patent/KR100909047B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 화질을 향상시킬 수 있도록 한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device capable of improving image quality.

본 발명의 액정표시장치는 데이터라인들과, 데이터라인들과 교번되도록 배치되는 게이트라인들과, 하나의 데이터라인을 기준으로 지그재그 형태로 배치되는 제 1액정셀 및 제 2액정셀을 구비한다.
The liquid crystal display of the present invention includes data lines, gate lines alternately arranged with the data lines, and a first liquid crystal cell and a second liquid crystal cell arranged in a zigzag form based on one data line.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY} Liquid Crystal Display {LIQUID CRYSTAL DISPLAY}             

도 1은 종래의 액정표시장치를 나타내는 도면. 1 is a view showing a conventional liquid crystal display device.

도 2는 종래의 다른 실시예에 의한 액정표시장치를 나타내는 도면. 2 is a view showing a liquid crystal display device according to another conventional embodiment.

도 3은 도 2에 도시된 액정표시장치의 게이트라인들 및 데이터라인에 공급되는 구동파형을 나타내는 파형도. FIG. 3 is a waveform diagram illustrating driving waveforms supplied to gate lines and data lines of the liquid crystal display shown in FIG. 2.

도 4는 종래의 또 다른 실시예에 의한 액정표시장치를 나타내는 도면. 4 is a view showing a liquid crystal display device according to still another conventional embodiment.

도 5는 본 발명의 제 1실시예에 의한 액정표시장치를 나타내는 도면. 5 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 6은 본 발명의 제 2실시예에 의한 액정표시장치를 나타내는 도면.
6 is a view showing a liquid crystal display device according to a second embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,8,14,20,30 : 액정패널 4,10,16,22,32 : 데이터 드라이버2,8,14,20,30: LCD panel 4,10,16,22,32: Data driver

6,12,18,24,34 : 게이트 드라이버 9,11,13,15,26,28,36,38 : 액정셀
6, 12, 18, 24, 34: gate driver 9, 11, 13, 15, 26, 28, 36, 38: liquid crystal cell

본 발명은 액정표시장치에 관한 것으로 특히, 화질을 향상시킬 수 있도록 한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of improving image quality.

액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal panel having a pixel matrix and a driving circuit for driving the liquid crystal panel. The driving circuit drives the pixel matrix so that the image information is displayed on the display panel.

도 1은 종래의 액정표시장치를 나타내는 도면이다.1 is a view showing a conventional liquid crystal display device.

도 1을 참조하면, 종래의 액정표시장치는 액정패널(2)과, 액정패널(2)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(4)와, 액정패널(2)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(6)를 구비한다.Referring to FIG. 1, a conventional liquid crystal display device includes a liquid crystal panel 2, a data driver 4 for driving data lines DL1 to DLm of the liquid crystal panel 2, and a liquid crystal panel 2. A gate driver 6 for driving the gate lines GL0 to GLn is provided.

액정패널(2)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되어진 액정셀들을 구비한다.The liquid crystal panel 2 is a thin film transistor TFT formed at the intersection of the gate lines GL0 to GLn and the data lines DL1 to DLm, and a liquid crystal connected to the thin film transistor TFT and arranged in a matrix form. With cells.

게이트 드라이버(6)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트 라인들(GL0 내지 GLn)에 순차적으로 게이트신호를 공급한다. 데이터 드라이버(4)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 게이트라인들(GL0 내지 GLn)에 게이트신호가 공급되는 1수평주기마다 1수평라인분의 비디오신호를 데이터라인들(DL1 내지 DLm)로 공급한다. The gate driver 6 sequentially supplies gate signals to the gate lines GL0 to GLn according to a control signal from a timing controller (not shown). The data driver 4 converts the data R, G, and B supplied from the timing controller into a video signal, which is an analog signal, for one horizontal line every one horizontal period in which the gate signal is supplied to the gate lines GL0 to GLn. Is supplied to the data lines DL1 to DLm.

박막 트랜지스터(TFT)는 게이트라인(GL0 내지 GLn)으로부터의 게이트신호에 응답하여 데이터라인(DL1 내지 DLm)으로부터의 데이터를 액정셀로 공급한다. 액정 셀은 액정을 사이에 두고 대면하는 공통전극과, 박막 트랜지스터(TFT)에 접속된 화소전극으로 구성되므로 등가적으로 액정 캐패시터(Clc)로 표시될 수 있다. 이러한 액정셀은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때 까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(도시되지 않음)를 포함한다. The thin film transistor TFT supplies data from the data lines DL1 to DLm to the liquid crystal cell in response to gate signals from the gate lines GL0 to GLn. The liquid crystal cell is composed of a common electrode facing each other with a liquid crystal interposed therebetween, and a pixel electrode connected to the thin film transistor TFT, so that the liquid crystal cell may be equivalently represented as a liquid crystal capacitor Clc. The liquid crystal cell includes a storage capacitor (not shown) connected to the previous gate line to maintain the data voltage charged in the liquid crystal capacitor Clc until the next data voltage is charged.

이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 위치되기 때문에 데이터라인들(DL1 내지 DLm)의 수만큼(즉 m개) 수직라인을 형성한다. 다시 말하여, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다. Since the liquid crystal cells of the conventional liquid crystal display are positioned at the intersections of the gate lines GL0 to GLn and the data lines DL1 to DLm, the number of data lines DL1 to DLm is equal to (m). G) form a vertical line. In other words, the liquid crystal cells are arranged in a matrix to form m vertical lines and n horizontal lines.

여기서 알수 있듯이, 종래에는 m개의 수직라인의 액정셀들을 구동하기 위하여 m개의 데이터라인들(DL1 내지 DLm)을 필요로한다. 따라서, 종래에는 액정패널(2)을 구동하기 위하여 다수의 데이터라인들(DL1 내지 DLm)이 형성되고, 이에 따라 공정시간 및 제조비용이 낭비되는 단점이 있다. 이와 같은 단점을 극복하기 위하여 도 2와 같은 액정표시장치가 IBM에서 제안되었다. As can be seen here, m data lines DL1 to DLm are conventionally required to drive m vertical liquid crystal cells. Therefore, in the related art, a plurality of data lines DL1 to DLm are formed to drive the liquid crystal panel 2, and thus, a process time and a manufacturing cost are wasted. In order to overcome this disadvantage, the liquid crystal display device shown in FIG. 2 has been proposed by IBM.

도 2를 참조하면, 종래의 다른 실시예에 의한 액정표시장치는 액정패널(8)과, 액정패널(8)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(10)와, 액정패널(8)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(12)를 구비한다. Referring to FIG. 2, a liquid crystal display according to another exemplary embodiment includes a liquid crystal panel 8, a data driver 10 for driving data lines DL1 to DLm / 2 of the liquid crystal panel 8. And a gate driver 12 for driving the gate lines GL0 to GLn of the liquid crystal panel 8.

액정패널(8)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(9) 및 제 2액정셀(11)들을 구비한다. 제 1액정셀(9)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(11)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(9) 및 제 2액정셀(11)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 종래의 다른 실시예에 의한 액정표시장치는 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다. The liquid crystal panel 8 includes the first liquid crystal cell 9 and the second liquid crystal cell 11 formed at the intersection of the gate lines GL0 to GLn and the data lines DL1 to DLm / 2. The first liquid crystal cell 9 is formed on the left side of the data line DL. The second liquid crystal cell 11 is formed on the right side of the data line DL. That is, the first liquid crystal cell 9 and the second liquid crystal cell 11 are formed at left and right sides with one data line DL interposed therebetween, and supply a video signal from adjacent data lines DL. Receive. In other words, the first liquid crystal cell 9 and the second liquid crystal cell 11 which are vertically adjacent to each other are supplied with a video signal from one data line DL, and thus liquid crystals according to another conventional embodiment. In the display device, the number of data lines DL is reduced by half compared to the liquid crystal display device shown in FIG. 1.

한편, 제 1액정셀(9)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 드레인단자에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. 여기서, 액정 캐피시터(Clc)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다. On the other hand, the first liquid crystal cell 9 includes first and second thin film transistors TFT1 and TFT2. The gate terminal of the first thin film transistor TFT1 is connected to the i (i is an integer) th gate line GLi, and the source terminal is connected to the i + 1 th gate line GLi + 1. The gate terminal of the second thin film transistor TFT2 is connected to the drain terminal of the first thin film transistor TFT1 and the source terminal is connected to the adjacent data line DL, and the drain terminal is the liquid crystal capacitor Clc (that is, Pixel electrode). Here, the liquid crystal capacitor Clc is represented by equally representing the common electrode facing the liquid crystal and the pixel electrode connected to the second thin film transistor TFT2.

제 2액정셀(11)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. The second liquid crystal cell 11 includes a third thin film transistor TFT3. The gate terminal of the third thin film transistor TFT3 is connected to the i-th gate line GLi, the source terminal is connected to an adjacent data line DL, and the drain terminal thereof is the liquid crystal capacitor Clc (that is, the pixel electrode). Is connected to.

게이트 드라이버(12)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따 라 게이트라인들(GL0 내지 GLn)에 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 순차적으로 공급한다. 여기서, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다. 데이터 드라이버(10)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다. The gate driver 12 sequentially supplies the first gate signal SP1 and the second gate signal SP2 to the gate lines GL0 to GLn according to a control signal from a timing controller (not shown). Here, the first gate signal SP1 is supplied after the second gate signal SP2 is supplied and has a narrower width than the second gate signal SP2. The data driver 10 converts the data R, G, and B supplied from the timing controller into a video signal, which is an analog signal, and supplies them to the data lines DL1 through DLm / 2.

이와 같은 종래의 다른 실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다. The driving process of the liquid crystal display according to another exemplary embodiment will be described in detail with reference to FIG. 3. FIG. 3 is a diagram illustrating a process of driving the i-th gate line GLi and the i + 1 th gate line GLi + 1.

도 3을 참조하면, 게이트 드라이버(12)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다. Referring to FIG. 3, the gate driver 12 supplies the first gate signal SP1 to the i + 1 th gate line GLi + 1 and the second gate signal SP2 to the i th gate line GLi. ). Here, since the width of the second gate signal SP2 is set to be wider than the width of the first gate signal SP1, the first gate signal SP1 and the second gate signal SP2 simultaneously operate during the first period TA. Only the second gate signal SP2 is applied during the second period TB subsequent to the first period TA.

제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(9)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(9)에 형성된 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된다. 이때, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)에 의해 제 1박막 트랜지스터(TFT1)가 턴-온되기 때문에 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된 제 1게이트신호(SP1)는 제 2박막 트랜지스터(TFT2)의 게이트단자로 공급되어 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 제 2박막 트랜지스터(TFT2)가 턴-온되면 데이터라인(DL)으로 공급되는 제 1비디오신호(DA)가 제 1액정셀(9)의 액정 캐패시터(Clc)로 공급된다. 즉, 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)에 형성된 제 1액정셀(9)들에 제 1비디오신호(DA)가 공급된다. During a first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cell 9 connected to the i-th gate line GLi. In detail, the first gate signal SP1 supplied to the i + 1 th gate line GLi + 1 is the first thin film transistor formed on the first liquid crystal cell 9 of the i th gate line GLi. It is supplied to the source terminal of (TFT1). At this time, since the first thin film transistor TFT1 is turned on by the second gate signal SP2 supplied to the i-th gate line GLi, the first thin film transistor TFT1 is supplied to the source terminal of the first thin film transistor TFT1. The gate signal SP1 is supplied to the gate terminal of the second thin film transistor TFT2 to turn on the second thin film transistor TFT2. When the second thin film transistor TFT2 is turned on, the first video signal DA supplied to the data line DL is supplied to the liquid crystal capacitor Clc of the first liquid crystal cell 9. That is, the first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cells 9 formed in the i-th gate line GLi.

이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 접속된 제 3박막 트랜지스터(TFT3)가 턴-온된다. 제 3박막 트랜지스터(TFT3)가 턴-온되면 제 2기간(TB)동안 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀(11)로 공급된다. Subsequently, in the second period TB, the third thin film transistor TFT3 connected to the i-th gate line GLi is turned on. When the third thin film transistor TFT3 is turned on, the second video signal DB supplied to the data line DL is supplied to the second liquid crystal cell 11 during the second period TB.

즉, 종래의 다른 실시예에 의한 액정표시장치에 의하면 하나의 데이터라인(DL)을 이용하여 좌/우로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)을 구동할 수 있다. That is, according to the liquid crystal display according to another exemplary embodiment of the present invention, the first liquid crystal cell 9 and the second liquid crystal cell 11 positioned to the left and right adjacent to each other may be driven using one data line DL. have.

하지만, 이와 같은 종래의 다른 실시예에 의한 액정표시장치는 동일한 수평라인에 서로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)에 공급되는 비디오신호(DA,DB)가 서로 상이한 시점에 인가된다. 즉, 수직라인에 일렬로 배치된 제 1액정셀들(9)에 제 1비디오신호(DA)가 공급된 후 제 2액정셀들(11)에 제 2비디오신호(DB)가 공급된다. 이와 같이, 비디오신호(DA,DB)의 인가시간이 상이하게 되면 제 2액정셀들(11)에 공급되는 제 2비디오신호(DB)에 의하여 제 1액정셀들(9)에 충전된 제 1비디오신호(DA)의 값이 변하게 된다. However, the liquid crystal display according to another exemplary embodiment of the related art has a video signal DA and DB supplied to the first liquid crystal cell 9 and the second liquid crystal cell 11 positioned adjacent to each other on the same horizontal line. Applied at different times. That is, after the first video signal DA is supplied to the first liquid crystal cells 9 arranged in a vertical line, the second video signal DB is supplied to the second liquid crystal cells 11. As such, when the application time of the video signals DA and DB is different, the first charged in the first liquid crystal cells 9 is supplied by the second video signal DB supplied to the second liquid crystal cells 11. The value of the video signal DA is changed.

다시 말하여, 제 1액정셀들(9) 및 제 2액정셀들(11) 사이에 등가적으로 기생 캐패시터가 형성되고, 이 기생 캐패시터에 의해 제 2액정셀들(11)에 공급되는 제 2비디오신호(DB)가 제 1액정셀들(9)에 충전된 제 1비디오신호(DA)의 값을 변화시키게 된다. 따라서, 종래의 다른 실시예에 의한 액정표시장치는 수직으로 배치된 제 1액정셀(9) 및 제 2액정셀(11) 간의 구동조건의 차이에 의하여 세로 딤(dim) 현상이 나타나게 된다. In other words, a parasitic capacitor is equivalently formed between the first liquid crystal cells 9 and the second liquid crystal cells 11, and a second parasitic capacitor supplied to the second liquid crystal cells 11 by the parasitic capacitor. The video signal DB changes the value of the first video signal DA charged in the first liquid crystal cells 9. Accordingly, in the liquid crystal display according to another exemplary embodiment, a vertical dim phenomenon occurs due to a difference in driving conditions between the first liquid crystal cell 9 and the second liquid crystal cell 11 arranged vertically.

또한, 제 2액정셀(11)은 하나의 게이트라인(GL)에 게이트신호가 공급될 때 비디오신호를 충전하고, 제 1액정셀(9)은 2개의 게이트라인(GL)에 게이트신호가 공급될 때 비디오신호를 충전한다. 이때, 제 1액정셀(9)은 두개의 박막 트랜지스터(TFT1,TFT2)를 경유하여 공급되는 게이트신호에 의하여 구동되고, 제 2액정셀(11)은 하나의 박막 트랜지스터(TFT3)에 공급되는 게이트신호에 의하여 구동된다. 즉, 제 1액정셀(9) 및 제 2액정셀(11)에는 동일한 전압레벨을 가지는 게이트신호가 공급되지 못하게 된다. 따라서, 종래의 다른 실시예에 의한 액정표시장치는 수직으로 배치된 제 1액정셀(9) 및 제 2액정셀(11) 간의 구동조건의 차이에 의하여 세로 딤(dim) 현상이 나타나게 된다. In addition, the second liquid crystal cell 11 charges a video signal when a gate signal is supplied to one gate line GL, and the first liquid crystal cell 9 supplies a gate signal to two gate lines GL. Charges the video signal when In this case, the first liquid crystal cell 9 is driven by a gate signal supplied through two thin film transistors TFT1 and TFT2, and the second liquid crystal cell 11 is a gate supplied to one thin film transistor TFT3. Driven by a signal. That is, the gate signal having the same voltage level cannot be supplied to the first liquid crystal cell 9 and the second liquid crystal cell 11. Accordingly, in the liquid crystal display according to another exemplary embodiment, a vertical dim phenomenon occurs due to a difference in driving conditions between the first liquid crystal cell 9 and the second liquid crystal cell 11 arranged vertically.

한편, 도 2에 도시된 액정표시장치와 마찬가지로 데이터라인들(DL)의 수를 줄이기 위하여 도 4와 같은 액정표시장치가 한양대학교에서 제안되었다. Meanwhile, in order to reduce the number of data lines DL, a liquid crystal display as shown in FIG. 4 has been proposed at Hanyang University.

도 4를 참조하면, 종래의 또 다른 실시예에 의한 액정표시장치는 액정패널(14)과, 액정패널(14)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(16)와, 액정패널(14)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(18)를 구비한다. Referring to FIG. 4, the liquid crystal display according to another exemplary embodiment of the present invention includes a liquid crystal panel 14 and a data driver 16 for driving the data lines DL1 to DLm / 2 of the liquid crystal panel 14. And a gate driver 18 for driving the gate lines GL0 to GLn of the liquid crystal panel 14.

액정패널(14)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(13) 및 제 2액정셀(15)들을 구비한다. 제 1액정셀(13)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(15)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(13) 및 제 2액정셀(15)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(13) 및 제 2액정셀(15)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 종래의 또 다른 실시예에 의한 액정표시장치는 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다. The liquid crystal panel 14 includes the first liquid crystal cell 13 and the second liquid crystal cell 15 formed at the intersection of the gate lines GL0 to GLn and the data lines DL1 to DLm / 2. The first liquid crystal cell 13 is formed on the left side of the data line DL. The second liquid crystal cell 15 is formed on the right side of the data line DL. That is, the first liquid crystal cell 13 and the second liquid crystal cell 15 are formed at left and right sides with one data line DL interposed therebetween, and supply a video signal from adjacent data lines DL. Receive. In other words, the first liquid crystal cell 13 and the second liquid crystal cell 15 which are vertically adjacent to each other are supplied with a video signal from one data line DL, and accordingly, according to another conventional embodiment The number of data lines DL is reduced by half compared to the liquid crystal display shown in FIG. 1.

한편, 제 1액정셀(13)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i+1번째 게이트라인(GLi+1)에 접속됨과 아울러 소오스단자는 제 2박막 트랜지스터(TFT2)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. Meanwhile, the first liquid crystal cell 13 includes first and second thin film transistors TFT1 and TFT2. The gate terminal of the second thin film transistor TFT2 is connected to the i (i is an integer) th gate line GLi, and the source terminal is connected to an adjacent data line DL. The gate terminal of the first thin film transistor TFT1 is connected to the i + 1 th gate line GLi + 1, the source terminal is connected to the drain terminal of the second thin film transistor TFT2, and the drain terminal is connected to the liquid crystal capacitor Clc. (I.e., pixel electrodes).

제 2액정셀(16)은 제 3박막 트랜지스터(TFT3) 및 제 4박막 트랜지스터(TFT4) 를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 4박막 트랜지스터(TFT4)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 제 3박막 트랜지스터(TFT3)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. The second liquid crystal cell 16 includes a third thin film transistor TFT3 and a fourth thin film transistor TFT4. The gate terminal of the third thin film transistor TFT3 is connected to the i-th gate line GLi, and the source terminal is connected to an adjacent data line DL. The gate terminal of the fourth thin film transistor TFT4 is connected to the i-th gate line GLi, the source terminal is connected to the drain terminal of the third thin film transistor TFT3, and the drain terminal is the liquid crystal capacitor Clc (that is, Pixel electrode).

게이트 드라이버(18)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 2게이트신호(SP2) 및 제 1게이트신호(SP1)를 순차적으로 공급한다. 여기서, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다. 데이터 드라이버(16)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다. The gate driver 18 sequentially supplies the second gate signal SP2 and the first gate signal SP1 to the gate lines GL0 to GLn according to a control signal from a timing controller (not shown). Here, the first gate signal SP1 is supplied after the second gate signal SP2 is supplied and has a narrower width than the second gate signal SP2. The data driver 16 converts the data R, G, and B supplied from the timing controller into a video signal, which is an analog signal, and supplies them to the data lines DL1 through DLm / 2.

이와 같은 종래의 또 다른 실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다. A driving process of the liquid crystal display according to another exemplary embodiment as described above will be described in detail with reference to FIG. 3. FIG. 3 is a diagram illustrating a process of driving the i-th gate line GLi and the i + 1 th gate line GLi + 1.

도 3을 참조하면, 게이트 드라이버(18)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다. Referring to FIG. 3, the gate driver 18 supplies the first gate signal SP1 to the i + 1 th gate line GLi + 1 and the second gate signal SP2 to the i th gate line GLi. ). Here, since the width of the second gate signal SP2 is set to be wider than the width of the first gate signal SP1, the first gate signal SP1 and the second gate signal SP2 simultaneously operate during the first period TA. Only the second gate signal SP2 is applied during the second period TB subsequent to the first period TA.                         

제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(13)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(13)에 형성된 제 1박막 트랜지스터(TFT1)를 턴-온시킨다. 또한, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)는 제 i번째 게이트라인(GLi)의 제 1액정셀(13)에 형성된 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 즉, 제 1기간(TA)에는 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)가 턴-온되어 제 1액정셀(13)들에 제 1비디오신호(DA)가 공급된다. During a first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cell 13 connected to the i-th gate line GLi. In detail, the first gate signal SP1 supplied to the i + 1 th gate line GLi + 1 is the first thin film transistor formed on the first liquid crystal cell 13 of the i th gate line GLi. Turn on (TFT1). In addition, the second gate signal SP supplied to the i-th gate line GLi turns on the second thin film transistor TFT2 formed in the first liquid crystal cell 13 of the i-th gate line GLi. Let's do it. That is, in the first period TA, the first and second thin film transistors TFT1 and TFT2 are turned on to supply the first video signal DA to the first liquid crystal cells 13.

이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)에 의해 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온된다. 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온되면 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀들(15)로 공급된다. Subsequently, in the second period TB, the third and fourth thin film transistors TFT3 and TFT4 are turned on by the second gate signal SP supplied to the i-th gate line GLi. When the third and fourth thin film transistors TFT3 and TFT4 are turned on, the second video signal DB, which is supplied to the data line DL, is supplied to the second liquid crystal cells 15.

즉, 종래의 또 다른 실시예에 의한 액정표시장치에 의하면 하나의 데이터라인(DL)을 이용하여 좌/우로 인접되게 위치된 제 1액정셀(13) 및 제 2액정셀(15)을 구동할 수 있다. That is, according to the liquid crystal display according to another exemplary embodiment, the first liquid crystal cell 13 and the second liquid crystal cell 15 positioned adjacent to the left / right side by using one data line DL may be driven. Can be.

하지만, 이와 같은 종래의 다른 실시예에 의한 액정표시장치는 동일한 수평라인에 서로 인접되게 위치된 제 1액정셀(13) 및 제 2액정셀(15)에 공급되는 비디오신호(DA,DB)가 서로 상이한 시점에 인가된다. 즉, 수직라인에 일렬로 배치된 제 1액정셀들(13)에 제 1비디오신호(DA)가 공급된 후 제 2액정셀들(12)에 제 2비디오신호(DB)가 공급된다. 이와 같이, 비디오신호(DA,DB)의 인가시간이 상이하게 되면 제 2액정셀들(15)에 공급되는 제 2비디오신호(DB)에 의하여 제 1액정셀들(13)에 충전된 제 1비디오신호(DA)의 값이 변하게 된다. However, the liquid crystal display according to another exemplary embodiment of the related art has a video signal DA and DB supplied to the first liquid crystal cell 13 and the second liquid crystal cell 15 positioned adjacent to each other on the same horizontal line. Applied at different times. That is, the first video signal DA is supplied to the first liquid crystal cells 13 arranged in a line in a vertical line, and then the second video signal DB is supplied to the second liquid crystal cells 12. As described above, when the application times of the video signals DA and DB are different, the first charged in the first liquid crystal cells 13 is supplied by the second video signal DB supplied to the second liquid crystal cells 15. The value of the video signal DA is changed.

다시 말하여, 제 1액정셀들(13) 및 제 2액정셀들(15) 사이에 등가적으로 기생 캐패시터가 형성되고, 이 기생 캐패시터에 의해 제 2액정셀들(15)에 공급되는 제 2비디오신호(DB)가 제 1액정셀들(13)에 충전된 제 1비디오신호(DA)의 값을 변화시키게 된다. 따라서, 종래의 또 다른 실시예에 의한 액정표시장치는 수직으로 배치된 제 1액정셀(13) 및 제 2액정셀(15) 간의 구동조건의 차이에 의하여 세로 딤(dim) 현상이 나타나게 된다. In other words, a parasitic capacitor is equivalently formed between the first liquid crystal cells 13 and the second liquid crystal cells 15, and the second parasitic capacitor is supplied to the second liquid crystal cells 15 by the parasitic capacitor. The video signal DB changes the value of the first video signal DA charged in the first liquid crystal cells 13. Accordingly, in the liquid crystal display according to another exemplary embodiment, a vertical dim phenomenon occurs due to a difference in driving conditions between the first liquid crystal cell 13 and the second liquid crystal cell 15 which are vertically disposed.

또한, 제 2액정셀(15)은 하나의 게이트라인(GL)에 게이트신호가 공급될 때 비디오신호를 충전하고, 제 1액정셀(13)은 2개의 게이트라인(GL)에 게이트신호가 공급될 때 비디오신호를 충전한다. 즉, 제 1액정셀(13) 및 제 2액정셀(15)에는 동일한 전압레벨을 가지는 게이트신호가 공급되지 못하게 된다. 따라서, 종래의 또 다른 실시예에 의한 액정표시장치는 수직으로 배치된 제 1액정셀(13) 및 제 2액정셀(15) 간의 구동조건의 차이에 의하여 세로 딤(dim) 현상이 나타나게 된다.
In addition, the second liquid crystal cell 15 charges a video signal when a gate signal is supplied to one gate line GL, and the first liquid crystal cell 13 supplies a gate signal to two gate lines GL. Charges the video signal when That is, the gate signal having the same voltage level cannot be supplied to the first liquid crystal cell 13 and the second liquid crystal cell 15. Accordingly, in the liquid crystal display according to another exemplary embodiment, a vertical dim phenomenon occurs due to a difference in driving conditions between the first liquid crystal cell 13 and the second liquid crystal cell 15 which are vertically disposed.

따라서, 본 발명의 목적은 화질을 향상시킬 수 있도록 한 액정표시장치를 제공하는 것이다.
Accordingly, it is an object of the present invention to provide a liquid crystal display device capable of improving image quality.

상기 목적을 달성하기 위하여 본 발명의 액정표시장치는 데이터라인들과, 데이터라인들과 교번되도록 배치되는 게이트라인들과, 하나의 데이터라인을 기준으로 지그재그 형태로 배치되는 제 1액정셀 및 제 2액정셀을 구비한다. In order to achieve the above object, the liquid crystal display of the present invention includes data lines, gate lines arranged to alternate with the data lines, and first liquid crystal cells and second cells arranged in a zigzag form based on one data line. A liquid crystal cell is provided.

상기 제 1액정셀 및 제 2액정셀들은 수평라인에서 교번되게 배치된다. The first liquid crystal cell and the second liquid crystal cell are alternately arranged in a horizontal line.

상기 제 1액정셀은; i(i는 정수)번째 게이트라인에 게이트단자가 접속되고, i+1번째 게이트라인에 소오스단자가 접속된 제 1박막 트랜지스터와; 제 1박막 트랜지스터의 드레인단자에 자신의 게이트단자가 접속됨과 아울러 소오스단자가 기준이 되는 데이터라인에 접속되고, 드레인단자가 제 1액정셀에 포함된 화소전극에 접속되는 제 2박막 트랜지스터를 구비한다. The first liquid crystal cell is; a first thin film transistor having a gate terminal connected to an i (i is an integer) th gate line and a source terminal connected to an i + 1 th gate line; A second thin film transistor having a gate terminal thereof connected to a drain terminal of the first thin film transistor, a source terminal connected to a reference data line, and a drain terminal connected to a pixel electrode included in the first liquid crystal cell. .

상기 제 2액정셀은; i번째 게이트라인에 게이트단자가 접속됨과 아울러 소오스단자가 기준이 되는 데이터라인에 접속되고, 드레인단자가 제 2액정셀에 포함된 화소전극에 접속되는 제 3박막 트랜지스터를 구비한다. The second liquid crystal cell is; A third thin film transistor includes a gate terminal connected to an i-th gate line, a source terminal connected to a reference data line, and a drain terminal connected to a pixel electrode included in a second liquid crystal cell.

상기 제 1액정셀은; i(i는 정수)+1번째 게이트라인에 게이트단자가 접속되고, 드레인단자가 제 1액정셀에 포함된 화소전극에 접속되는 제 1박막 트랜지스터와; 제 1박막 트랜지스터의 소오스단자에 자신의 드레인단자가 접속됨과 아울러 게이트단자가 i번째 게이트라인에 접속되고, 소오스단자가 기준이 되는 데이터라인에 접속되는 제 2박막 트랜지스터를 구비한다. The first liquid crystal cell is; a first thin film transistor having a gate terminal connected to an i (i is an integer) + first gate line and a drain terminal connected to a pixel electrode included in the first liquid crystal cell; A second thin film transistor is connected to the source terminal of the first thin film transistor, the gate terminal thereof is connected to the i-th gate line, and the source terminal is connected to the data line on which the source terminal is referenced.

상기 제 2액정셀은; i번째 게이트라인에 게이트단자가 접속되고, 기준이 되 는 데이터라인에 소오스단자가 접속되는 제 3박막 트랜지스터와, 제 3박막 트랜지스터의 드레인단자에 자신의 소오스단자가 접속됨과 아울러 게이트단자가 i번재 게이트라인에 접속되고, 드레인단자가 제 2액정셀에 포함된 화소전극에 접속되는 제 4박막 트랜지스터를 구비한다. The second liquid crystal cell is; a third thin film transistor having a gate terminal connected to an i-th gate line, a source terminal connected to a reference data line, and a source terminal thereof connected to a drain terminal of the third thin film transistor, and a gate terminal having And a fourth thin film transistor connected to the gate line and having a drain terminal connected to the pixel electrode included in the second liquid crystal cell.

본 발명의 액정표시장치는 데이터라인들과, 데이터라인들과 교번적으로 배치되는 게이트라인들의 교차부에 위치되는 다수의 제 1 및 제 2액정셀들을 구비하며, 제 1 및 제 2액정셀들은 수직 및 수평라인에서 교번적으로 배치된다. The liquid crystal display of the present invention includes a plurality of first and second liquid crystal cells positioned at intersections of data lines and gate lines alternately arranged with the data lines. It is arranged alternately in vertical and horizontal lines.

상기 제 1액정셀은 i(i는 정수)번째 게이트라인에 게이트단자가 접속되고, i+1번째 게이트라인에 소오스단자가 접속된 제 1박막 트랜지스터와; 제 1박막 트랜지스터의 드레인단자에 자신의 게이트단자가 접속됨과 아울러 소오스단자가 기준이 되는 데이터라인에 접속되고, 드레인단자가 제 1액정셀에 포함된 화소전극에 접속되는 제 2박막 트랜지스터를 구비한다. The first liquid crystal cell includes: a first thin film transistor having a gate terminal connected to an i (i is an integer) gate line and a source terminal connected to an i + 1 th gate line; A second thin film transistor having a gate terminal thereof connected to a drain terminal of the first thin film transistor, a source terminal connected to a reference data line, and a drain terminal connected to a pixel electrode included in the first liquid crystal cell. .

상기 제 2액정셀은 i번째 게이트라인에 게이트단자가 접속됨과 아울러 소오스단자가 기준이 되는 데이터라인에 접속되고, 드레인단자가 제 2액정셀에 포함된 화소전극에 접속되는 제 3박막 트랜지스터를 구비한다. The second liquid crystal cell includes a third thin film transistor having a gate terminal connected to an ith gate line, a source terminal connected to a reference data line, and a drain terminal connected to a pixel electrode included in the second liquid crystal cell. do.

상기 제 1액정셀은 i(i는 정수)+1번째 게이트라인에 게이트단자가 접속되고, 드레인단자가 제 1액정셀에 포함된 화소전극에 접속되는 제 1박막 트랜지스터와; 제 1박막 트랜지스터의 소오스단자에 자신의 드레인단자가 접속됨과 아울러 게이트단자가 i번째 게이트라인에 접속되고, 소오스단자가 상기 기준이 되는 데이터라인에 접속되는 제 2박막 트랜지스터를 구비한다. The first liquid crystal cell includes: a first thin film transistor having a gate terminal connected to an i (i is an integer) + first gate line and a drain terminal connected to a pixel electrode included in the first liquid crystal cell; A second thin film transistor is connected to the source terminal of the first thin film transistor, the gate terminal thereof is connected to the i-th gate line, and the source terminal is connected to the data line which is the reference.                     

상기 제 2액정셀은 i번째 게이트라인에 게이트단자가 접속되고, 기준이 되는 데이터라인에 소오스단자가 접속되는 제 3박막 트랜지스터와, 제 3박막 트랜지스터의 드레인단자에 자신의 소오스단자가 접속됨과 아울러 게이트단자가 i번재 게이트라인에 접속되고, 드레인단자가 제 2액정셀에 포함된 화소전극에 접속되는 제 4박막 트랜지스터를 구비한다. The second liquid crystal cell includes a third thin film transistor having a gate terminal connected to an i-th gate line, a source terminal connected to a reference data line, and a source terminal thereof connected to a drain terminal of the third thin film transistor. And a fourth thin film transistor having a gate terminal connected to the i-th gate line and a drain terminal connected to a pixel electrode included in the second liquid crystal cell.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 5 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 6.

도 5는 본 발명의 제 1실시예에 의한 액정표시장치를 나타내는 도면이다. 5 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 5를 참조하면, 본 발명의 제 1실시예에 의한 액정표시장치는 액정패널(20)과, 액정패널(20)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(22)와, 액정패널(20)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(24)를 구비한다. Referring to FIG. 5, the liquid crystal display according to the first exemplary embodiment of the present invention includes a liquid crystal panel 20 and a data driver 22 for driving the data lines DL1 to DLm / 2 of the liquid crystal panel 20. And a gate driver 24 for driving the gate lines GL0 to GLn of the liquid crystal panel 20.

액정패널(20)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(26) 및 제 2액정셀(28)들을 구비한다. 제 1액정셀(26) 및 제 2액정셀(28)은 데이터라인(DL)을 기준으로 지그재그 형태로 배치된다. 즉, i-1(i는 정수)번째 수평라인에서 제 1액정셀(26)은 기수번째 수직라인에 배치되고, 제 2액정셀(28)은 우수번째 수직라인에 배치된다. 또한, i번째 수평라인에서 제 1액정셀(26)은 우수번째 수직라인에 배치되고, 제 2액정셀(28)은 기수 번째 수직라인에 배치된다. 이와 같이 데이터라인(DL)을 기준으로 지그재그 형태로 배치된 제 1액정셀(26) 및 제 2액정셀(28)은 기준이된(인접한) 데이터라인(DL)으로부터 비디오신호를 공급받는다. The liquid crystal panel 20 includes first liquid crystal cells 26 and second liquid crystal cells 28 formed at the intersections of the gate lines GL0 to GLn and the data lines DL1 to DLm / 2. The first liquid crystal cell 26 and the second liquid crystal cell 28 are arranged in a zigzag form based on the data line DL. That is, in the i-1 (i is an integer) horizontal line, the first liquid crystal cell 26 is disposed on the odd-numbered vertical line, and the second liquid crystal cell 28 is disposed on the even-numbered vertical line. In addition, in the i-th horizontal line, the first liquid crystal cell 26 is disposed in the even-numbered vertical line, and the second liquid crystal cell 28 is disposed in the odd-numbered vertical line. As described above, the first liquid crystal cell 26 and the second liquid crystal cell 28 arranged in a zigzag form with respect to the data line DL receive a video signal from the reference (adjacent) data line DL.

제 1액정셀(26)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 드레인단자에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)에 접속된다. 여기서, 액정 캐피시터(Clc)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다. The first liquid crystal cell 26 includes first and second thin film transistors TFT1 and TFT2. The gate terminal of the first thin film transistor TFT1 is connected to the i-th gate line GLi, and the source terminal is connected to the i + 1 th gate line GLi + 1. The gate terminal of the second thin film transistor TFT2 is connected to the drain terminal of the first thin film transistor TFT1, the source terminal is connected to the adjacent data line DL, and the drain terminal is connected to the liquid crystal capacitor Clc. . Here, the liquid crystal capacitor Clc is represented by equally representing the common electrode facing the liquid crystal and the pixel electrode connected to the second thin film transistor TFT2.

제 2액정셀(28)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. The second liquid crystal cell 28 includes a third thin film transistor TFT3. The gate terminal of the third thin film transistor TFT3 is connected to the i-th gate line GLi, the source terminal is connected to an adjacent data line DL, and the drain terminal thereof is the liquid crystal capacitor Clc (that is, the pixel electrode). Is connected to.

게이트 드라이버(24)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 2게이트신호 및 제 1게이트신호를 순차적으로 공급한다. 여기서, 제 1게이트신호는 제 2게이트신호가 공급된 후에 공급되며 제 2게이트신호보다 좁은 폭을 갖는다. 데이터 드라이버(22)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다. The gate driver 24 sequentially supplies the second gate signal and the first gate signal to the gate lines GL0 to GLn according to a control signal from a timing controller (not shown). Here, the first gate signal is supplied after the second gate signal is supplied and has a narrower width than the second gate signal. The data driver 22 converts the data R, G, and B supplied from the timing controller into a video signal, which is an analog signal, and supplies them to the data lines DL1 through DLm / 2.                     

이와 같은 본 발명의 제 1실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다. The driving process of the liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIG. 3. FIG. 3 is a diagram illustrating a process of driving the i-th gate line GLi and the i + 1 th gate line GLi + 1.

도 3을 참조하면, 게이트 드라이버(24)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다. Referring to FIG. 3, the gate driver 24 supplies the first gate signal SP1 to the i + 1 th gate line GLi + 1 and the second gate signal SP2 to the i th gate line GLi. ). Here, since the width of the second gate signal SP2 is set to be wider than the width of the first gate signal SP1, the first gate signal SP1 and the second gate signal SP2 simultaneously operate during the first period TA. Only the second gate signal SP2 is applied during the second period TB subsequent to the first period TA.

제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(26)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(26)에 형성된 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된다. 이때, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)에 의해 제 1박막 트랜지스터(TFT1)가 턴-온되기 때문에 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된 제 1게이트신호(SP1)는 제 2박막 트랜지스터(TFT2)의 게이트단자로 공급되어 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 제 2박막 트랜지스터(TFT2)가 턴-온되면 데이터라인(DL)으로 공급되는 제 1비디오신호(DA)가 제 1액정셀(26)의 액정 캐패시터(Clc)로 공급된다. 즉, 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)에 형성된 제 1액정셀(26)들에 제 1비디오신호(DA)가 공급된다. During a first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cell 26 connected to the i-th gate line GLi. In detail, the first gate signal SP1 supplied to the i + 1 th gate line GLi + 1 is the first thin film transistor formed on the first liquid crystal cell 26 of the i th gate line GLi. It is supplied to the source terminal of (TFT1). At this time, since the first thin film transistor TFT1 is turned on by the second gate signal SP2 supplied to the i-th gate line GLi, the first thin film transistor TFT1 is supplied to the source terminal of the first thin film transistor TFT1. The gate signal SP1 is supplied to the gate terminal of the second thin film transistor TFT2 to turn on the second thin film transistor TFT2. When the second thin film transistor TFT2 is turned on, the first video signal DA supplied to the data line DL is supplied to the liquid crystal capacitor Clc of the first liquid crystal cell 26. That is, the first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cells 26 formed in the i-th gate line GLi.

이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 접속된 제 3박막 트랜지스터(TFT3)가 턴-온된다. 제 3박막 트랜지스터(TFT3)가 턴-온되면 제 2기간(TB)동안 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀(28)로 공급된다. 본 발명의 제 1실시예에서는 이와 같은 과정을 반복하며 액정패널(20)을 구동하게 된다. Subsequently, in the second period TB, the third thin film transistor TFT3 connected to the i-th gate line GLi is turned on. When the third thin film transistor TFT3 is turned on, the second video signal DB, which is supplied to the data line DL during the second period TB, is supplied to the second liquid crystal cell 28. In the first embodiment of the present invention, such a process is repeated to drive the liquid crystal panel 20.

한편, 본 발명의 제 1실시예에서는 본원의 종래기술의 문제점에 기재한 바와 같이 제 2액정셀(28)에 공급되는 제 2비디오신호(DB)에 의하여 제 1액정셀(26)에 충전된 제 1비디오신호(DA)의 값이 변하게 된다. 하지만, 본 발명에서 제 1액정셀(26) 및 제 2액정셀(28)은 데이터라인(DL)을 기준으로 지그재그로 배치되어 있기 때문에 라인 형태의 세로 딤(Dim) 현상을 방지할 수 있다. 다시 말하여, 본 발명의 제 1실시예에서는 데이터라인(DL)을 기준으로 제 1액정셀(26) 및 제 2액정셀(28)을 지그재그 형태로 배치하여 화질을 향상시킬 수 있다. Meanwhile, in the first embodiment of the present invention, the first liquid crystal cell 26 is charged by the second video signal DB supplied to the second liquid crystal cell 28, as described in the problems of the related art. The value of the first video signal DA is changed. However, in the present invention, since the first liquid crystal cell 26 and the second liquid crystal cell 28 are arranged in a zigzag pattern with respect to the data line DL, the vertical dim phenomenon in the form of a line may be prevented. In other words, in the first embodiment of the present invention, the first liquid crystal cell 26 and the second liquid crystal cell 28 may be arranged in a zigzag form based on the data line DL to improve image quality.

도 6은 본 발명의 제 2실시예에 의한 액정표시장치를 나타내는 도면이다.6 is a view showing a liquid crystal display device according to a second embodiment of the present invention.

도 6을 참조하면, 본 발명의 제 2실시예에 의한 액정표시장치는 액정패널(30)과, 액정패널(30)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(32)와, 액정패널(30)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(34)를 구비한다. Referring to FIG. 6, the liquid crystal display according to the second exemplary embodiment of the present invention includes a liquid crystal panel 30 and a data driver 32 for driving the data lines DL1 to DLm / 2 of the liquid crystal panel 30. ) And a gate driver 34 for driving the gate lines GL0 to GLn of the liquid crystal panel 30.                     

액정패널(30)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(36) 및 제 2액정셀(38)들을 구비한다. 제 1액정셀(36) 및 제 2액정셀(38)은 데이터라인(DL)을 기준으로 지그재그 형태로 배치된다. 즉, i번째 수평라인에서 제 1액정셀(36)은 우수번째 수직라인에 배치되고, 제 2액정셀(38)은 기수번째 수직라인에 배치된다. 또한, i+1번째 수평라인에서 제 1액정셀(36)은 기수번째 수직라인에 배치되고, 제 2액정셀(38)은 우수번째 수직라인에 배치된다. 이와 같이 데이터라인(DL)을 기준으로 지그재그 형태로 배치된 제 1액정셀(36) 및 제 2액정셀(38)은 기준이된 데이터라인(DL)으로부터 비디오신호를 공급받는다. The liquid crystal panel 30 includes the first liquid crystal cell 36 and the second liquid crystal cell 38 formed at the intersection of the gate lines GL0 to GLn and the data lines DL1 to DLm / 2. The first liquid crystal cell 36 and the second liquid crystal cell 38 are arranged in a zigzag form based on the data line DL. That is, in the i-th horizontal line, the first liquid crystal cell 36 is disposed in the even-numbered vertical line, and the second liquid crystal cell 38 is disposed in the odd-numbered vertical line. In addition, in the i + 1th horizontal line, the first liquid crystal cell 36 is disposed on the odd-numbered vertical line, and the second liquid crystal cell 38 is disposed on the even-numbered vertical line. As described above, the first liquid crystal cell 36 and the second liquid crystal cell 38 arranged in a zigzag form with respect to the data line DL receive a video signal from the reference data line DL.

한편, 제 1액정셀(36)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i+1번째 게이트라인(GLi+1)에 접속됨과 아울러 소오스단자는 제 2박막 트랜지스터(TFT2)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. Meanwhile, the first liquid crystal cell 36 includes first and second thin film transistors TFT1 and TFT2. The gate terminal of the second thin film transistor TFT2 is connected to the i-th gate line GLi, and the source terminal is connected to an adjacent data line DL. The gate terminal of the first thin film transistor TFT1 is connected to the i + 1 th gate line GLi + 1, the source terminal is connected to the drain terminal of the second thin film transistor TFT2, and the drain terminal is connected to the liquid crystal capacitor Clc. (I.e., pixel electrodes).

제 2액정셀(38)은 제 3박막 트랜지스터(TFT3) 및 제 4박막 트랜지스터(TFT4)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 4박막 트랜지스터(TFT4)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 제 3박막 트랜지스터(TFT3)의 드레인단자에 접속되고, 드레인단자는 액정 캐패 시터(Clc)(즉, 화소전극)에 접속된다. The second liquid crystal cell 38 includes a third thin film transistor TFT3 and a fourth thin film transistor TFT4. The gate terminal of the third thin film transistor TFT3 is connected to the i-th gate line GLi, and the source terminal is connected to an adjacent data line DL. The gate terminal of the fourth thin film transistor TFT4 is connected to the i-th gate line GLi, the source terminal is connected to the drain terminal of the third thin film transistor TFT3, and the drain terminal is the liquid crystal capacitor Clc (that is, And pixel electrodes).

게이트 드라이버(34)는 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 1게이트신호 및 제 2게이트신호를 순차적으로 공급한다. 여기서, 제 1게이트신호는 제 2게이트신호가 공급된 후에 공급되며 제 2게이트신호보다 좁은 폭을 갖는다. 데이터 드라이버(32)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다. The gate driver 34 sequentially supplies the first gate signal and the second gate signal to the gate lines GL0 to GLn according to a control signal from the timing controller. Here, the first gate signal is supplied after the second gate signal is supplied and has a narrower width than the second gate signal. The data driver 32 converts the data R, G, and B supplied from the timing controller into a video signal, which is an analog signal, and supplies the data signals DL1 to DLm / 2.

이와 같은 본 발명의 제 2실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다. The driving process of the liquid crystal display according to the second exemplary embodiment of the present invention will be described in detail with reference to FIG. 3. FIG. 3 is a diagram illustrating a process of driving the i-th gate line GLi and the i + 1 th gate line GLi + 1.

도 3을 참조하면, 게이트 드라이버(34)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다. Referring to FIG. 3, the gate driver 34 supplies the first gate signal SP1 to the i + 1 th gate line GLi + 1 and the second gate signal SP2 to the i th gate line GLi. ). Here, since the width of the second gate signal SP2 is set to be wider than the width of the first gate signal SP1, the first gate signal SP1 and the second gate signal SP2 simultaneously operate during the first period TA. Only the second gate signal SP2 is applied during the second period TB subsequent to the first period TA.

제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(36)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(36)에 형성된 제 1박막 트랜지스터(TFT1)를 턴-온시킨다. 또한, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)는 제 i번째 게이트라인(GLi)의 제 1액정셀(36)에 형성된 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 즉, 제 1기간(TA)에는 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)가 턴-온되어 제 1액정셀(36)들에 제 1비디오신호(DA)가 공급된다. During a first period TA in which the first gate signal SP1 is applied to the i + 1 th gate line GLi + 1 and the second gate signal SP2 is applied to the i th gate line GLi. The first video signal DA is supplied to the first liquid crystal cell 36 connected to the i-th gate line GLi. In detail, the first gate signal SP1 supplied to the i + 1 th gate line GLi + 1 is the first thin film transistor formed on the first liquid crystal cell 36 of the i th gate line GLi. Turn on (TFT1). In addition, the second gate signal SP supplied to the i-th gate line GLi turns on the second thin film transistor TFT2 formed in the first liquid crystal cell 36 of the i-th gate line GLi. Let's do it. That is, in the first period TA, the first and second thin film transistors TFT1 and TFT2 are turned on to supply the first video signal DA to the first liquid crystal cells 36.

이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)에 의해 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온된다. 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온되면 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀들(38)로 공급된다. Subsequently, in the second period TB, the third and fourth thin film transistors TFT3 and TFT4 are turned on by the second gate signal SP supplied to the i-th gate line GLi. When the third and fourth thin film transistors TFT3 and TFT4 are turned on, the second video signal DB, which is supplied to the data line DL, is supplied to the second liquid crystal cells 38.

한편, 본 발명의 제 2실시예에서는 본원의 종래기술의 문제점에 기재한 바와 같이 제 2액정셀(38)에 공급되는 제 2비디오신호(DB)에 의하여 제 1액정셀(36)에 충전된 제 1비디오신호(DA)의 값이 변하게 된다. 하지만, 본 발명에서 제 1액정셀(36) 및 제 2액정셀(38)은 데이터라인(DL)을 기준으로 지그재그로 배치되어 있기 때문에 라인 형태의 세로 딤(Dim) 현상을 방지할 수 있다. 다시 말하여, 본 발명의 제 2실시예에서는 데이터라인(DL)을 기준으로 제 1액정셀(36) 및 제 2액정셀(38)을 지그재그 형태로 배치하여 화질을 향상시킬 수 있다.
Meanwhile, in the second embodiment of the present invention, the first liquid crystal cell 36 is charged by the second video signal DB supplied to the second liquid crystal cell 38 as described in the problem of the related art. The value of the first video signal DA is changed. However, in the present invention, since the first liquid crystal cell 36 and the second liquid crystal cell 38 are arranged in a zigzag pattern with respect to the data line DL, it is possible to prevent the vertical dim phenomenon in the form of a line. In other words, in the second embodiment of the present invention, the first liquid crystal cell 36 and the second liquid crystal cell 38 may be arranged in a zigzag form based on the data line DL to improve image quality.

상술한 바와 같이, 본 발명에 따른 액정표시장치에 의하면 데이터라인을 기 준으로 제 1액정셀 및 제 2액정셀을 지그재그 형태로 배치하여 액정패널의 화질을 향상시킬 수 있다. As described above, according to the liquid crystal display device according to the present invention, the first liquid crystal cell and the second liquid crystal cell may be arranged in a zigzag form based on the data line to improve the image quality of the liquid crystal panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (11)

데이터라인들과,Data lines, 상기 데이터라인들과 교차되도록 배치되는 게이트라인들과,Gate lines arranged to intersect the data lines; 상기 데이터 라인과 게이트 라인의 교차부에 위치함과 아울러 하나의 데이터 라인을 사이에 두고 좌측 및 우측에 위치하여 상기 하나의 데이터 라인을 공유하는 제1 및 제2 액정셀을 구비하고, First and second liquid crystal cells positioned at the intersection of the data line and the gate line and positioned at left and right sides with one data line therebetween to share the one data line; 상기 제1 및 제2 액정셀은 상기 하나의 데이터 라인을 기준으로 지그재그 형태로 배치됨과 아울러 수직 및 수평라인에서 교번적으로 배치되는 것을 특징으로 액정표시장치.And the first and second liquid crystal cells are arranged in a zigzag form based on the one data line and alternately arranged in vertical and horizontal lines. 삭제delete 제 1항에 있어서, The method of claim 1, 상기 제 1액정셀은; The first liquid crystal cell is; i(i는 정수)번째 게이트라인에 게이트단자가 접속되고, i+1번째 게이트라인에 소오스단자가 접속된 제 1박막 트랜지스터와;a first thin film transistor having a gate terminal connected to an i (i is an integer) th gate line and a source terminal connected to an i + 1 th gate line; 상기 제 1박막 트랜지스터의 드레인단자에 자신의 게이트단자가 접속됨과 아울러 소오스단자가 상기 기준이 되는 데이터라인에 접속되고, 드레인단자가 상기 제 1액정셀에 포함된 화소전극에 접속되는 제 2박막 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. A second thin film transistor having a gate terminal thereof connected to a drain terminal of the first thin film transistor, a source terminal thereof connected to a reference data line, and a drain terminal thereof connected to a pixel electrode included in the first liquid crystal cell Liquid crystal display comprising a. 제 3항에 있어서,The method of claim 3, wherein 상기 제 2액정셀은;The second liquid crystal cell is; 상기 i번째 게이트라인에 게이트단자가 접속됨과 아울러 소오스단자가 상기 기준이 되는 데이터라인에 접속되고, 드레인단자가 상기 제 2액정셀에 포함된 화소전극에 접속되는 제 3박막 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. And a third thin film transistor having a gate terminal connected to the i-th gate line, a source terminal connected to a reference data line, and a drain terminal connected to a pixel electrode included in the second liquid crystal cell. A liquid crystal display device. 제 1항에 있어서,The method of claim 1, 상기 제 1액정셀은;The first liquid crystal cell is; i(i는 정수)+1번째 게이트라인에 게이트단자가 접속되고, 드레인단자가 상기 제 1액정셀에 포함된 화소전극에 접속되는 제 1박막 트랜지스터와;a first thin film transistor having a gate terminal connected to an i (i is an integer) + first gate line and a drain terminal connected to a pixel electrode included in the first liquid crystal cell; 상기 제 1박막 트랜지스터의 소오스단자에 자신의 드레인단자가 접속됨과 아울러 게이트단자가 i번째 게이트라인에 접속되고, 소오스단자가 상기 기준이 되는 데이터라인에 접속되는 제 2박막 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. And a second thin film transistor having a drain terminal connected to a source terminal of the first thin film transistor, a gate terminal connected to an i-th gate line, and a source terminal connected to a data line serving as the reference. Liquid crystal display device. 제 5항에 있어서,The method of claim 5, 상기 제 2액정셀은;The second liquid crystal cell is; 상기 i번째 게이트라인에 게이트단자가 접속되고, 상기 기준이 되는 데이터라인에 소오스단자가 접속되는 제 3박막 트랜지스터와,A third thin film transistor having a gate terminal connected to the i-th gate line, and a source terminal connected to a data line serving as the reference; 상기 제 3박막 트랜지스터의 드레인단자에 자신의 소오스단자가 접속됨과 아울러 게이트단자가 상기 i번재 게이트라인에 접속되고, 드레인단자가 상기 제 2액정셀에 포함된 화소전극에 접속되는 제 4박막 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. A fourth thin film transistor having a source terminal connected to a drain terminal of the third thin film transistor, a gate terminal connected to the i-th gate line, and a drain terminal connected to a pixel electrode included in the second liquid crystal cell; A liquid crystal display device, characterized in that provided. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020020064063A 2002-10-19 2002-10-19 LCD Display KR100909047B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020064063A KR100909047B1 (en) 2002-10-19 2002-10-19 LCD Display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020064063A KR100909047B1 (en) 2002-10-19 2002-10-19 LCD Display

Publications (2)

Publication Number Publication Date
KR20040035276A KR20040035276A (en) 2004-04-29
KR100909047B1 true KR100909047B1 (en) 2009-07-23

Family

ID=37334237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020064063A KR100909047B1 (en) 2002-10-19 2002-10-19 LCD Display

Country Status (1)

Country Link
KR (1) KR100909047B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024124494A1 (en) * 2022-12-15 2024-06-20 京东方科技集团股份有限公司 Display apparatus

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291770B1 (en) * 1999-06-04 2001-05-15 권오경 Liquid crystal display
JP2001356740A (en) * 2000-06-14 2001-12-26 Sony Corp Display device and drive method therefor
JP2002072968A (en) * 2000-08-24 2002-03-12 Advanced Display Inc Display method and display device
KR20040023239A (en) * 2002-09-11 2004-03-18 삼성전자주식회사 Vertically aligned mode liquid crystal displays and thin filme transistor array panels

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291770B1 (en) * 1999-06-04 2001-05-15 권오경 Liquid crystal display
JP2001356740A (en) * 2000-06-14 2001-12-26 Sony Corp Display device and drive method therefor
JP2002072968A (en) * 2000-08-24 2002-03-12 Advanced Display Inc Display method and display device
KR20040023239A (en) * 2002-09-11 2004-03-18 삼성전자주식회사 Vertically aligned mode liquid crystal displays and thin filme transistor array panels

Also Published As

Publication number Publication date
KR20040035276A (en) 2004-04-29

Similar Documents

Publication Publication Date Title
US8248336B2 (en) Liquid crystal display device and operating method thereof
KR100884992B1 (en) Liquid crystal display
US8144114B2 (en) Liquid crystal display
KR100582203B1 (en) Liquid Crystal Display
US20070091044A1 (en) Liquid crystal display with improved pixel configuration
US8169578B2 (en) Method of driving a liquid crystal display device with specific steps of sequentially applying control signals and gate signals to respective four thin film transistors
US8605126B2 (en) Display apparatus
US20090219237A1 (en) Electro-optical device, driving method thereof, and electronic apparatus
KR102562943B1 (en) Display Device
JP4597939B2 (en) Liquid crystal display device and driving method thereof
KR100942833B1 (en) Liquid Crystal Display and Driving Apparatus of Thereof
KR100898791B1 (en) Method and Apparatus for Driving Liquid Crystal Display
KR100963403B1 (en) Liquid Crystal Display Device and Driving Method Thereof
KR100942836B1 (en) Driving Method and Apparatus for Liquid Crystal Display
KR101009674B1 (en) Liquid Crystal Display and Driving Method Thereof
KR20050000991A (en) Liquid Crystal Display Device and Driving Method Thereof
KR100909047B1 (en) LCD Display
KR101361057B1 (en) Display apparatus
KR100920379B1 (en) Liquid crystal display
KR100923350B1 (en) Liquid Crystal Display and Driving Method thereof
KR101085145B1 (en) Liquid Crystal Display Device And Driving Method Thereof
KR100839483B1 (en) Liquid crystal display device
KR101096709B1 (en) Liquid Crystal Display And Driving Method Thereof
KR20050103524A (en) Liquid crystal display and driving method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150629

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 11