KR100905193B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다. The present invention relates to a method for manufacturing a semiconductor device, wherein the exposure width is provided with a pattern having a line width larger than the line width of the pattern to be formed when forming a small pattern of the peripheral circuit region after differently forming the thickness of the anti-reflection film on the peripheral circuit region and the cell region. The photoresist pattern is formed by performing an exposure and development process using a mask, and the etching layer is excessively etched using the photoresist pattern as a mask, so that a fine pattern can be formed in a peripheral circuit region, thereby forming a gate transistor suitable for characteristics. .

또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 기술을 개시한다. In addition, a technique for securing a sufficient process margin and improving the data processing speed of a semiconductor device to increase the efficiency of the device is disclosed.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진 및 그래프. 1A and 1B are photographs and graphs showing problems of a method of manufacturing a semiconductor device according to the prior art.

도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.2A and 2B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.3A to 3F are a plan view and a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

10, 100 : 반도체 기판 20, 110 : 하드마스크층10, 100: semiconductor substrate 20, 110: hard mask layer

30 : 반사방지막 40 : 감광막30: antireflection film 40: photosensitive film

50 : 노광 마스크 60 : 차광 패턴50: exposure mask 60: light shielding pattern

120 : 제 1 반사방지막 130 : 제 1 감광막 패턴120: first antireflection film 130: first photosensitive film pattern

125 : 제 1 반사방지막 패턴 127 : 제 2 반사방지막125: first antireflection film pattern 127: second antireflection film

135 : 제 1 감광막 패턴 140 : 제 1 노광 마스크 145 : 제 1 차광 패턴 150 : 제 2 감광막135 first photosensitive film pattern 140 first exposure mask 145 first light shielding pattern 150 second photosensitive film

160 : 제 2 노광 마스크 165 : 제 2 차광 패턴160: second exposure mask 165: second light shielding pattern

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다.The present invention relates to a method for manufacturing a semiconductor device, wherein the exposure width is provided with a pattern having a line width larger than the line width of the pattern to be formed when forming a small pattern of the peripheral circuit region after differently forming the thickness of the anti-reflection film on the peripheral circuit region and the cell region. The photoresist pattern is formed by performing an exposure and development process using a mask, and the etching layer is excessively etched using the photoresist pattern as a mask, so that a fine pattern can be formed in a peripheral circuit region, thereby forming a gate transistor suitable for characteristics. .

또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 기술을 개시한다. In addition, a technique for securing a sufficient process margin and improving the data processing speed of a semiconductor device to increase the efficiency of the device is disclosed.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진 및 그래프이다. 1A and 1B are photographs and graphs illustrating problems of a method of manufacturing a semiconductor device according to the prior art.

도 1a 및 도 1b는 라인/스페이스 패턴의 간격이 밀한 패턴(Dense Pattern), 75nm의 선폭을 가지며 패턴의 간격이 소한 패턴(Isolation Pattern)과 110nm의 선폭을 가지며 패턴의 간격이 소한 패턴(Isolation Pattern)의 DOF(Depth Of Focus) 마진을 나타내는 SEM 사진 및 그래프이다. 1A and 1B show a dense pattern of line / space patterns, a pattern having a line width of 75 nm, a pattern having a small pattern spacing (Isolation Pattern) and a line width of 110 nm, and a pattern having a small pattern spacing (Isolation Pattern) SEM pictures and graphs showing depth of focus (DOF) margin.

여기서, 밀한 패턴은 셀 영역에 대응되며, 소한 패턴은 주변회로 영역에 대응되는데, 75nm 선폭의 소한 패턴은 셀 영역의 밀한 패턴에 비해 매우 작은 DOF 마진을 가지며, 110nm 선폭의 소한 패턴과 같이 상대적으로 큰 선폭을 가지는 패턴은 DOF 마진이 향상된 것을 알 수 있다. Here, the dense pattern corresponds to the cell region, and the small pattern corresponds to the peripheral circuit region. The small pattern of 75 nm line width has a very small DOF margin compared to the dense pattern of the cell region, and is relatively similar to the small pattern of 110 nm line width. It can be seen that the pattern having a large line width improves the DOF margin.

이와 같이, 주변회로 영역의 DOF 마진을 확보하기 위해서는 미세한 패턴의 형성이 어려우므로, 상대적으로 큰 선폭을 가지는 패턴을 형성할 수밖에 없게 된다. As described above, in order to secure the DOF margin of the peripheral circuit region, it is difficult to form a fine pattern, thereby forming a pattern having a relatively large line width.

도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 2A and 2B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(10) 상부에 하드마스크층(20) 및 반사방지막(30)을 형성한다. Referring to FIG. 2A, the hard mask layer 20 and the anti-reflection film 30 are formed on the semiconductor substrate 10 in the cell region and the peripheral circuit region.

이때, 셀 영역과 주변회로 영역의 반사방지막(30)의 두께는 동일하게 형성된다. In this case, the thickness of the anti-reflection film 30 in the cell region and the peripheral circuit region is the same.

도 2b를 참조하면, 반사방지막(30) 상부에 감광막(40)을 형성한 후 라인/스페이스 형태의 차광 패턴(60)이 구비된 노광 마스크(50)를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴(미도시)을 마스크로 반사방지막(30) 및 하드마스크층(20)을 식각한다. Referring to FIG. 2B, after the photoresist 40 is formed on the anti-reflection film 30, the photoresist pattern is formed by performing an exposure and development process using an exposure mask 50 provided with a line / space light shielding pattern 60. (Not shown) and the anti-reflection film 30 and the hard mask layer 20 are etched using the photoresist pattern (not shown) as a mask.

여기서, 차광 패턴(60)은 셀 영역과 대응되는 부분은 패턴 간격이 밀한 패턴(Dense Pattern)이 형성되고, 주변회로 영역과 대응되는 부분은 패턴 간격이 소한 패턴(Isolation Pattern)이 형성된다. Here, in the light blocking pattern 60, a portion corresponding to the cell region is formed with a dense pattern, and a portion corresponding to the peripheral circuit region is formed with a pattern having a small pattern interval.

다음에, 상기 감광막 패턴(미도시) 및 반사방지막(30)을 제거한다. Next, the photoresist pattern (not shown) and the anti-reflection film 30 are removed.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 셀 영역의 밀한 패턴에 비해 주변회로 영역의 소한 패턴의 공정 마진이 부족하고, 패턴 형성 공정 시 주변회로 영역의 소한 패턴은 식각되는 영역이 넓어서 식각 로딩 이펙트(Etch Loading Effect)와 바이 프로덕트(By-Product)가 측면에 증착되는 문제로 인하여 미세한 패턴을 형성하기 어려운 문제점이 있다. In the method of manufacturing a semiconductor device according to the related art described above, the process margin of the small pattern of the peripheral circuit region is insufficient compared to the dense pattern of the cell region, and the small pattern of the peripheral circuit region is etched because the small pattern of the peripheral circuit region is etched in the pattern forming process. Due to a problem in which the loading effect and the by-product are deposited on the side, it is difficult to form a fine pattern.

또한, 셀 영역과 주변회로 영역의 반사방지막 두께가 동일하므로, 패턴 형성 공정 시 식각 바이어스(Etch Bias)의 조정이 어려운 문제점이 있다. In addition, since the thickness of the anti-reflection film of the cell region and the peripheral circuit region is the same, it is difficult to adjust the etching bias during the pattern forming process.

상기 문제점을 해결하기 위하여, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다. In order to solve the above problems, an exposure mask using an exposure mask having a pattern having a line width larger than the line width of the pattern to be formed at the time of forming a small pattern of the peripheral circuit region after forming different thicknesses of the anti-reflection film on the peripheral circuit region and the cell region; By performing a development process to form a photoresist pattern and over-etching the etched layer using the photoresist pattern as a mask, a fine pattern can be formed in a peripheral circuit region, thereby forming a gate transistor suitable for a characteristic.

또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of securing sufficient process margin, improving the data processing speed of the semiconductor device, and increasing the efficiency of the device.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계와,Forming a hard mask layer and a first anti-reflection film on the cell region and the peripheral circuit region of the semiconductor substrate;

상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계와,Etching the first anti-reflection film to expose the hard mask layer of the peripheral circuit area;

전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계와,Forming a second anti-reflection film having a predetermined thickness on the whole;

상기 제 1, 제 2 반사방지막 및 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,And etching the first and second anti-reflection films and the hard mask layer to form a line / space pattern.

상기 반도체 기판 상부에 피식각층을 더 포함하는 것과, Further comprising an etched layer on the semiconductor substrate;

상기 셀 영역의 라인/스페이스 패턴은 상기 주변회로 영역의 라인/스페이스 패턴에 비해 밀한 패턴(Dense Pattern)인 것과, The line / space pattern of the cell region is a dense pattern compared to the line / space pattern of the peripheral circuit region,

상기 제 1 및 제 2 반사방지막은 유기(Organic)반사방지막 또는 무기(Inorganic)반사방지막인 것과, The first and second antireflection film is an organic antireflection film or an inorganic antireflection film,

상기 제 2 반사방지막은 20 내지 500Å의 두께로 형성하는 것과, The second anti-reflection film is formed to a thickness of 20 to 500Å,

상기 식각 공정은 상기 제 2 반사방지막 상부에 감광막을 형성하는 단계와,The etching process may include forming a photoresist film on the second anti-reflection film;

패턴 간격이 밀한 패턴의 셀 영역과 상기 셀 영역에 비해 소한 패턴인 주변회로 영역이 설계된 노광 마스크를 사용한 노광 및 현상 공정으로 라인/스페이스 형태의 감광막 패턴을 형성하는 단계와,Forming a photosensitive film pattern in the form of a line / space in an exposure and development process using an exposure mask in which a cell region of a pattern pattern having a small pattern interval and a peripheral circuit region having a smaller pattern than the cell region are designed;

상기 감광막 패턴을 마스크로 상기 제 1, 2 반사방지막 및 하드마스크층을 식각하는 단계와,Etching the first and second anti-reflection films and the hard mask layer using the photoresist pattern as a mask;

상기 감광막 패턴, 제 1 및 제 2 반사방지막을 제거하는 단계를 포함하는 것과, Removing the photoresist pattern, the first and second anti-reflection films,

상기 노광 마스크의 주변회로 영역에 설계된 소한 패턴은 상기 셀 영역의 밀한 패턴에 비해 큰 선폭으로 형성되는 것과, The small pattern designed in the peripheral circuit region of the exposure mask is formed with a larger line width than the dense pattern of the cell region,

상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 노광인 것 과,The exposure process is I-Line, KrF, ArF or ArF emulsion exposure;

상기 제 2 반사방지막은 과도 식각되는 것과,The second anti-reflection film is excessively etched,

상기 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것을 특징으로 한다. The line / space pattern is characterized by being formed with a line width of 1: 1.5 to 100.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 셀 영역 상에 밀한 패턴(Dense Pattern)이 형성되고, 주변회로 영역은 상기 셀 영역에 비해 소한 패턴(Isolation Pattern)이 형성된다. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention, in which a dense pattern is formed on a cell region, and a peripheral circuit region is a smaller pattern than the cell region. Is formed.

도 3a를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(100) 상부에 하드마스크층(110), 제 1 반사방지막(120) 및 제 1 감광막(130)을 순차적으로 형성한다.Referring to FIG. 3A, the hard mask layer 110, the first antireflection film 120, and the first photoresist film 130 are sequentially formed on the semiconductor substrate 100 in the cell region and the peripheral circuit region.

다음에, 셀 영역과 대응되는 부분에 제 1 차광 패턴(145)이 구비된 제 1 노광 마스크(140)를 사용한 노광 공정을 수행한다.Next, an exposure process using the first exposure mask 140 provided with the first light blocking pattern 145 in a portion corresponding to the cell region is performed.

여기서, 제 1 반사방지막(120)은 유기(Organic) 반사방지막 또는 무기(Inorganic) 반사방지막이며, 상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 공정인 것이 바람직하다. Here, the first anti-reflection film 120 is an organic anti-reflection film or an inorganic anti-reflection film, and the exposure process is preferably an I-Line, KrF, ArF or ArF emulsion (Immersion) process.

도 3b를 참조하면, 현상 공정을 수행하여 주변회로 영역의 제 1 반사방지막(120)이 노출되는 제 1 감광막 패턴(135)을 형성한다. Referring to FIG. 3B, a development process is performed to form a first photoresist layer pattern 135 through which the first anti-reflection layer 120 of the peripheral circuit region is exposed.

도 3c를 참조하면, 제 1 감광막 패턴(135)을 마스크로 제 1 반사방지막(120) 을 식각하여 제 1 반사방지막 패턴(125)을 형성한다. Referring to FIG. 3C, the first anti-reflection film 120 is etched using the first photoresist pattern 135 as a mask to form the first anti-reflection film pattern 125.

이때, 제 1 반사방지막 패턴(125)은 셀 영역 상에만 형성되는 것이 바람직하다. In this case, the first anti-reflection film pattern 125 may be formed only on the cell region.

도 3d를 참조하면, 제 1 감광막 패턴(135)을 제거한 후 제 1 반사방지막 패턴(125)을 포함하는 구조물 전체 상부에 일정두께의 제 2 반사방지막(127)을 형성한다. Referring to FIG. 3D, after removing the first photoresist layer pattern 135, a second anti-reflection layer 127 having a predetermined thickness is formed on the entire structure including the first anti-reflection layer pattern 125.

여기서, 셀 영역은 제 1 반사방지막 패턴(125) 및 제 2 반사방지막(127)이 적층되어 있으며, 주변회로 영역은 제 2 반사방지막(127)만 형성되도록 하는 것이 바람직하다. In the cell region, the first anti-reflection film pattern 125 and the second anti-reflection film 127 are stacked, and the peripheral circuit region may be formed such that only the second anti-reflection film 127 is formed.

이때, 제 2 반사방지막(127)은 유기 반사방지막 또는 무기 반사방지막을 사용하여 20 내지 500Å의 두께로 형성하며, 이로 인해 셀 영역과 주변회로 영역의 반사방지막은 20 내지 500Å의 두께만큼의 차이가 발생하게 된다. In this case, the second anti-reflection film 127 is formed to have a thickness of 20 to 500 mW using an organic anti-reflection film or an inorganic anti-reflection film. As a result, the anti-reflection film of the cell area and the peripheral circuit area may have a difference of 20 to 500 mW. Will occur.

도 3e 및 도 3f를 참조하면, 전체 상부에 제 2 감광막(150)을 형성하고, 라인/스페이스 형태의 제 2 차광 패턴(165)이 구비된 제 2 노광 마스크(160)를 사용한 노광 공정을 수행한다.Referring to FIGS. 3E and 3F, the second photoresist film 150 is formed over the entire surface, and an exposure process is performed using the second exposure mask 160 provided with the second light blocking pattern 165 having a line / space shape. do.

여기서, 제 2 노광 마스크(160)는 셀 영역에 대응하는 부분은 패턴 간격이 밀한 패턴이고, 주변회로 영역에 대응하는 부분은 상기 셀 영역에 비해 소한 패턴으로 구성된 제 2 차광 패턴(165)이 구비된다.In the second exposure mask 160, a portion corresponding to the cell region is a pattern having a tight pattern interval, and a portion corresponding to the peripheral circuit region is provided with a second light blocking pattern 165 having a smaller pattern than that of the cell region. do.

이때, 주변회로 영역에 대응되는 소한 패턴은 셀 영역에 대응되는 밀한 패턴 또는 주변회로 영역에 형성하고자 하는 패턴에 비해 큰 선폭으로 형성되도록 하는 것이 바람직하다. In this case, the small pattern corresponding to the peripheral circuit region may be formed to have a larger line width than the dense pattern corresponding to the cell region or the pattern to be formed in the peripheral circuit region.

도시되지는 않았지만, 노광된 제 2 감광막(150)을 현상하여 라인/스페이스 형태의 제 2 감광막 패턴(미도시)을 형성하고, 상기 제 2 감광막 패턴(미도시)을 마스크로 제 1 반사방지막 패턴(125), 제 2 반사방지막(127) 및 하드마스크층(150)을 식각하여 라인/스페이스 패턴을 형성한다. Although not shown, the exposed second photoresist film 150 is developed to form a line / space-type second photoresist pattern (not shown), and the first anti-reflection film pattern is formed using the second photoresist pattern (not shown) as a mask. The 125, the second anti-reflection film 127, and the hard mask layer 150 are etched to form a line / space pattern.

여기서, 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것이 바람직하다. Here, the line / space pattern is preferably formed with a line width of 1: 1.5 to 100.

이때, 주변회로 영역의 제 2 감광막 패턴(미도시)은 셀 영역의 제 2 감광막 패턴(미도시)의 선폭보다 크게 형성되며, 상기 제 2 감광막 패턴(미도시)을 마스크로 제 2 반사방지막(127) 식각 시 주변회로 영역의 제 2 반사방지막(127)은 셀 영역에 비해 두께가 얇게 형성되어 있으므로, 상기 셀 영역의 제 1 반사방지막 패턴(125) 및 제 2 반사방지막(127)이 식각되는 동안 주변회로 영역의 제 2 반사방지막(127)이 과도 식각(Over Etch)되어 주변회로 영역에 미세한 패턴을 형성할 수 있다. In this case, the second photoresist pattern (not shown) of the peripheral circuit region is formed to be larger than the line width of the second photoresist pattern (not shown) of the cell region, and the second anti-reflection film (using the second photoresist pattern (not shown) as a mask) is used. 127) Since the second anti-reflection film 127 of the peripheral circuit area is thinner than the cell area during etching, the first anti-reflection film pattern 125 and the second anti-reflection film 127 of the cell area are etched. The second anti-reflection film 127 in the peripheral circuit region may be over etched to form a fine pattern in the peripheral circuit region.

본 발명에 따른 반도체 소자의 제조 방법은 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용하여 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역의 미세 패턴의 형성이 가능하여 특 성에 맞는 게이트 트랜지스터를 형성할 수 있다. In the method of manufacturing a semiconductor device according to the present invention, an exposure mask having a pattern having a line width larger than the line width of a pattern to be formed when a small pattern of the peripheral circuit region is formed after different thicknesses of the antireflection film on the peripheral circuit region and the cell region is formed. By using the exposure and development processes to form a photoresist pattern and over-etching the etched layer using the photoresist pattern as a mask, a fine pattern of a peripheral circuit region can be formed to form a gate transistor suitable for a characteristic.

또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 효과가 있다. In addition, it is possible to secure sufficient process margin and to increase the data processing speed of the semiconductor device, thereby increasing the efficiency of the device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;Forming a hard mask layer and a first anti-reflection film on the cell region and the peripheral circuit region of the semiconductor substrate; 상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;Etching the first anti-reflection film to expose a hard mask layer of the peripheral circuit area; 전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및Forming a second anti-reflection film having a predetermined thickness on the entire upper portion; And 상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,Etching the first anti-reflection film, the second anti-reflection film, and the hard mask layer to form a line / space pattern, 상기 라인/스페이스 패턴을 형성하는 단계는Forming the line / space pattern 상기 제 2 반사방지막 상부에 감광막을 형성하는 단계;Forming a photoresist film on the second anti-reflection film; 패턴 간격이 밀한 패턴의 셀 영역과 상기 셀 영역에 비해 소한 패턴인 주변회로 영역이 설계된 노광 마스크를 사용한 노광 및 현상 공정으로 라인/스페이스 형태의 감광막 패턴을 형성하는 단계;Forming a photosensitive film pattern in the form of a line / space in an exposure and development process using an exposure mask in which a cell region having a pattern pattern with a small pattern interval and a peripheral circuit region having a smaller pattern than the cell region are designed; 상기 감광막 패턴을 마스크로 상기 제 1, 2 반사방지막 및 하드마스크층을 식각하는 단계; 및Etching the first and second anti-reflection films and the hard mask layer using the photoresist pattern as a mask; And 상기 감광막 패턴, 제 1 및 제 2 반사방지막을 제거하는 단계Removing the photoresist pattern, the first and second anti-reflection films 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Method of manufacturing a semiconductor device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 노광 마스크의 주변회로 영역에 설계된 소한 패턴은 상기 셀 영역의 밀한 패턴에 비해 큰 선폭으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The small pattern designed in the peripheral circuit region of the exposure mask is formed with a larger line width than the dense pattern of the cell region. 제 6 항에 있어서, The method of claim 6, 상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 노광인 것을 특징으로 하는 반도체 소자의 제조 방법. The exposure process is a semiconductor device manufacturing method characterized in that the I-Line, KrF, ArF or ArF emulsion (Immersion) exposure. 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;Forming a hard mask layer and a first anti-reflection film on the cell region and the peripheral circuit region of the semiconductor substrate; 상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;Etching the first anti-reflection film to expose a hard mask layer of the peripheral circuit area; 전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및Forming a second anti-reflection film having a predetermined thickness on the entire upper portion; And 상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,Etching the first anti-reflection film, the second anti-reflection film, and the hard mask layer to form a line / space pattern, 상기 제 2 반사방지막은 과도 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법. And the second anti-reflection film is over-etched. 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;Forming a hard mask layer and a first anti-reflection film on the cell region and the peripheral circuit region of the semiconductor substrate; 상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;Etching the first anti-reflection film to expose a hard mask layer of the peripheral circuit area; 전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및Forming a second anti-reflection film having a predetermined thickness on the entire upper portion; And 상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,Etching the first anti-reflection film, the second anti-reflection film, and the hard mask layer to form a line / space pattern, 상기 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The line / space pattern is a method of manufacturing a semiconductor device, characterized in that formed in a line width of 1: 1.5 ~ 100.
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