KR100899244B1 - 프로세스 결과들의 제어되는 분포를 갖는 에칭을 위한 방법 - Google Patents
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Abstract
본 발명의 실시예들은 일반적으로 기판을 에칭하기 위한 방법들을 제공한다. 일 실시예에서, 기판을 에칭하기 위한 방법은 기판상의 에칭 부산물들의 균일한 증착율에 상응하는 기판 온도 타겟 프로파일을 결정하는 단계; 기판상에 기판 온도 타겟 프로파일을 획득하기 위해 기판 지지부의 제 2 부분에 비해 기판 지지부의 제 1 부분의 온도를 우선적으로 조정하는 단계; 및 상기 우선적으로 조정된 기판 지지부상의 기판을 에칭하는 단계를 포함한다. 다른 실시예에서, 상기 방법은, 처리 챔버내에 선택가능한 분포의 종을 갖는 처리 챔버의 기판, 및 측면 온도 제어되는 기판 지지부를 제공하는 단계 - 상기 기판 지지부 및 종 분포의 선택에 의해 유도되는 온도 프로파일은 제어 파라미터 세트를 포함함 -; 각각 상이한 제어 파라미터 세트들로, 제 1 물질층을 에칭하고 제 2 물질층을 에칭하는 단계를 포함한다.
Description
본 발명의 실시예들은 일반적으로 에칭 방법에 관한 것이다. 보다 구체적으로는, 본 발명은 프로세스 결과들의 제어되는 분포를 갖는 에칭을 위한 방법에 관한 것이다.
집적회로들의 제조시, 다양한 프로세스 파라미터들의 정확한 제어는 기판에서 기판으로 재현가능한 결과들 뿐만 아니라, 기판내에서 일관성 있는 결과들을 달성하기 위해 요구된다. 프로세스 동안, 기판에 대한 온도 및 온도 기울기들의 변화들은 물질 증착, 에칭율, 스텝 커버리지, 피쳐 테이퍼(feature taper) 각도들, 및 반도체 소자들의 다른 파라미터들에 치명적일 수 있다. 따라서, 기판에 대해 미리 결정된 패턴의 온도 분포를 생성하는 것이 높은 수율을 달성하기 위한 중요한 요구조건들 중 하나이다.
International Technology Roadmap for Semiconductors의 2003년도 판은 트랜지스터 게이트 임계 치수(critical dimension:CD)의 감소가 미래의 에칭 기술을 위한 중요한 과제라고 기술하고 있다. 따라서, 게이트 CD가 소자의 궁극적인 성능에 크게 기여하기 때문에, CD를 제어하는 성능에 영향을 주는 게이트 에칭 프로세스 파라미터들을 연구하는 많은 작업이 수행되었다. 게이트 CD 제어를 위한 몇가지 상이한 전략들이 공개되었으며, 이들은 포토레지스트 트리밍(trimming) 및 게이트 하드 마스크 에칭 화학제의 제어를 포함한다. 전자의 방법은 포토레지스트의 측면 에칭에 의해 리소그래픽적으로 가능한 것 미만으로 포토레지스트 치수를 감소시키는 반면, 후자의 방법은 수직 에칭에 비해 측면 에칭의 양을 패시베이팅 및 제어하도록 하드 마스크 에칭 동안, 측벽들상에 재증착되는 에칭 부산물들에 의존한다. 에칭 부산물들에 의한 측벽 패시베이션은 하드 마스크 에칭 단계에 제한되지 않으며, 게이트 메인 에칭, 소프트 랜딩(soft landing), 및 오버 에칭(over etch) 단계 동안에도 발생한다.
에칭 부산물들의 재증착율은 부산물들의 기체 위상(gas phase) 농도 및 그러한 부산물들의 부착 계수(sticking coefficient)를 따르는 것으로 예상된다. 부착 계수들은 표면에 흡수되는 입사 기체 위상 종(incident gas phase species)의 확률을 기술하는 가스-표면 반응 메커니즘들에 사용되었고, 입사 종의 전체 수에 대한 표면상에 반응성 흡수되는 종의 수의 비율로서 통상적으로 근사화된다.
그러나, 종래의 기판 페디스털들(pedestals)은 기판의 직경에 대한 기판 온도 분포를 제어하기 위한 불충분한 수단을 갖는다. 기판 온도 균일성을 제어하는 무능력은 단일 기판내에서 및 기판들 간에 프로세스 균일성, 소자 수율, 및 처리된 기판들의 전체 품질에 악영향을 준다.
따라서, 기판을 에칭하기 위한 개선된 방법의 기술이 요구된다.
본 발명의 실시예들은 일반적으로 기판을 에칭하기 위한 방법들을 제공한다. 일 실시예에서, 기판을 에칭하기 위한 방법은 기판상의 에칭 부산물들의 균일한 증착율에 상응하는 기판 온도 타겟 프로파일을 결정하는 단계; 기판상에 기판 온도 타겟 프로파일을 획득하기 위해 기판 지지부의 제 2 부분에 비해 기판 지지부의 제 1 부분의 온도를 우선적으로 조정(regulating)하는 단계; 및 상기 우선적으로 조정된 기판 지지부상의 기판을 에칭하는 단계를 포함한다.
다른 실시예에서, 방법은, 제 1 프로세스 조건에 영향을 주는 제 1 프로세스 제어 노브(knob)를 제공하는 단계 - 상기 제 1 프로세스 조건은 프로세스 결과들의 제 1 분포로 나타냄 -; 제 2 프로세스 조건에 영향을 주는 제 2 프로세스 제어 노브를 제공하는 단계 - 상기 제 2 프로세스 조건은 프로세스 결과들의 제 2 분포로 나타냄 -; 프로세스 결과들의 제 3 분포를 형성하기 위해 상기 제 1 및 제 2 프로세스 제어 노브를 미리 결정된 셋팅(setting)으로 설정하는 단계 - 상기 프로세스 결과들의 제 3 분포는 상기 프로세스 결과들의 제 1 및 제 2 분포와 상이함 -; 및 상기 미리 결정된 셋팅으로 설정된 상기 제 1 및 제 2 프로세스 제어 노브들을 갖는 처리 챔버에서 기판 지지부상에 배치된 기판을 에칭하는 단계 - 상기 제 1 프로세스 제어 노브는 상기 처리 챔버로의 가스 주입의 위치들을 선택하고, 상기 제 2 프로세스 제어 노브는 상기 기판 지지부의 온도 프로파일을 선택함 - 를 포함한다.
또 다른 실시예에서, 방법은, 처리 챔버내의 종의 선택가능한 분포를 갖는 처리 챔버내의 기판, 및 측면 온도 제어를 갖는 기판 지지부를 제공하는 단계 - 상기 기판 지지부에 의해 유도되는 온도 프로파일 및 종 분포의 선택은 제어 파라미터 세트를 포함함 -; 제 1 제어 파라미터 세트를 이용하여 제 1 물질층을 에칭하는 단계; 및 제 2 제어 파라미터 세트를 이용하여 제 2 물질층을 에칭하는 단계 - 상기 제 1 및 제 2 제어 파라미터 세트는 상이함 - 를 포함한다.
본 발명의 전술한 특징들이 상세히 이해될 수 있는 방식으로, 상기에서 간단히 요약돈 본 발명의 보다 특정한 상세한 설명이 실시예들을 참조로 이루어질 수 있으며, 이들 중 일부는 첨부된 도면들에 도시된다. 그러나, 첨부된 도면들은 단지 본 발명의 전형적인 실시예들만을 도시하므로, 그 범주를 제한하는 것으로 고려되어서는 안되며, 본 발명은 다른 동일하게 효과적인 실시예들에 적용될 수 있다는 것을 유의한다.
도 1A-1B는 게이트 에칭 프로세스의 개념도이다.
도 2는 평균 CD 편차, 기판 온도 및 계산된 부착 계수 간의 관계를 도시하는 그래프이다.
도 3은 프로세스 질량율 및 정규화된 거리 사이의 관계를 도시하는 그래프이다.
도 4는 에칭 부산물 플럭스(flux) 및 기판 반경 사이의 관계를 도시하는 그래프이다.
도 5는 CD 편차 및 기판 반경 사이의 관계를 도시하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 예시적인 반도체 기판 처리 챔버의 개념 도이다.
도 7-9는 도 6의 챔버, 또는 다른 적절한 처리 챔버에서 실시될 수 있는 에칭 프로세스들의 실시예들의 흐름도들이다.
도 10A-10F는 도 7, 도 8 및/또는 도 9의 방법을 이용하여 에칭될 수 있는 구조물을 제조하기 위한 시퀀스의 일 실시예를 도시한다.
도 11A-11B는 도 7, 도 8 및/또는 도 9의 방법을 이용하여 에칭될 수 있는 구조물을 제조하기 위한 시퀀스의 일 실시예를 도시한다.
이해를 돕기 위해, 도면들에 공통인 동일한 엘리먼트들을 지칭하기 위해 가능한 동일한 참조 부호들이 사용되었다. 또한, 일 실시예의 엘리먼트들 및 특징들은 추가적인 인용 없이 다른 실시예들에 바람직하게 포함될 수 있다는 것을 고려한다.
게이트 에칭 프로세스의 개념도는 도 1A-1B에 도시된다. 본 출원인은 기판 온도에서 게이트 에칭 CD 편차(bias)의 강한 의존성을 실험적으로 관찰했고, 이제 그 관계를 개시하며, 기판에 대한 프로세스 결과 분포의 제어를 가능하게 하는 기판 온도에 대한 게이트 에칭 부산물 부착 계수의 의존성을 입증한다.
에칭 부산물들의 재증착율은 부산물들의 기체 위상(gas phase) 및 그러한 부산물들의 부착 계수를 따르는 것으로 예상된다. 부착 계수들은 표면(게이트 구조물(100)로서 도시됨)에 흡수되는 입사 기체 위상 종(102)의 확률을 기술하는 기체-표면 반응 메커니즘들에 사용되었고, 전형적으로 입사 종의 총 수에 대한 표면상에 반응성 흡수되는 종의 수의 비율로서 근사화된다. 표면 온도에 대한 부착 계수의 의존성 분석은 실리콘 막들의 애피택셜 성장 동안의 불순도 레벨들, 및 기판들상의 이산화 실리콘의 스텝 커버리지 증착 특성을 기술하는데 사용되었다. 두 모델들은 표면상의 기체 위상 종에 대한 흡수, 탈착(desorption), 및 반응율들 사이의 경쟁에 부착 계수를 관련시킨다. 따라서, 부착 계수의 음의 값들은 에칭 수율들로서 해석될 수 있다. Langmuir 흡수 이론과 결합된 Bennet 외의 식들을 이용하면, s*의 온도 의존성은 다음과 같이 표현될 수 있다:
여기서, P는 에칭 부산물들의 부분 압력이고, NA는 아보가드로 수이며, M은 흡수 종의 분자량이고, R은 범용 기체 상수이며, T는 온도이고, Eeff는 흡수 및 표면 반응에 대한 에너지들간의 차이이다. 에칭 부산물들은 이전의 히스토리와 무관하게 임의의 표면 지점상에서 동일하게 에칭 부산물들이 재증착되어, 표면 커버리지가 무시될 수 있다고 가정한다. 이러한 가정은 게이트 에칭 동안 패시베이팅 층들의 관찰된 두께들이 단일 모노층의 두께보다 전형적으로 더 크기 때문에 타당하다.
식 (1)로부터 직접적으로 추출될 수 있는 2개의 중요한 에칭 프로세스 파라미터들은 표면에 대한 종의 플럭스 및 표면 온도이다. 이러한 조정가능한 배 합(recipe) 파라미터들은 게이트 측벽들상의 패시베이팅 종의 부착 계수에 많은 영향을 줄 것이고, 이에 따라 에칭 이후의 게이트 CD 편차에 많은 영향을 줄 것이다. 식 (1)을 이용하는데 있어서 명백한 복잡성은 쉽게 결정되지 않고 자체적으로 일부 온도 의존성을 갖는, Rads 항이다. 이러한 분석을 위해, Rads 항은 피팅 파라미터로서 사용되고, 이후에 추가로 설명된다.
게이트 에칭 프로세스에 대한 종 플럭스 및 기판 온도의 영향을 테스트하기 위해, 폴리-실리콘 게이트 적층물을 갖는 패턴화된 기판들이 형성된다. 기판들을 패턴화하는데 사용되는 포토마스크는 90nm 기술 노드에 대해 설계된다. 에칭 실험들은 DPS Ⅱ 실리콘 에칭 챔버로 구성된 어플라이드 머티어리얼스의 Centura® DPS® Etch 시스템으로 수행된다. 기판들은 표준 게이트 에칭 화학제들을 이용하는 4 단계 프로세스(브레이크스루, 메인 에칭, 소프트 랜딩, 및 오버 에칭)를 이용하여 에칭된다. 사전 및 사후 에칭 CD들은 어플라이드 머티어리얼스의 VeraSEM® Metrology 시스템에서 측정된다. (새로운 명명 규칙)
평균 CD 편차에 대한 기판 온도의 영향(여기서, CD 편차는 사후 에칭 CD-사전 에칭 CD로서 규정됨)은 도 2에 명확히 이해할 수 있다. 데이터는 증가하는 기판 온도가 더 좁아지는 평균 게이트 라인폭을 초래하고, 이는 보다 높은 온도들에서 게이트 측벽에 패시베이팅 종이 더 적어지는 이론과 일치한다. 도 2에 도시된 부착 계수에 대한 최적합도 곡선은 평균 CD 편차 데이터와 근접하게 따르고, 식 (1)을 이용하여 계산되며, Eeff는 0.250eV로 가정되고, Rads = 9E13 atoms/cm2s. 피 팅 파라미터의 값 Rads가 타당한 것을 보장하기 위해, Rads의 독립적인 계산은 식 (2)에 도시된 바와 같은 CD 편차 데이터를 이용하여 이루어질 수 있다:
사실상, 식 (2)에 의해 획득된 Rads에 대한 평균 값은 고려되는 온도 범위에 대한 피팅 프로시저를 통해 획득된 값과 잘 일치한다. 이러한 3개의 실행들의 평균 CD 편차 및 기판 온도 사이의 관계는 -0.8607 nm/℃의 평균 변화율을 나타낸다. 부착 계수의 해당 퍼센티지 변화 s*는 -0.2%/℃이다. 도 2에 도시된 부착 계수들의 계산된 범위는 전력공급된 Si 전극에 입사하는 CF2 라디칼들에 대해 획득된 값들과도 일치한다.
도 2의 CD 편차 평균들상의 하나의 시그마 에러 바들은 내부 기판 CD 편차 불균일도의 척도이다. 불균일도의 정도는 모든 3개의 기판 온도들에 대해, 중심 영역의 것들보다 전형적으로 더 작은 에지 영역들에서 관찰된 라인폭들과 일치한다. 내부 기판 온도 불균일도들의 측정들은 기판 온도 범위가 이러한 실행들과 유사한 조건들에 대해 ±1℃ 미만인 것을 나타내고, 이들 경우들에서 관찰된 내부 기판 라인폭 불균일도가 기판 온도와 더불어 무언가로 인한 것이라는 것을 제안한다.
이전의 작업은 기판 에지에서 CD 바이어스의 감소가 기판의 이러한 영역에서 부산물 농도의 감소에 의해 초래될 수 있다는 것을 입증하였다. 이러한 농도 기울기는 기판 중심에 비해 기판 에지에서 에칭 부산물들의 보다 효율적인 제거에 의해 형성된다. 결과적으로, 기판 에지에서 국부적인 흡수율은 주어진 기판 온도에 대해 흡수 지점, 즉 게이트 측벽에 바로 인접하여 감소된다. 패시베이팅 종의 이러한 국부적인 부분 압력은 챔버로의 공급 가스 주입의 위치에 의해 부분적으로 제어될 수 있다. 도 3은 3개의 상이한 가스 주입 수단들을 비교하는 시뮬레이션 결과들을 나타낸다. 가스가 기판 표면에 수직인 방향에서 챔버의 상부에 주입되면(도 3의 라벨링된 중심 가스 공급), 실제적으로 프리커서 종의 밀도는 증가된 대류 유동의 결과로서 가스 속도의 증가로 인해 중심에서 감소된다. 대조적으로, 가스가 기판 표면에 평행한 방향에서 챔버의 상부에 주입되면(도 3의 라벨링된 측면 가스 공급), 기판 표면으로의 유동은 보다 확산되고, 프리커서 종의 보다 균일한 분포가 달성된다.
에칭 챔버내의 에칭 부산물 분포의 인식 뿐만 아니라 기판 온도와 부착 계수 사이의 관계를 이용하면, 정전 척(ESC)에 다중 온도 영역들을 도입함으로써, 내부 기판 CD 편차 균일도가 최적화될 수 있다. 전형적인 게이트 에칭 프로세스를 위한 에칭 부산물들의 라디칼 분포 및 부착 계수에 대한 상응하는 라디칼 요구조건은 도 4에 도시된다. 온도와 함께 부착 계수의 변화는 작은 온도 변화들에 대해 대략적으로 선형적이기 때문에, 예측된 온도 프로파일은 국부적인 기체 위상 종 농도와 매우 유사하다. 따라서, 목표된 기판 온도는 펌핑에 의해 유도되는 패시베이팅 종의 감소를 보상하기 위해 기판의 에지 영역에 대해 더 낮아지도록 요구된다. 결과적으로, 이러한 국부적인 기판 표면 온도 감소는 기판 표면으로의 흡수 종의 일정하고 균일한 플럭스를 유지하고 이에 따라 균일한 게이트 라인폭들을 유지하도록, 패시베이팅 종의 부착 계수를 증가시킨다.
도 5는 3개의 경우들을 도시한다: 균일한 온도의 기판, 이중-영역 ESC를 갖는 최적화 조건, 및 기판에 대한 CD 편차를 제어하는 성능을 입증하기 위해 의도적으로 오조정된(mistuned) 프로세스. 기판 에지에서 더 작은 게이트 라인폭들이 균일한 기판 온도 조건에 대해 도 5에서 관찰되는 반면에, 에지 CD 편차 균일도에 대한 중심의 현저한 개선점은 ESC의 온도가 2개의 영역들로 분할될 때 달성될 수 있고, 여기서 외부 영역은 내부 영역보다 더 낮은 온도에 있다. 균일한 온도에서 ESC에 대한 CD 바이어스의 범위는 15.3nm이고, 이중 영역 ESC에 대한 CD 편차의 범위는 9.5nm이며, 37.9%의 개선이다. 제 3 경우는 에지 기판 온도 차이에 대한 과대(exaggerated) 중심의 조건을 나타내고, 기판 온도를 통해 CD 바이어스를 제어하는 능력을 입증하기 위해 양(+)의 값들을 향해 의도적으로 조정되는 CD 편차를 발생시킨다. 최저 기판 온도들에서, 보다 많은 부산물들이 측벽들에서 흡수되고 역효과를 초래하며, 에지 라인폭들은 기판 중심의 것들보다 더 커진다.
요약하면, 균등 흡수 이론은 트랜지스터 게이트 에칭 프로세스 동안 CD 편차 균일도의 관찰된 트랜드를 설명하는 것을 돕기 위해 사용될 수 있다는 것을 나타내었다. 특히, 에칭 부산물들의 부착 계수의 온도 의존성이 중요하다. 따라서, DPS Ⅱ Silicon Etch 챔버에서 발견되는 것처럼, 다수의 독립적으로 제어가능한 온도 영역들을 가진 ESC는 게이트 에칭과 같이 중요한 에칭 애플리케이션들을 위해 가장 바람직하다. 측벽 패시베이션이 알루미늄 라인들의 에칭, 또는 콘택들 및 비아들의 유전체 에칭과 같이, CD 성능에 중요한 다른 에칭 애플리케이션들 동안 유사한 현상이 발생하는 것으로 보인다.
본 발명에서 기술되는 에칭 프로세스들은 예를 들어, 모두 캘리포니아 산타클레아의 어플라이드 머티어리얼스 사로부터 이용가능한, HART 에칭 반응기, HART TS 에칭 반응기, Decoupled Plasma Source (DPS), DPS-Ⅱ, 또는 DPS Plus, 또는 CENTURA® 에칭 시스템의 DPS DT 에칭 반응기와 같이, 임의의 적절히 조정되는 플라즈마 에칭 챔버에서 수행될 수 있다. 다른 제조사들로부터의 플라즈마 에칭 챔버들은 본 발명을 수행하는데 적용될 수도 있다. DPS 반응기는 고밀도 플라즈마를 생성 및 유지하기 위해 13.56MHz 유동성 플라즈마 소스 및 기판을 바이어스시키기 위한 13.56MHz 소스 바이어스 전력을 사용한다. 플라즈마와 바이어스 소스들의 디커플링 특성은 이온 에너지 및 이온 밀도의 독립적인 제어를 허용한다. DPS 반응기는 소스 및 바이어스 전력, 압력, 및 에천트 가스 화학제들의 변화들에 대해 넓은 프로세스 윈도우를 제공하고, 처리의 종료를 결정하기 위해 엔드포인트 시스템을 사용한다.
도 6은 본 발명을 실시하는데 예시적으로 사용될 수 있는 예시적인 에칭 반응기(600)의 개념도를 도시한다. 에칭 반응기(600)의 특정 실시예는 예시적인 목적들만을 위해 제공되며, 본 발명의 범주를 제한하는데 사용되어서는 안된다.
에칭 반응기(600)는 일반적으로, 처리 챔버(610), 가스 패널(638) 및 제어기(640)를 포함한다. 처리 챔버(610)는 처리 체적을 둘러싸는 실링(620) 및 전도성 몸체(벽)(630)를 포함한다. 처리 가스들은 가스 패널(638)로부터 챔버(610)의 처리 체적에 제공된다.
제어기(640)는 중앙 처리 유닛(CPU)(644), 메모리(642), 및 지원 회로들(646)을 포함한다. 제어기(640)는 에칭 반응기(600)의 컴포넌트들에 결합되고, 에칭 반응기(600)의 컴포넌트들 및 챔버(610)에서 수행되는 프로세스들을 제어하며, 집적회로 탭의 데이터베이스들과의 선택적인 데이터 교환을 용이하게 할 수 있다.
도시된 실시예에서, 실링(620)은 실질적으로 평면인 부재이다. 처리 챔버(610)의 다른 실시예들은 예를 들어, 돔-형상의 실링과 같이, 다른 타입의 실링들을 구비할 수 있다. 상기한 실링(620)은 하나 이상의 유도성 코일 엘리먼트들을 포함하는 안테나(612)에 배치된다(2개의 동축 코일 엘리먼트들이 예시적으로 도시됨). 안테나(612)는 정합망 및 무선주파수(RF) 플라즈마 전원(618)에 결합된다. 전력은 안테나(612)에 인가되고, 처리 동안 챔버(100)에 형성된 플라즈마에 유도성 결합된다. 챔버(100)는 이하에서 추가로 기술되는 것처럼, 전원(684)을 이용하여 용량성 플라즈마 커플링을 선택적으로 이용할 수 있다.
가스 패널(638)은 챔버내의 종의 분포를 제어하기 위해 챔버로 통과하는 유동이 제어될 수 있도록, 하나 이상의 노즐들에 결합된다. 하나 이상의 노즐들은 처리 가스 유동 위치, 처리 가스의 유동 배향 또는 챔버내의 종 분포 중 적어도 하나에 영향을 주도록 구성 및/또는 배치된다.
일 실시예에서, 적어도 2개의 출구 포트들(604, 606)을 갖는 노즐(608)은 챔버 몸체(610)의 실링(620)에 결합되게 제공된다. 출구 포트들(604, 606)은 챔버로의 가스 유동의 직접 및 간접 배향을 각각 유도하도록 구성된다. 예를 들어, 제 1 출구 포트(604)는 직접적인 가스 유동 배향을 제공할 수 있고, 즉 표면에 실질적으로 수직으로 배향되는 챔버에 진입하는 가스 유동을 형성할 수 있다. 제 2 출구 포트(606)는 간접적인 가스 유동 배향을 제공할 수 있고, 즉 표면에 실질적으로 평행하게 배향되는 챔버에 진입하는 가스 유동을 형성할 수 있거나, 다른 실시예에서, 기판의 평면에 대해 60°와 같거나 미만인 입사각에서 유도될 수 있다. 하나 이상의 출구 포트들(604, 606)은 챔버의 다른 영역들에 배치될 수 있고, 출구 포트들(604, 606)은 개별 노즐들(608)에 배치될 수 있다(즉, 노즐당 하나의 포트).
페디스털 어셈블리(616)는 노즐(608) 아래의 처리 챔버(600)의 내부 체적(606)에 배치된다. 페디스털 어셈블리(616)는 처리 동안 기판(614)을 홀딩한다. 페디스털 어셈블리(616)는 일반적으로 페디스털 어셈블리(616)로부터 기판을 리프팅하도록 구성된 관통 배치된 다수의 리프트 핀들(미도시)을 포함하고, 종래의 방식으로 로봇(미도시)을 통해 기판(614)의 교환을 용이하게 한다.
일 실시예에서, 페디스털 어셈블리(616)는 장착판(662), 베이스(664), 및 정전 척(666)을 포함한다. 장착판(662)은 챔버 몸체(630)의 저면(612)에 결합되고, 유체들, 전력선들, 및 센서 리드들과 같은 라우팅 유틸리티들을 위해, 다른 것들 중에서, 베이스(664) 및 정전 척(666)으로의 통로들을 포함한다.
정전 척(666) 또는 베이스(664) 중 적어도 하나는 적어도 하나의 선택적인 내장 히터(676), 적어도 하나의 선택적인 내장 절연체(674), 및 관통하는 온도 조절 유체를 제공하는 유체 소스(672)에 유동적으로 결합되는 다수의 도관들을 포함한다. 도 6에 도시된 실시예에서, 하나의 히터(676)는 전원(678)에 결합된 정전 척(666)에 예시적으로 도시되고, 하나의 환형 절연체(674)에 의해 분리된 2개의 도관들(668, 670)은 베이스(664)에 도시된다. 도관들(668, 670)과 히터(676)는 페디스털 어셈블리(616)의 온도를 제어하는데 사용될 수 있고, 이에 따라 정전 척(666)의 가열 및/또는 냉각을 제어하며, 이에 따라 정전 척(666)에 배치된 기판(614)의 온도를 적어도 부분적으로 제어하는데 사용될 수 있다.
베이스(664)에 형성된 2개의 개별 냉각 통로들(668, 670)은 적어도 2개의 독립적으로 제어가능한 온도 영역들을 규정한다. 부가적인 냉각 통로들 및/또는 통로들의 레이아웃은 부가적인 온도 제어 영역들을 규정하도록 배치될 수 있다는 것을 고려한다. 일 실시예에서, 제 2 냉각 통로(668)는 온도 제어 영역들이 동심이 되도록 제 2 냉각 통로(670)의 반경으로 내향하게 배치된다. 통로들(668, 670)은 반경으로 배향될 수 있거나, 다른 기하학적 구성들을 가질 수 있다. 냉각 통로들(668, 670)은 온도 제어되는 열 전달 유체의 단일 소스(672)에 결합될 수 있거나, 개별 열 전달 유체 소스에 각각 결합될 수 있다.
절연체(674)는 베이스(664)의 인접 영역들의 물질과 상이한 열 전도도 계수를 갖는 물질로부터 형성된다. 일 실시예에서, 절연체(674)는 베이스(664)보다 더 작은 열 전도도 계수를 갖는다. 도 6에 도시된 실시예에서, 베이스(664)는 알루미늄 또는 다른 금속 물질로부터 형성된다. 추가적인 실시예에서, 절연체(674)는 이방성(즉, 방향-의존적인 열 전도도 계수)을 갖는 물질로부터 형성될 수 있다. 절연체(674)는 열 전달 경로에서 절연체를 갖지 않는 베이스(664)의 인접 부분들을 통과하는 열 전달율에 비해, 도관들(668, 670)로의 베이스(664)를 통해 페디스털 어셈블리(616) 사이의 열 전달율을 국부적으로 변화시키도록 작용한다. 절연체(674)는 페디스털 어셈블리(616)를 통해 규정된 온도 제어 영역들 사이의 개선된 열 절연을 제공하기 위해, 제 1 및 제 2 냉각 통로(668, 670) 사이에 측면으로 배치된다.
도 6에 도시된 실시예에서, 절연체(674)는 도관들(668, 670) 사이에 배치되고, 이에 따라 측면 열 전달을 방해하고, 페디스털 어셈블리(616)에 대해 측면 온도 제어 영역들을 촉진시킨다. 따라서, 삽입물들의 개수, 형상, 크기, 위치 및 열 전달 계수를 제어함으로써, 정전 척(666) 및 그 상부에 안착된 기판(614)의 온도 프로파일이 제어될 수 있다. 절연체(674)는 환형 링으로서 형상화된 도 6에 도시되지만, 절연체(674)의 형상은 임의의 수의 형태들을 취할 수 있다.
선택적인 열 전도성 페이스트(paste) 또는 접착제(미도시)는 베이스(664) 및 정전 척(666) 사이에 배치될 수 있다. 전도성 페이스트는 정전 척(666)과 베이스(664) 사이에 열 교환을 촉진시킨다. 예시적인 일 실시예에서, 접착제는 정전 척(666)을 베이스(664)에 기계적으로 결합시킨다. 선택적으로(미도시), 페디스털 어셈블리(616)는 정전 척(666)을 베이스(664)에 결합시키도록 구성된 하드웨어(예, 클램프들, 스크류들 등)를 포함할 수 있다.
정전 척(666)과 베이스(664)의 온도는 다수의 센서들을 이용하여 모니터링된다. 도 6에 도시된 실시예에서, 제 1 온도 센서(690)가 페디스털 어셈블리(616)의 중심 영역의 온도를 나타내는 지표를 제어기(650)에 제공할 수 있고, 제 2 온도 센서(692)가 페디스털 어셈블리(616)의 둘레 영역의 온도를 나타내는 지표를 제어 기(650)에 제공할 수 있도록, 제 1 온도 센서(690) 및 제 2 온도 센서(692)는 반경으로 이격된 배향으로 도시된다.
정전 척(666)은 베이스(664)상에 배치되고, 커버 링(648)에 의해 둘러싸인다. 정전 척(666)은 알루미늄, 세라믹 또는 처리 동안 기판(614)을 지지하기에 적합한 다른 물질들로 제조될 수 있다. 일 실시예에서, 정전 척(666)은 세라믹이다. 선택적으로, 정전 척(666)은 진공 척, 기계적 척, 또는 다른 적절한 기판 지지부로 대체될 수 있다.
정전 척(666)은 일반적으로 세라믹 또는 유사한 유전체 물질로부터 형성되고, 척킹 전원(682)을 이용하여 제어되는 적어도 하나의 클램핑 전극(680)을 포함한다. 전극(680)(또는 척(666) 또는 베이스(664)에 배치된 다른 전극)은 프로세스로부터 형성된 플라즈마 및/또는 처리 챔버(600)내의 다른 가스들을 유지하기 위한 하나 이상의 RF 전원들에 선택적으로 결합될 수 있다. 도 6에 도시된 실시예에서, 전극(680)은 챔버내의 처리 가스들로부터 형성되는 플라즈마를 유지하기 위해 적합한 RF 신호를 생성할 수 있는 RF 전원 및 정합 회로(684)에 결합된다.
정전 척(666)은 정전 척의 기판 지지 표면에 형성되고 열 전달(또는 후면) 가스의 소스(미도시)에 유동성 결합되는 그루브들과 같은, 다수의 가스 통로들(미도시)을 포함할 수 있다. 동작시, 후면 가스(예, 헬륨(He))는 정전 척(666)과 기판(614) 사이에 열 전달을 향상시키기 위해 가스 통로들로의 제어된 압력에서 제공된다. 통상적으로, 정전 척의 적어도 기판 지지 표면에는 기판들을 처리하는 동안 사용되는 온도들 및 화학제들에 내성인 코팅이 제공된다.
도 7-9는 챔버(100), 또는 다른 적절한 처리 챔버에서 실시될 수 있는 에칭 프로세스들(700, 800, 900)의 실시예들의 흐름도들이다. 각각의 프로세스는 도 10A-10F 및 도 11A-11B에 도시된 구조물들을 제조하는데 사용될 수 있다. 프로세스들(700, 800, 900)은 도 10A-10F의 게이트 구조물 및 도 11A-11C의 얕은 트랜치 절연체(STI)를 형성하기 위해 도시되지만, 프로세스들은 다른 구조물들을 에칭하는데 바람직하게 사용될 수도 있다. 프로세스들(700, 800, 900)은 에칭 프로세스 결과들의 측면 분포를 제어하는데 사용될 수 있다. 예를 들어, 프로세스들(700, 800, 900)은 에칭 프로세스 결과들의 에지 분포에 대한 실질적으로 균일한 중심을 형성하는데 사용될 수 있고, 여기서 프로세스 결과들은 다른 것들 중에서, 에칭 깊이, CD 편차, 마이크로로딩, 측벽 프로파일, 패시베이션, 에칭율, 스텝 커버리지, 피쳐 테이퍼 각도들 및 언더컷팅 중 적어도 하나를 포함한다.
도 7의 프로세스(700)는 기판상의 에칭 부산물들의 균일한 증착율에 상응하는 기판 온도 타겟 프로파일을 결정함으로써 단계(702)에서 시작된다. 단계(704)에서, 기판 지지부의 제 1 부분의 온도는 기판상의 기판 온도 타겟 프로파일을 획득하도록 기판 지지부의 제 2 부분에 비해 우선적으로 조정된다. 단계(706)에서, 기판은 우선적으로 조정된 기판 지지부상에서 에칭된다.
도 8의 프로세스(800)는 제 1 프로세스 조건에 영향을 주도록 제 1 프로세스 제어 노브를 제공함으로써 단계(802)에서 시작되고, 여기서 제 1 프로세스 조건은 프로세스 결과들의 제 1 분포로 나타낸다. 단계(804)에서, 제 2 프로세스 조건에 영향을 주는 제 2 프로세스 제어 노브에 제공되며, 여기서 제 2 프로세스 조건은 프로세스 결과들의 제 2 분포로 나타낸다. 단계(806)에서, 제 1 및 제 2 프로세스 제어 노브는 모두 프로세스 결과들의 제 3 분포를 형성하기 위해 미리 결정된 셋팅으로 설정되고, 여기서 프로세스 결과들의 제 3 분포는 프로세스 결과들의 제 1 및 제 2 분포와 상이하다. 단계(808)에서, 미리 결정된 셋팅으로 설정된 제 1 및 제 2 프로세스 제어 노브를 갖는 처리 챔버에서 기판 지지부에 배치된 기판이 에칭되고, 여기서 제 1 프로세스 제어 노브는 처리 챔버로의 가스 주입의 위치들을 선택하며, 제 2 프로세스 제어 노브는 기판 지지부의 온도 프로파일을 선택한다.
도 9의 프로세스(900)는 측면 온도 제어를 통해 기판 지지부 및 처리 챔버내의 종의 선택가능한 분포를 갖는 처리 챔버에 기판을 제공함으로써 단계(902)에서 시작되고, 여기서 기판 지지부 및 종 분포의 선택에 의해 유도되는 온도 프로파일은 제어 파라미터 세트를 포함한다. 단계(904)에서, 제 1 물질층은 제 1 제어 파라미터 세트를 이용하여 에칭된다. 단계(906)에서, 에칭되는 제 2 물질층은 제 2 제어 파라미터 세트를 이용하여 에칭되고, 여기서 제 1 및 제 2 제어 파라미터 세트는 상이하다. 방법(900)은 단일층의 증분적인 에칭 동안 실시될 수 있다는 것을 고려하고, 여기서 각각의 증분적인 에칭 단계는 층 에칭 단계로서 처리된다.
에칭 방법들(700, 800, 900)은 도 10A-10F의 시퀀스에 도시된 것처럼, 게이트 구조물을 제조하는데 사용될 수 있다. 제어 노브들, 종 분포, 처리 가스 유동 배향, 처리 가스 주입 위치, 및 기판 및/또는 기판 지지부의 온도 프로파일의 설정 및/또는 조절은 막 적층물(1000)의 층들 중 임의의 하나의 에칭 동안, 또는 각각의 층들을 에칭하는 사이에 실시될 수 있다는 것을 고려한다.
도 10A를 참조하면, 포토레지스트 층(1002), BARC 층(1004), 하드마스크 층(1006), 게이트 전극층(1008) 및 기판(1014)상에 배치된 게이트 유전체 층을 포함하는 막 적층물(1000)이 제공된다. 게이트 유전체 층은 높은-k 층(1010) 및 선택적인 하부 폴리실리콘 층(1012)을 포함할 수 있다. 기판(1014)은 반도체 기판들, 실리콘 기판들, 유리 기판들 등 중 임의의 하나일 수 있다. 막 적층물(1000)을 포함하는 층들은 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 등과 같은, 하나 이상의 적절한 종래의 증착 기술들을 이용하여 형성될 수 있다. 막 적층물(300)은 다른 모듈 제조사들 중에서, 캘리포니아 산타클레라의 어플라이드 머티어리얼스 사로부터 이용가능한 CENTURA®, PRODUCER®, ENDURA®의 각 처리 모듈들 및 다른 반도체 기판 처리 시스템들을 이용하여 증착될 수 있다. 도 10A에 도시된 실시예에서, BARC 층(1004)의 부분들은 패턴화된 포토레지스트 층(1002)에 형성된 하나 이상의 개구들(1016)을 통해 노출된다. 막 적층물은 게이트 구조물을 규정하도록 개구들(1016)을 통해 에칭된다.
막 적층물(1000)의 에칭은 BARC 층(1004)을 먼저 에칭하는 단계를 포함한다. BARC 층(1004)은 전형적으로, 포토레지스트 층(1002)의 패터닝을 용이하게 하기 위해 사용되는 유기 물질이다. BARC 층(1004)의 에칭 동안, 처리 챔버로의 처리 가스들의 유동은 처리 챔버내의 종의 분포를 제어하기 위해, 제 1 출구 포트(604) 및 제 2 출구 포트(606) 사이에 대략적으로 동일하게 분할될 수 있다. 다른 실시예들에서, BARC 층(1004)의 에칭은 포트(604)로부터 포트(606)로 그 사이에 규정된 유 량들의 전체 범위를 포함하면서, 출구 포트(604)로부터 100%의 유동을 제공 내지 출구 포트(606)로부터 100%의 유동을 제공하는 범위일 수 있다. BARC 층(1004)이 도 10B에 도시된 것처럼 에칭된 이후, 개구(1016)는 도 10C에 도시된 것처럼 하드 마스크 층(1006)을 에칭하는데 사용된다.
하드 마스크 층(1006)은 SiO2, SiO3, SiON 또는 다른 적절한 물질일 수 있다. 하드 마스크 층(1006)의 에칭 동안, 처리 챔버에 진입하는 처리 가스 유동의 적어도 약 50%는 출구 포트(606)로부터 제공될 수 있다. 다른 실시예들에서, 하드 마스크 층 에칭은 출구 포트들(604, 606) 사이에 실질적으로 동일한 유동 분포를 이용할 수 있거나, 출구 포트들(604, 606) 사이에 약 25:75의 비율을 이용할 수 있다. 다른 실시예에서, 처리 가스 유동은 출구 포트(606)로부터 우선적으로 제공된다. 하드 마스크 층(1006)이 에칭되면, 게이트 전극층(1008)은 도 10D에 도시된 것처럼 에칭된다.
게이트 전극층(1008)은 폴리실리콘 층상에 배치된 금속층 또는 폴리실리콘 층을 포함할 수 있다. 폴리실리콘 층은 α-Si 또는 c-Si일 수 있다. 게이트 전극층(1008)에 사용하기 위해 적합한 금속층들은 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 실리사이드(WSi), 텅스텐 폴리실리콘(W/poly), 텅스텐 함금, 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 티타늄 질화물(TiN), 이들 각각 또는 이들의 조합물들을 포함한다.
게이트 유전체 층(1008)의 에칭은 메인, 소프트 랜딩 및 오버 에칭 단계들로 분할될 수 있다. 각각의 이러한 단계들은 본 발명에 따라 상이하게 설정되는 하나 이상의 처리 파라미터들을 가질 수 있다. 예를 들어, 메인 및 소프트 랜딩 단계들은 출구 포트(604)를 통해 우선적으로 처리 가스들을 유동시킬 수 있으며, 오버 에칭 단계는 출구 포트들(604, 606) 사이에서 실질적으로 동일한 유동을 제공한다. 다른 실시예들에서, 오버 에칭 단계는 출구 포트(606)를 통해 처리 가스들을 우선적으로 유동시킬 수 있다. 게이트 전극층(1008)을 에칭하기 위해 적합한 처리 가스들은 다른 것들 중에서, HBr, BCl3, HCl, 염소 가스(Cl2), 질소 트리플루오라이드(NF3), 황 헥사플루오라이드 가스(SF6), 및 CF4, CHF3, C4F8과 같은 탄소와 불소 함유 가스를 일반적으로 포함한다.
몇가지 처리 파라미터들은 에칭 동안 조정된다. 일 실시예에서, 챔버 압력은 약 2mTorr 내지 약 100mTorr에서 조정된다. RF 전원은 약 100Watts 내지 약 1500Watts 범위에서 처리 가스로부터 형성된 플라즈마를 유지하도록 적용될 수 있다.
게이트 전극층(1008)에 대한 에칭 이후, 게이트 유전체층이 에칭된다. 게이트 유전체 층의 적절한 예들은 다른 것들 중에서, 이에 제한됨이 없이, 산화물 층, 질소-함유 층, 산화물 및 질소-함유 층의 복합물, 질소-함유 층에 삽입된 적어도 하나 이상의 산화물 층들을 포함한다. 일 실시예에서, 게이트 유전체층 물질은 높은-k 물질(높은-k 물질들은 4.0보다 더 큰 유전 상수들을 가짐)이다. 높은-k 물질들의 예들은 다른 것들 중에서, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈 이산화물(TaO2), 알루미늄 산화물, 알루미늄 도핑된 하프늄 이산화물, 비스무트 스트론튬 티타늄(BST), 및 플래티늄 지르코늄 티타늄(PZT)을 포함한다.
도 10A-10E에 도시된 실시예에서, 게이트 유전체층은 높은-k 층(1010) 및 폴리실리콘 층(1012)으로서 도시된다. 폴리실리콘 층(1012)은 전술한 바와 같이 에칭될 수 있다. 높은-k 층(1010)은 탄소 모노옥사이드 및 할로겐 함유 가스를 포함하는 플라즈마에 층(1010)을 노출시킴으로써 에칭될 수 있다. 게이트 유전체 층을 에칭한 이후, 포토레지스트 층(1002)은 예를 들어 산소-함유 플라즈마로의 노출과 같은, 스트립핑(stripping) 프로세스를 이용하여 도 10F에 도시된 바와 같이 제거될 수 있다.
에칭 방법들(700, 800, 900)은 도 11A-11C의 시퀀스에 도시된 것처럼, 얕은 트랜치 절연(STI) 구조물을 제조하는데 사용될 수도 있다. 제어 노브들, 종 분포, 처리 가스 유동 배향, 처리 가스 주입 위치 및 기판 및/또는 기판 지지부의 온도 프로파일은 막 적층물의 층들 중 임의의 하나의 에칭 또는 각각의 층들의 에칭 사이에 실시될 수 있다는 것을 고려한다.
도 11A를 먼저 참조하면, 포토레지스트 층(1102), 및 기판(1106)상에 배치된 폴리실리콘 층(1104)을 포함하는 막 적층물(1100)이 제공된다. 기판(1106)은 반도체 기판들, 실리콘 기판들, 유리 기판들 등 중 임의의 하나일 수 있다. 도 11A에 도시된 실시예에서, 폴리실리콘 층(1104)의 부분들은 패턴화된 포토레지스트 층(1102)에 형성된 하나 이상의 개구들(1108)을 통해 노출된다. 막 적층물은 얕은 트랜치 절연(STI) 구조물을 규정하기 위해 개구들(1108)을 통해 에칭된다.
폴리실리콘 층(1104)은 도 11B에 도시된 것처럼, Cl2, BCl3, HCl, HBr, CF4 등과 같은, 할로겐-함유 가스를 이용하여 에칭된다. 폴리실리콘 층의 에칭은 패시베이션 증착 단계들로 주기적으로 수행될 수 있다. 폴리실리콘 층의 에칭은 메인 에칭, 소프트 랜딩 및 오버 에칭 단계들을 포함하고, 여기서 상기 방법들(700, 800, 900)은 전술한 바와 같은 에칭 단계들 중 적어도 임의의 하나에서 수행될 수 있다. 폴리실리콘 층(1104)의 에칭 이후, 포토레지스트 층(1102)은 산소-함유 플라즈마로의 노출과 같은, 스트립핑 프로세스를 이용하여, 도 11C에 도시된 것처럼 제거될 수 있다.
따라서, 기판의 표면에 대해 측면으로 프로세스 결과들의 분포 제어를 가능하게 하는 에칭 프로세스가 제공되었다. 바람직하게는, 본 발명의 프로세스는 에칭 깊이, CD 편차, 마이크로로딩, 측벽 프로파일, 패시베이션, 에칭율, 스텝 커버리지, 피쳐 테이퍼 각도들 및 언더컷팅 등의 에지 분포에 대한 실질적으로 균일한 중심을 달성하도록 조절되게 기여하는 상보적인 프로세스 제어를 가능하게 한다.
전술한 상세한 설명은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들과 추가적인 실시예들이 그 기본 범주를 벗어남이 없이 안출될 수 있고, 그 범주는 이하의 청구범위에 의해 결정된다.
Claims (33)
- 기판을 에칭하기 위한 방법으로서,기판상의 에칭 부산물들의 균일한 증착율에 대응하는 기판 온도 타겟 프로파일을 결정하는 단계;상기 기판상의 상기 기판 온도 타겟 프로파일을 획득하기 위해, 기판 지지부의 제 2 부분에 관하여 기판 지지부의 제 1 부분의 온도를 우선적으로 조정하는 단계; 및상기 우선적으로 조정된 기판 지지부상에서 상기 기판을 에칭하는 단계를 포함하는 기판 에칭 방법.
- 제 1 항에 있어서,상기 기판 온도 타겟 프로파일을 결정하는 단계는,상기 기판의 표면에 걸쳐 에칭 부산물들의 분포를 결정하는 단계; 및상기 분포를 상기 기판 온도 타겟 프로파일에 상관시키는 단계를 더 포함하는 것을 특징으로 하는 기판 에칭 방법.
- 제 2 항에 있어서,상기 에칭 부산물의 분포를 결정하는 단계는, 상기 기판의 표면에 대한 부착 계수(sticking coefficient)를 결정하는 단계를 더 포함하는 것을 특징으로 하는 기판 에칭 방법.
- 제 2 항에 있어서,상기 에칭 부산물의 분포를 결정하는 단계는, 상기 기판의 표면에 대한 종(species)의 플럭스(flux)를 결정하는 단계를 더 포함하는 것을 특징으로 하는 기판 에칭 방법.
- 제 1 항에 있어서,상기 기판 온도 타겟 프로파일을 결정하는 단계는,에칭 부산물들의 부착과 기판 온도 사이의 관계를 모델링하는 단계; 및상기 모델링으로부터 상기 기판 온도 타겟 프로파일을 생성하는 단계를 더 포함하는 것을 특징으로 하는 기판 에칭 방법.
- 제 1 항에 있어서,상기 기판 온도 타겟 프로파일을 결정하는 단계는, 상기 기판 온도 타겟 프로파일을 생성하기 위한 실험적 데이터를 사용하는 단계를 더 포함하는 것을 특징으로 하는 기판 에칭 방법.
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| FPAY | Annual fee payment |
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