KR100898313B1

KR100898313B1 - Layout of Semiconductor Device

Info

Publication number: KR100898313B1
Application number: KR1020070095725A
Authority: KR
Inventors: 이계환; 조계옥; 이주호; 이원섭; 홍기혁; 김민호
Original assignee: (주)아이앤씨테크놀로지
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2009-05-20
Also published as: KR20090030428A

Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 더 상세하게는 커패시터의 밑에 저항과 모스트랜지스터를 배치함으로써 반도체 칩의 사이즈를 감소시키고 반도체 소자의 사이를 메탈층으로 쉴딩함으로써 반도체 소자 상호간의 간섭을 줄일 수 있는 반도체 소자의 레이아웃에 관한 것이다.The present invention relates to the layout of semiconductor devices, and more particularly, to reduce the size of the semiconductor chip by placing a resistor and a MOS transistor under the capacitor and to reduce the interference between the semiconductor devices by shielding the semiconductor device with a metal layer. It relates to the layout of a semiconductor device.

본 발명에 따른 반도체 소자의 레이아웃에 의하면 반도체 소자 상호간에 영향을 미치지 않으면서 반도체 칩의 면적을 줄일 수 있는 효과가 있다.According to the layout of the semiconductor device according to the present invention, the area of the semiconductor chip can be reduced without affecting the semiconductor devices.

반도체 소자의 레이아웃, 메탈쉴딩 Semiconductor device layout, metal shielding

Description

Layout of Semiconductor Device

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 더 상세하게는 커패시터의 밑에 저항과 모스트랜지스터 등의 반도체 소자를 배치함으로써 반도체 칩의 사이즈를 감소시키고 반도체 소자의 사이를 메탈층으로 쉴딩함으로써 반도체 소자 상호간의 간섭을 줄일 수 있는 반도체 소자의 레이아웃에 관한 것이다.The present invention relates to a layout of a semiconductor device, and more particularly, to reduce the size of a semiconductor chip by placing a semiconductor device such as a resistor and a MOS transistor under a capacitor and shielding the semiconductor device with a metal layer between the semiconductor devices. The present invention relates to a layout of a semiconductor device capable of reducing interference.

반도체 공정 기술의 발달로 반도체 칩은 계속 소형화 되어 왔다. 이와 같이 반도체 칩이 고집적화되고 반도체 소자의 수가 증가함에 따라 반도체 칩내에서 단위 소자들이 차지하는 비중이 커지고 있으며, 인접한 반도체 소자들 상호간에 미치는 영향이 문제되어왔다.With the development of semiconductor processing technology, semiconductor chips have been miniaturized. As the semiconductor chip is highly integrated and the number of semiconductor devices increases, the share of unit devices in the semiconductor chip increases, and the influence of adjacent semiconductor devices has been a problem.

이러한 문제를 해결하기 위해 인접한 반도체 소자들 상호간에 영향을 미치지 않는 범위내에서 가능한 한 좁은 면적에 다수의 반도체 소자들이 배치되도록 하기위한 연구가 진행되고 있다.In order to solve this problem, studies are being conducted to arrange a plurality of semiconductor devices in as small an area as possible without influencing the adjacent semiconductor devices.

도 1a는 종래 기술에 따른 반도체 소자의 레이아웃을 나타내는 평면도이고 도 1 b는 도 1a의 단면도이다.1A is a plan view illustrating a layout of a semiconductor device according to the related art, and FIG. 1B is a cross-sectional view of FIG. 1A.

도 1a 및 도 1b를 참조하면 반도체 칩은 MIM(Metal-Insulator-Metal) 커패시 터, P형모스트랜지스터(P type Metal Oxide Semiconductor: 이하 'PMOS'라 한다.), N형모스트랜지스터(N type Metal Oxide Semiconductor: 이하 'NMOS'라 한다.) 및 저항(Resistor) 등의 반도체 소자들을 구비하고 있다.1A and 1B, a semiconductor chip includes a metal-insulator-metal (MIM) capacitor, a P-type metal oxide semiconductor (PMOS), and an N-type MOS transistor (N type). Metal Oxide Semiconductor (hereinafter referred to as "NMOS") and a semiconductor device such as a resistor.

도 1a 및 도 1b에 도시된 바와같이 종래 기술에 따른 반도체 소자의 레이아웃은 MIM커패시터(20), PMOS(30), NMOS(40) 및 저항(50)을 기판(10)에 서로 겹치지 않게 배치함으로써 반도체 소자 상호간의 간섭을 피하도록 하고 있다. As shown in FIGS. 1A and 1B, a layout of a semiconductor device according to the related art is provided by arranging a MIM capacitor 20, a PMOS 30, an NMOS 40, and a resistor 50 on a substrate 10 without overlapping each other. Interference between semiconductor elements is avoided.

그러나 도 1a 및 도 1b에서와 같이 반도체 소자들을 배치하게 되면 반도체 소자 상호간의 영향은 줄어들지만, MIM 커패시터(20) 외에 PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자가 별도의 면적(60)을 차지하게 되고 따라서 반도체 칩의 전체적인 면적이 커지는 문제가 있다.However, when the semiconductor devices are disposed as shown in FIGS. 1A and 1B, the effects of the semiconductor devices are reduced. However, in addition to the MIM capacitor 20, semiconductor devices such as the PMOS 30, the NMOS 40, and the resistor 50 are separate. Occupies the area 60, and thus the overall area of the semiconductor chip is increased.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 레이아웃에 있어서 반도체 칩내에서 단위 소자들 상호간에 미치는 영향을 최소화하면서 단위 소자들이 차지하는 면적을 감소시킬 수 있는 반도체 소자의 레이아웃을 제공하는데 있다.An object of the present invention is to provide a layout of a semiconductor device capable of reducing the area occupied by the unit devices while minimizing the influence between the unit devices in the semiconductor chip in the layout of the semiconductor device.

상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃은, 기판에 형성된 적어도 1종류의 반도체 소자가 구현된 제1반도체소자층 및 상기 제1반도체소자층의 상부에 배치되며 적어도 1종류의 반도체 소자가 구현된 제2반도체소자층을 구비하는 것을 특징으로 한다. The layout of a semiconductor device according to an embodiment of the present invention for achieving the technical problem, is disposed on the first semiconductor device layer and the first semiconductor device layer on which at least one semiconductor device formed on the substrate is implemented at least And a second semiconductor element layer embodied with one kind of semiconductor element.

상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 반도체 소자의 레이아웃은, 기판에 형성된 적어도 1종류의 반도체 소자가 구현된 제1반도체소자층, 상기 제1반도체소자층의 상부에 배치되며 적어도 1종류의 반도체 소자가 구현된 제2반도체소자층 및 상기 제1반도체소자층과 상기 제2반도체소자층 사이에 배치된 메탈쉴딩층을 구비하는 것을 특징으로 한다. The layout of a semiconductor device according to another embodiment of the present invention for achieving the technical problem, is disposed on the first semiconductor device layer, at least one semiconductor device layer formed on the substrate, the upper portion of the first semiconductor device layer And a metal shielding layer disposed between the first semiconductor device layer and the second semiconductor device layer on which at least one semiconductor device is implemented.

본 발명에 따른 반도체 소자의 레이아웃에 의하면 반도체 칩 내에서 반도체 소자들을 상하로 배치함으로써 반도체 소자가 차지하는 면적을 줄일 수 있고 상하로 배치된 반도체 소자들 사이에 쉴딩메탈층을 형성함으로써 반도체 소자들 상호간에 미치는 영향을 최소화할 수 있는 효과가 있다.According to the layout of the semiconductor device according to the present invention, the area occupied by the semiconductor devices can be reduced by arranging the semiconductor devices up and down in the semiconductor chip, and a shielding metal layer is formed between the semiconductor devices disposed up and down to form a mutually spaced structure. This has the effect of minimizing the impact.

이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이고 도 2b는 도 2a의 단면도이다.2A is a plan view illustrating a layout of a semiconductor device in accordance with an embodiment of the present invention, and FIG. 2B is a cross-sectional view of FIG. 2A.

도 2a 및 도 2b를 참고하면 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃은, PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자가 반도체 기판에 구현되어 있고 그 상부에 MIM 커패시터(20)가 배치되어 있음을 알 수 있다.Referring to FIGS. 2A and 2B, a layout of a semiconductor device according to an embodiment of the present invention includes a semiconductor device such as a PMOS 30, an NMOS 40, and a resistor 50 formed on a semiconductor substrate and disposed thereon. It can be seen that the MIM capacitor 20 is disposed.

즉, 반도체 기판에 PMOS(30), NMOS(40) 또는 저항(50) 중에서 적어도 하나 이상의 반도체 소자로 구현되는 제1반도체소자층을 형성하고 상기 제1반도체소자층의 상부에 MIM 커패시터(20)가 구현된 제2반도체소자층을 구비하고 있다.That is, a first semiconductor device layer formed of at least one semiconductor device among the PMOS 30, the NMOS 40, or the resistor 50 is formed on the semiconductor substrate, and the MIM capacitor 20 is formed on the first semiconductor device layer. The second semiconductor device layer is implemented.

이와같이 PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자를 MIM 커패시터(20)의 하부에 배치함으로써, 종래의 반도체 레이아웃 방법에 있어서 PMOS, NMOS 및 저항 등의 반도체 소자들이 차지하던 영역(60) 만큼 반도체 칩의 면적을 줄일 수 있다.As such, by arranging semiconductor elements such as the PMOS 30, the NMOS 40, and the resistor 50 under the MIM capacitor 20, the semiconductor elements such as the PMOS, the NMOS, and the resistor in the conventional semiconductor layout method occupy. The area of the semiconductor chip can be reduced by the region 60.

다만, PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자를 MIM 커패시터(20)의 하부에 배치하게 되면 상기 반도체 소자들과 MIM 커패시터(20)의 사이에 기생 커패시터(Parasitic Capacitor, 100)가 생성되고 이로 인해 전기적 신호의 커플링(Coupling)이 발생하여 각 반도체 소자들의 특성에 어느 정도 영향을 미치게 된다.However, when the semiconductor devices such as the PMOS 30, the NMOS 40, and the resistor 50 are disposed under the MIM capacitor 20, a parasitic capacitor may be disposed between the semiconductor devices and the MIM capacitor 20. , 100) is generated, thereby causing coupling of the electrical signal (Coupling) to affect the characteristics of each semiconductor device to some extent.

그러나 각 반도체 소자들 사이의 기생 커패시터에 의한 신호의 간섭이 미치는 영향이 그리 크지 않으므로 고주파수의 신호가 아닌 저주파수의 신호가 사용되는 경우에는 충분히 적용 가능하다.However, since the influence of the signal interference by the parasitic capacitor between each semiconductor device is not so large, it is sufficiently applicable when a low frequency signal is used rather than a high frequency signal.

도 3a는 본 발명의 다른 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이고 도 3b는 도 3a의 단면도이다.3A is a plan view illustrating a layout of a semiconductor device in accordance with another embodiment of the present invention, and FIG. 3B is a cross-sectional view of FIG. 3A.

도 3a 및 도 3b를 참고하면 본 발명의 다른 일 실시예에 따른 반도체 소자의 레이아웃은, PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자가 반도체 기판(10)에 구현되어 있고 그 상부에 MIM 커패시터(20)가 배치되어 있으며, 그 사이에 쉴딩메탈층(90)이 형성되어 있음을 알 수 있다.Referring to FIGS. 3A and 3B, in the layout of a semiconductor device according to another embodiment of the present invention, semiconductor devices such as a PMOS 30, an NMOS 40, and a resistor 50 may be implemented in the semiconductor substrate 10. It can be seen that the MIM capacitor 20 is disposed thereon, and the shielding metal layer 90 is formed therebetween.

상기 쉴딩메탈층(90)은 하나의 메탈층 또는 2개 이상의 적층된 메탈층으로 구성될 수 있으며 도 3a 및 도 3b에는 2개의 적층된 메탈층(70, 80)으로 구성된 쉴 딩메탈층(90)이 도시되어 있다. 2개 이상의 메탈층이 쉴딩메탈층으로 사용되는 경우에는 하나의 메탈층을 사용하는 경우보다 소자 특성이 향상되는 장점이 있다. The shielding metal layer 90 may be composed of one metal layer or two or more stacked metal layers, and the shielding metal layer 90 including two stacked metal layers 70 and 80 is illustrated in FIGS. 3A and 3B. ) Is shown. When two or more metal layers are used as the shielding metal layer, there is an advantage in that device characteristics are improved than when one metal layer is used.

또한 상기 하나의 메탈층 또는 2개 이상의 적층된 메탈층(70, 80)을 아날로그 그라운드(GND)에 연결시켜 줌으로써 PMOS(30), NMOS(40) 및 저항(50) 등의 반도체 소자와 MIM 커패시터(20)의 사이를 절연시키고, 그 사이에서 발생할 수 있는 노이즈를 제거함으로서 기생커패시터의 발생을 방지하여 반도체 소자들 상호간에 미치는 영향을 감소시킬 수 있게된다.In addition, by connecting the one metal layer or two or more stacked metal layers 70 and 80 to analog ground (GND), semiconductor devices such as the PMOS 30, the NMOS 40, and the resistor 50 and the MIM capacitor It is possible to prevent the occurrence of parasitic capacitors and to reduce the influence on the semiconductor elements by isolating the space between the 20 and removing the noise that may occur therebetween.

도 3a 및 도 3b에 도시된 본 발명의 다른 일 실시예에 따른 반도체 소자의 레이아웃은 고주파수의 신호가 사용되는 경우에도 반도체 소자 상호간의 간섭에 의한 영향을 최소화 할 수 있다는 장점이 있다.The layout of the semiconductor device according to another exemplary embodiment of the present invention illustrated in FIGS. 3A and 3B has an advantage of minimizing the influence of interference between semiconductor devices even when a high frequency signal is used.

이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.The technical spirit of the present invention has been described above with reference to the accompanying drawings. However, the present invention has been described by way of example only, and is not intended to limit the present invention. In addition, it is apparent that any person having ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.

도 1a는 종래 기술에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.1A is a plan view illustrating a layout of a semiconductor device according to the related art.

도 1 b는 도 1a의 단면도이다.FIG. 1B is a cross-sectional view of FIG. 1A.

도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.2A is a plan view illustrating a layout of a semiconductor device in accordance with an embodiment of the present invention.

도 2b는 도 2a의 단면도이다.FIG. 2B is a cross-sectional view of FIG. 2A.

도 3a는 본 발명의 다른 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.3A is a plan view illustrating a layout of a semiconductor device in accordance with another embodiment of the present invention.

도 3b는 도 3a의 단면도이다.3B is a cross-sectional view of FIG. 3A.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

10 : 기판 20 : MIM 커패시터10: substrate 20: MIM capacitor

30 : PMOS 40 : NMOS30: PMOS 40: NMOS

50 : 저항 60 : 반도체 소자들이 차지하는 영역50: resistance 60: area occupied by semiconductor elements

70 : 제1메탈층 80 : 제2메탈층70: first metal layer 80: second metal layer

90 : 메탈쉴딩층90 metal shielding layer

Claims

In the layout of a semiconductor element,

At least one first semiconductor device layer selected from a PMOS, an NMOS or a resistor formed on the substrate;

A second semiconductor device layer disposed on the first semiconductor device layer and formed of a MIM capacitor; And

And a metal shielding layer disposed between the first semiconductor element layer and the second semiconductor element layer.

delete

The method of claim 1, wherein the metal shielding layer

A layout of a semiconductor device comprising one metal layer or two or more stacked metal layers, and connected to analog ground.