KR100895814B1 - Method of manufacturing semiconductor package - Google Patents

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Abstract

반도체 패키지의 제조 방법이 개시되어 있다. 반도체 패키지의 제조 방법은 반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계, 상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기 제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제2 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계, 상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너 내에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계 및 상기 테일부를 이용하여 상기 컬을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor package is disclosed. A method of manufacturing a semiconductor package includes preparing a strip substrate having a first substrate portion on which a unit substrate on which a semiconductor chip is mounted is disposed, and a second substrate portion disposed along a periphery of the first substrate portion. A cavity having a height, connected to the cavity and disposed in the second substrate portion, the first runner having a second height lower than the first height and the second substrate portion disposed in the first runner; Disposing the strip substrate in a mold having a second runner having a third height higher than the second height, the molten molding resin being provided in the cavity through the first runner and the second runner to provide the molding resin with the cavity; Forming a mold in the mold, a tail in the first runner and a curl in the second runner, and removing the curl using the tail.

Description

반도체 패키지의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}Manufacturing method of semiconductor package {METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package.

최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.In recent years, with the development of semiconductor manufacturing technology, various kinds of semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip including a semiconductor element on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip. .

이들 중 패키지 공정은 복수개의 단위 기판들을 포함하는 스트립 기판에 반도체 칩을 어탯치 하고, 반도체 칩을 용융된 몰딩 수지로 몰딩하여 스트립 기판상에 복수개의 반도체 패키지를 제조하는 공정 및 스트립 기판으로부터 각 반도체 패키지를 개별화하는 공정을 포함한다.Among these, a package process attaches a semiconductor chip to a strip substrate including a plurality of unit substrates, and molds the semiconductor chip with molten molding resin to manufacture a plurality of semiconductor packages on the strip substrate, and each semiconductor from the strip substrate. A process of individualizing the package.

종래 기술에 의하여 반도체 칩을 몰딩 수지로 몰딩하는 공정은 일반적으로 스트립 기판을 캐비티 및 몰딩 수지가 주입되는 몰드 게이트를 갖는 금형 내에 배치한 후, 에폭시 수지와 같은 몰딩 수지를 금형 내에 제공함으로써 반도체 칩은 용융된 몰딩 수지에 의하여 몰딩 된다. 몰딩 공정에 의하여 스트립 기판에는 캐비티에 대응하여 반도체 칩을 감싸는 몰딩 부재 및 몰드 게이트에 대응하여 몰딩 부재에 부착된 테일(tail)이 형성된다.The process of molding a semiconductor chip with a molding resin according to the prior art generally involves placing a strip substrate in a mold having a cavity and a mold gate into which the molding resin is injected, and then providing a molding resin, such as an epoxy resin, in the mold, thereby providing a semiconductor chip. It is molded by molten molding resin. By the molding process, a molding member surrounding the semiconductor chip corresponding to the cavity and a tail attached to the molding member corresponding to the mold gate are formed on the strip substrate.

일반적으로 몰드 게이트와 대응하는 스트립 기판에는 금으로 이루어진 골드바(gold bar)가 형성되고, 골드바 상에 테일이 위치하게 된다. 골드바에 의하여 테일은 쉽게 스트립 기판으로부터 제거된다.In general, a gold bar made of gold is formed on the mold gate and the corresponding strip substrate, and a tail is positioned on the gold bar. The gold bar easily removes the tail from the strip substrate.

그러나, 종래 몰드 부재에 연결된 테일을 제거하기 위해 스트립 기판에 배치된 골드바에 의하여 한정된 면적을 갖는 스트립 기판에 형성될 수 있는 단위 기판들의 개수가 감소 될 뿐만 아니라 골드바에 의하여 스트립 기판의 제조 코스트가 크게 상승 되는 문제점을 갖는다.However, the number of unit substrates that can be formed in a strip substrate having an area defined by a gold bar disposed on the strip substrate to remove the tail connected to the conventional mold member is reduced, and the manufacturing cost of the strip substrate is greatly increased by the gold bar. It has a problem of being raised.

본 발명의 목적은 한정된 면적을 갖는 스트립 기판에 형성될 수 있는 단위 기판의 개수를 크게 향상시킬 뿐만 아니라 골드바를 사용하지 않고 몰드 부재에 부착된 테일을 쉽게 제거하여 스트립 기판의 제조 코스트를 크게 감소 시킬 수 있는 반도체 패키지의 제조 방법을 제공한다.The object of the present invention is not only to greatly improve the number of unit substrates that can be formed on a strip substrate having a limited area, but also to easily remove the tails attached to the mold member without using a gold bar, thereby greatly reducing the manufacturing cost of the strip substrate. It provides a method for manufacturing a semiconductor package that can be.

본 발명에 따른 반도체 패키지의 제조 방법은 반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계, 상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제2 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계, 상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너 내에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계 및 상기 테일부를 이용하여 상기 컬을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes preparing a strip substrate having a first substrate portion on which a unit substrate on which a semiconductor chip is mounted is disposed, and a second substrate portion disposed along a periphery of the first substrate portion. A cavity having a first height in the substrate portion, a first runner connected to the cavity and disposed in the second substrate portion, the first runner having a second height lower than the first height, and disposed in the second substrate portion; Disposing the strip substrate in a mold having a second runner having a third height higher than the second height and connected to a first runner, wherein the molding resin melted in the cavity through the first runner and the second runner; Providing a forming part in the cavity, a tail part in the first runner and a curl in the second runner, and removing the curl using the tail part. The.

상기 스트립 기판의 표면에는 솔더 레지스트막이 형성되고, 상기 솔더 레지스트막 및 상기 테일부는 직접 접촉된다.A solder resist film is formed on the surface of the strip substrate, and the solder resist film and the tail portion are in direct contact.

상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부는 균일한 두께를 갖는 다.The tail portion disposed between the molding portion and the curl has a uniform thickness.

상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부의 두께는 상기 몰딩부에 가까울수록 얇아진다.The thickness of the tail portion disposed between the molding portion and the curl decreases as the closer to the molding portion.

상기 스트립 기판은 가로×세로의 길이가 변동폭 ±10mm 내에서 240mm×74mm의 크기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.The strip substrate is a method of manufacturing a semiconductor package, characterized in that the length of the width × length has a size of 240mm × 74mm within the fluctuation range ± 10mm.

상기 스트립 기판에는 60개의 솔더볼이 어탯치 되는 상기 단위 기판이 147 개가 형성되고, 84개의 솔더볼이 어탯치 되는 상기 단위 기판이 105개 형성된다.The strip substrate is formed of 147 unit substrates to which 60 solder balls are attached, and 105 unit substrates to which 84 solder balls are attached.

본 발명에 의하면, 골드바 없이 테일부로부터 컬을 쉽게 제거할 수 있도록 제조 방법을 개선하여 한정된 면적을 갖는 스트립 기판으로부터 보다 많은 반도체 패키지를 제조 및 반도체 패키지의 제조 코스트를 크게 감소시키는 효과를 갖는다.According to the present invention, the manufacturing method is improved so that curls can be easily removed from the tail portion without the gold bar, thereby producing more semiconductor packages from the strip substrate having a limited area and greatly reducing the manufacturing cost of the semiconductor packages.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a method of manufacturing a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and has a general knowledge in the art. It will be apparent to those skilled in the art that the present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1 내지 도 7들은 본 발명의 제1 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도, 단면도 및 사진들이다.1 to 7 are plan views, cross-sectional views and photographs showing a method of manufacturing a semiconductor package according to a first embodiment of the present invention.

도 1은 반도체 패키지를 제조하기 위한 스트립 기판을 도시한 단면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.1 is a cross-sectional view illustrating a strip substrate for manufacturing a semiconductor package. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 패키지를 제조하기 위하여 스트립 기판(10)이 마련된다. 스트립 기판(10)은, 예를 들어, 직육면체 플레이트 형상을 갖고, 스트립 기판(10)은 가로×세로의 길이가 변동폭 ±10mm 내에서 240mm×74mm의 크기를 갖는다.1 and 2, a strip substrate 10 is provided to manufacture a semiconductor package. For example, the strip substrate 10 has a rectangular parallelepiped plate shape, and the strip substrate 10 has a size of 240 mm x 74 mm in a width x length of ± 10 mm.

스트립 기판(10)은 제1 기판부(FR) 및 제2 기판부(SR)를 포함한다.The strip substrate 10 includes a first substrate portion FR and a second substrate portion SR.

제1 기판부(FR)의 면적은 스트립 기판(10)의 평면적보다 다소 작은 면적을 갖고, 제1 기판부(FR)에는 반도체 칩(1)이 실장 되는 단위 기판(2)들이 매트릭스 형태로 배치된다. 제2 기판부(SR)는 제1 기판부(FR)의 주변을 따라 배치된다. 도 1의 점선(MR)의 안쪽은 몰딩 부재에 의하여 몰딩 되는 몰딩 영역이다.The area of the first substrate part FR is slightly smaller than the planar area of the strip substrate 10, and the unit substrates 2 on which the semiconductor chips 1 are mounted are arranged in a matrix form on the first substrate part FR. do. The second substrate part SR is disposed along the periphery of the first substrate part FR. The inside of the dotted line MR of FIG. 1 is a molding region molded by the molding member.

도 3은 도 2의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.3 is a cross-sectional view illustrating a mold for molding the strip substrate of FIG. 2.

단위 기판(2)에 반도체 칩(1)이 실장 된 스트립 기판(10)은 반도체 칩(1)을 몰딩하는 몰딩 공정을 수행하는 금형(20,30) 내에 배치된다. 금형(20,30)은 상부 금형(20) 및 하부 금형(30)으로 이루어진다.The strip substrate 10 on which the semiconductor chip 1 is mounted on the unit substrate 2 is disposed in molds 20 and 30 that perform a molding process of molding the semiconductor chip 1. The molds 20 and 30 consist of an upper mold 20 and a lower mold 30.

스트립 기판(10)은 상부 금형(20) 및 하부 금형(30)의 사이에 개재되며, 상부 금형(20)에는 캐비티(22), 제1 러너(first runner; 24) 및 제2 러너(26)가 형성된다.The strip substrate 10 is interposed between the upper mold 20 and the lower mold 30, and the upper mold 20 includes a cavity 22, a first runner 24, and a second runner 26. Is formed.

상부 금형(20)의 캐비티(22)는 제1 기판부(SR)와 대응하는 곳에 형성되며, 제1 기판부(SR)의 단위 기판(2)의 반도체 칩(1)의 상부에 공간을 형성한다.The cavity 22 of the upper mold 20 is formed at a position corresponding to the first substrate portion SR, and forms a space on the semiconductor chip 1 of the unit substrate 2 of the first substrate portion SR. do.

제1 러너(24)는 제2 기판부(SR)에 배치되며, 제1 러너(24)는 캐비티(22)와 연결된다. 제1 러너(24)는 용융된 몰딩 부재가 통과되는 통로 역할을 한다.The first runner 24 is disposed on the second substrate part SR, and the first runner 24 is connected to the cavity 22. The first runner 24 serves as a passage through which the molten molding member passes.

제1 러너(24)는 캐비티(22)의 제1 높이(H1) 보다 낮은 제2 높이(H2)를 갖는다. 본 실시예에서, 캐비티(22) 및 후술 될 제2 러너(26)를 연결하는 연결 통로 역할을 하는 제1 러너(24)는 일정한 높이를 갖는다.The first runner 24 has a second height H2 that is lower than the first height H1 of the cavity 22. In this embodiment, the first runner 24 serving as a connection passage connecting the cavity 22 and the second runner 26 to be described later has a constant height.

제2 러너(26)는 제1 러너(24)와 연통 되며, 제2 러너(26)는 제1 러너(24)의 제2 높이(H2) 보다 높은 제3 높이(H3)를 갖는다.The second runner 26 communicates with the first runner 24, and the second runner 26 has a third height H3 higher than the second height H2 of the first runner 24.

하부 금형(30)은 스트립 기판(10)을 지지하며, 하부 금형(30)은 상부 금형(20)과 결합 된다.The lower mold 30 supports the strip substrate 10, and the lower mold 30 is coupled to the upper mold 20.

도 3을 다시 참조하면, 상부 금형(20) 및 하부 금형(30) 사이에 스트립 기판(10)이 배치된 후, 제2 러너(26)를 통해 용융된 몰딩 수지가 제공된다. 용융된 몰딩 수지는 제2 러너(26), 제1 러너(24)를 통해 캐비티(22)로 제공된다.Referring again to FIG. 3, after the strip substrate 10 is disposed between the upper mold 20 and the lower mold 30, a molten molding resin is provided through the second runner 26. The molten molding resin is provided to the cavity 22 through the second runner 26, the first runner 24.

도 4는 도 3의 상부 및 하부 금형들에 몰딩 수지를 주입한 것을 도시한 단면도이고, 도 5는 도 4로부터 상부 및 하부 금형을 제거한 것을 도시한 단면도이다. FIG. 4 is a cross-sectional view illustrating injection of molding resin into upper and lower molds of FIG. 3, and FIG. 5 is a cross-sectional view illustrating removal of upper and lower molds from FIG. 4.

도 3 내지 도 5들을 참조하면, 제2 러너(26), 제1 러너(24) 및 캐비티(22)에 채워진 몰딩 수지는 냉각되어 캐비티(22)와 대응하는 곳에는 제1 두께(D1)를 갖는 몰딩부(42)가 형성되고, 제1 러너(24)와 대응하는 곳에는 제1 두께(D1) 보다 낮은 제2 두께(D2)를 갖는 테일부(44)가 형성되고, 제2 러너(26)와 대응하는 곳에는 제2 두께(D2) 보다 높은 제3 두께(D3)를 갖는 컬(cull;46)이 각각 형성된다. 3 to 5, the molding resin filled in the second runner 26, the first runner 24, and the cavity 22 is cooled to have a first thickness D1 where it corresponds to the cavity 22. The molding part 42 which has is formed, and the tail part 44 which has a 2nd thickness D2 lower than the 1st thickness D1 is formed in the place corresponding to the 1st runner 24, and the 2nd runner ( Corresponding to 26), curls 46 each having a third thickness D3 higher than the second thickness D2 are formed.

본 실시예에서, 제1 러너(24)와 대응하는 곳에 균일한 제2 두께(D2)로 형성된 테일부(44)는 몰딩부(42)에 비하여 상대적으로 낮은 두께를 갖기 때문에 종래 컬을 스트립 기판으로부터 쉽게 분리하기 위한 골드바(gold bar) 없이 컬(46)을 테일부(44)로부터 통해 쉽게 제거할 수 있다.In the present embodiment, since the tail portion 44 formed with the second thickness D2 uniform to the first runner 24 has a relatively lower thickness than the molding portion 42, the conventional curled strip substrate is used. The curl 46 can be easily removed from the tail portion 44 without a gold bar for easy separation from it.

도 6은 도 5에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이고, 도 7은 테일부로부터 제거된 컬의 측면 사진이다.FIG. 6 is a photograph showing the fracture positions of the tail and the curl shown in FIG. 5, and FIG. 7 is a side photograph of the curl removed from the tail.

이상에서 설명한 바에 의하면, 몰딩 공정 중 발생하는 컬을 골드바 없이 테일부로부터 쉽게 제거할 수 있기 때문에 스트립 기판에 골드바를 형성하지 않아도 되고 이로 인해 골드바가 형성될 위치에 단위 기판을 추가적으로 형성할 수 있고, 골드바를 형성하는데 소요되는 비용을 크게 감소시킬 수 있다.As described above, since the curl generated during the molding process can be easily removed from the tail portion without the gold bar, it is not necessary to form the gold bar on the strip substrate, thereby additionally forming the unit substrate at the position where the gold bar is to be formed. The cost of forming a gold bar can be greatly reduced.

예를 들어, 종래 골드바를 사용하였을 때, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 약 60개의 솔더볼을 갖는 FBGA 패키지를 약 120개, 84개의 솔더볼을 갖는 FBGA 패키지를 약 80개를 제조할 수 있는 반면, 골드바를 사용하지 않을 경우, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 60개의 솔더볼을 갖는 FBGA 패키지를 147개, 84개의 솔더볼을 갖는 FBGA 패키지를 105개 제조할 수 있다.For example, when using a conventional gold bar, about 120 FBGA packages having about 60 solder balls and about 80 FBGA packages having 84 solder balls can be manufactured from a 240 mm × 74 mm strip substrate having a variation range of ± 10 mm. On the other hand, without the gold bar, 147 FBGA packages with 60 solder balls and 105 FBGA packages with 84 solder balls can be manufactured from a 240 mm x 74 mm strip substrate with a variation of ± 10 mm.

도 8 내지 도 12는 본 발명의 제2 실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들 및 사진들이다. 본 발명의 제2 실시예에 의한 반도체 패키지의 제조 방법 중 스트립 기판의 구성은 앞서 설명한 제1 실시예에 의한 반도체 패키지의 구성과 실질적으로 동일함으로 동일한 구성에 대해서는 동일한 참조부호 및 명칭을 부여하기로 하며, 동일한 구성에 대한 중복된 설명은 생략하기로 한다.8 to 12 are cross-sectional views and photographs illustrating a method of manufacturing a semiconductor package according to a second embodiment of the present invention. The structure of the strip substrate of the method for manufacturing a semiconductor package according to the second embodiment of the present invention is substantially the same as the structure of the semiconductor package according to the first embodiment described above, and the same reference numerals and names will be given to the same components. And, duplicate description of the same configuration will be omitted.

도 8은 도 1의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.8 is a cross-sectional view of a mold for molding the strip substrate of FIG. 1.

단위 기판(2)에 반도체 칩(1)이 실장 된 스트립 기판(10)은 반도체 칩(1)을 몰딩하는 몰딩 공정을 수행하는 금형(50,60)들 내에 배치된다. 금형(50,60)들은 상부 금형(50) 및 하부 금형(60)으로 이루어진다.The strip substrate 10 in which the semiconductor chip 1 is mounted on the unit substrate 2 is disposed in molds 50 and 60 that perform a molding process of molding the semiconductor chip 1. The molds 50 and 60 consist of an upper mold 50 and a lower mold 60.

스트립 기판(10)은 상부 금형(50) 및 하부 금형(60)의 사이에 개재되며, 상부 금형(50)에는 캐비티(52), 제1 러너(54) 및 제2 러너(56)가 형성된다.The strip substrate 10 is interposed between the upper mold 50 and the lower mold 60, and the cavity 52, the first runner 54, and the second runner 56 are formed in the upper mold 50. .

상부 금형(50)의 캐비티(52)는 제1 기판부(SR)와 대응하는 곳에 형성되며, 제1 기판부(SR)의 단위 기판(2)의 반도체 칩(1)의 상부에 공간을 형성한다.The cavity 52 of the upper mold 50 is formed at a position corresponding to the first substrate portion SR, and forms a space on the semiconductor chip 1 of the unit substrate 2 of the first substrate portion SR. do.

제1 러너(54)는 제2 기판부(SR)에 배치되며, 제1 러너(54)는 캐비티(52)와 연결된다. 제1 러너(54)는 용융된 몰딩 수지가 통과되는 통로 역할을 한다.The first runner 54 is disposed on the second substrate part SR, and the first runner 54 is connected to the cavity 52. The first runner 54 serves as a passage through which the molten molding resin passes.

제1 러너(54)는 캐비티(52)의 제1 높이(H1) 보다 낮은 높이를 갖는다. 본 실시예에서, 캐비티(52) 및 후술 될 제2 러너(56)를 연결하는 연결 통로 역할을 하는 제1 러너(54)는 제2 러너(56)로부터 캐비티(52)를 향할수록 높이가 점차 감소 된다.The first runner 54 has a height lower than the first height H1 of the cavity 52. In this embodiment, the first runner 54 serving as a connection passage connecting the cavity 52 and the second runner 56 to be described later gradually increases in height toward the cavity 52 from the second runner 56. Is reduced.

제2 러너(56)는 제1 러너(54)와 연통 되며, 제2 러너(56)는 제1 러너(54)의 높이 보다 높은 제2 높이(H2)를 갖는다.The second runner 56 communicates with the first runner 54, and the second runner 56 has a second height H2 higher than the height of the first runner 54.

하부 금형(60)은 스트립 기판(10)을 지지하며, 하부 금형(60)은 상부 금형(50)과 결합 된다.The lower mold 60 supports the strip substrate 10, and the lower mold 60 is coupled to the upper mold 50.

도 9는 도 8의 캐비티 제1 러너 및 제2 러너에 용융된 몰딩 수지가 제공된 것을 도시한 단면도이다.FIG. 9 is a cross-sectional view illustrating that molten molding resin is provided to the cavity first runner and the second runner of FIG. 8.

도 9를 참조하면, 상부 금형(50) 및 하부 금형(60) 사이에 스트립 기판(10) 이 배치된 후, 제2 러너(56)를 통해 용융된 몰딩 수지가 제공된다. 용융된 몰딩 수지는 제2 러너(56), 제1 러너(54)를 통해 캐비티(52)로 제공된다.Referring to FIG. 9, after the strip substrate 10 is disposed between the upper mold 50 and the lower mold 60, a molten molding resin is provided through the second runner 56. The molten molding resin is provided to the cavity 52 through the second runner 56, the first runner 54.

도 10은 도 9의 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.FIG. 10 is a cross-sectional view illustrating the removal of the upper and lower molds of FIG. 9.

도 10을 참조하면, 제2 러너(56), 제1 러너(54) 및 캐비티(52)에 채워진 몰딩 수지는 냉각되어 캐비티(52)와 대응하는 곳에는 제1 두께(D1)를 갖는 몰딩부(72)가 형성되고, 제1 러너(54)와 대응하는 곳에는 몰딩부(72)를 향할수록 두께가 감소 되는 테일부(74)가 형성되고, 제2 러너(56)와 대응하는 곳에는 제2 두께(D2)를 갖는 컬(cull;76)이 각각 형성된다.Referring to FIG. 10, the molding resin filled in the second runner 56, the first runner 54, and the cavity 52 is cooled to have a molding part having a first thickness D1 where it corresponds to the cavity 52. Where the 72 is formed, and the corresponding to the first runner 54, the tail portion 74 is formed to decrease the thickness toward the molding portion 72, where the corresponding to the second runner 56 Culls 76 each having a second thickness D2 are formed.

본 실시예에서, 몰딩부(72)와 근접할수록 점차 감소되는 두께를 갖는 테일부(74)는 몰딩부(72)에 비하여 상대적으로 낮은 두께를 갖고 절곡된 부분을 갖기 때문에 종래 컬을 스트립 기판으로부터 쉽게 분리하기 위한 골드바(gold bar) 없이 컬(76)을 테일부(74)로부터 통해 쉽게 제거할 수 있다.In this embodiment, since the tail portion 74 having a thickness gradually decreasing closer to the molding portion 72 has a relatively lower thickness and a bent portion than the molding portion 72, the conventional curl is removed from the strip substrate. The curl 76 can be easily removed from the tail portion 74 without a gold bar for easy removal.

도 11은 도 10에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이고, 도 12는 테일부로부터 제거된 컬의 측면 사진이다.FIG. 11 is a photograph showing break positions of the tail and the curl shown in FIG. 10, and FIG. 12 is a side photograph of the curl removed from the tail.

이상에서 설명한 바에 의하면, 몰딩 공정 중 발생하는 컬을 골드바 없이 테일부로부터 쉽게 제거할 수 있기 때문에 스트립 기판에 골드바를 형성하지 않아도 되고 이로 인해 골드바가 형성될 위치에 단위 기판을 추가적으로 형성할 수 있고, 골드바를 형성하는데 소요되는 비용을 크게 감소시킬 수 있다.As described above, since the curl generated during the molding process can be easily removed from the tail portion without the gold bar, it is not necessary to form the gold bar on the strip substrate, thereby additionally forming the unit substrate at the position where the gold bar is to be formed. The cost of forming a gold bar can be greatly reduced.

예를 들어, 종래 골드바를 사용하였을 때, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 약 60개의 솔더볼을 갖는 FBGA 패키지를 약 120개, 84개의 솔 더볼을 갖는 FBGA 패키지를 약 80개를 제조할 수 있는 반면, 골드바를 사용하지 않을 경우, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 60개의 솔더볼을 갖는 FBGA 패키지를 147개, 84개의 솔더볼을 갖는 FBGA 패키지를 105개 제조할 수 있다.For example, when using a conventional gold bar, about 120 FBGA packages having about 60 solder balls and about 80 FBGA packages having 84 solder balls were manufactured from a 240 mm × 74 mm strip substrate having a variation range of ± 10 mm. On the other hand, without the gold bar, 147 FBGA packages with 60 solder balls and 105 FBGA packages with 84 solder balls can be manufactured from a 240 mm x 74 mm strip substrate with a variation of ± 10 mm.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 반도체 패키지를 제조하기 위한 스트립 기판을 도시한 단면도이다.1 is a cross-sectional view illustrating a strip substrate for manufacturing a semiconductor package.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3은 도 2의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.3 is a cross-sectional view illustrating a mold for molding the strip substrate of FIG. 2.

도 4는 도 3의 상부 및 하부 금형들에 몰딩 수지를 주입한 것을 도시한 단면도이다.FIG. 4 is a cross-sectional view illustrating molding resin injected into upper and lower molds of FIG. 3.

도 5는 도 4로부터 상부 및 하부 금형을 제거한 것을 도시한 단면도이다. FIG. 5 is a cross-sectional view illustrating the removal of the upper and lower molds from FIG. 4.

도 6은 도 5에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이다.FIG. 6 is a photograph illustrating break positions of the tail part and the curl shown in FIG. 5.

도 7은 테일부로부터 제거된 컬의 측면 사진이다.7 is a side photograph of the curl removed from the tail portion.

도 8은 도 1의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.8 is a cross-sectional view of a mold for molding the strip substrate of FIG. 1.

도 9는 도 8의 캐비티 제1 러너 및 제2 러너에 용융된 몰딩 수지가 제공된 것을 도시한 단면도이다.FIG. 9 is a cross-sectional view illustrating that molten molding resin is provided to the cavity first runner and the second runner of FIG. 8.

도 10은 도 9의 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.FIG. 10 is a cross-sectional view illustrating the removal of the upper and lower molds of FIG. 9.

도 11은 도 10에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이다.FIG. 11 is a photograph illustrating break positions of the tail part and the curl shown in FIG. 10.

도 12는 테일부로부터 제거된 컬의 측면 사진이다.12 is a side photograph of the curl removed from the tail portion.

Claims (4)

반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계;Preparing a strip substrate having a first substrate portion on which a unit substrate on which a semiconductor chip is mounted is disposed, and a second substrate portion disposed along a periphery of the first substrate portion; 상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기 제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제1 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계;A cavity having a first height in the first substrate portion, a first runner and a second substrate portion connected to the cavity and disposed in the second substrate portion and having a second height lower than the first height; Placing the strip substrate in a mold disposed and connected to the first runner and having a second runner having a third height higher than the first height; 상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너와 대응하는 상기 제2 기판부 상에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계; 및Providing a molten molding resin into the cavity through the first runner and the second runner to form a molding portion in the cavity, a tail portion on the second substrate portion corresponding to the first runner, and a curl in the second runner. cull); And 상기 테일부 및 상기 컬을 꺾어 상기 스트립 기판으로부터 상기 테일부 및 상기 컬을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And bending the tail portion and the curl to remove the tail portion and the curl from the strip substrate. 제1항에 있어서,The method of claim 1, 상기 스트립 기판의 표면에는 솔더 레지스트막이 형성되고, 상기 솔더 레지스트막 및 상기 테일부는 직접 접촉된 것을 특징으로 하는 반도체 패키지의 제조 방법.A solder resist film is formed on a surface of the strip substrate, and the solder resist film and the tail portion are in direct contact with each other. 제1항에 있어서,The method of claim 1, 상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부는 균일한 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.And the tail portion disposed between the molding portion and the curl has a uniform thickness. 제1항에 있어서,The method of claim 1, 상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부의 두께는 상기 몰딩부에 가까울수록 얇아지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The thickness of the tail portion disposed between the molding portion and the curl becomes thinner as the closer to the molding portion.
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* Cited by examiner, † Cited by third party
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KR20030025482A (en) * 2001-09-21 2003-03-29 주식회사 칩팩코리아 equipment for molding of semiconductor package and molding method using it
KR200309906Y1 (en) * 1999-06-30 2003-04-14 앰코 테크놀로지 코리아 주식회사 lead frame for fabricating semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200309906Y1 (en) * 1999-06-30 2003-04-14 앰코 테크놀로지 코리아 주식회사 lead frame for fabricating semiconductor package
KR20030025482A (en) * 2001-09-21 2003-03-29 주식회사 칩팩코리아 equipment for molding of semiconductor package and molding method using it

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