KR100892728B1 - 반도체 메모리 장치의 메인 앰프 제어 회로 및 방법 - Google Patents

반도체 메모리 장치의 메인 앰프 제어 회로 및 방법 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 메인 앰프 제어 회로 및 방법은 컬럼 선택 신호와 메인 앰프 인에이블 신호의 활성화 여부에 응답하여 프리차지 제어 신호를 출력하는 프리차지 제어 신호 생성부, 상기 컬럼 선택 신호, 상기 메인 앰프 인에이블 신호, 및 리셋 신호의 활성화 여부에 응답하여 래치 신호를 출력하는 래치부, 및 상기 프리차지 제어 신호와 상기 래치 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 생성부를 포함한다.
프리차지(precharge), 메인 앰프, 저전압(Low VDD)

Description

반도체 메모리 장치의 메인 앰프 제어 회로 및 방법{Circuit and Method for Controlling Main Amplifier Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 외부 전압 변동과 무관하게 안정적인 동작을 수행하기 위한 메인 앰프 제어 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 워드라인(WL) 및 비트라인(BL)과 메모리 셀들로 구성된 메모리 셀 어레이와, 메모리 셀 어레이에 속한 메모리 셀을 선택하여 필요한 정보를 쓰거나 읽는 동작을 수행한다. 반도체 메모리 장치는 액티브 명령을 입력 받아, 선택된 메모리 셀의 셀 데이터가 비트라인 쌍(BL,BLB)에 실려 차지 쉐어링이 발생하고, 비트라인 센스 엠프(BLSA)에서 데이터를 증폭 시킨다. 이때, 리드 명령이 인가되어 컬럼 선택 신호가 인에이블 되면, 상기 비트라인 센스 앰프에 의해 증폭된 데이터를 컬럼 선택 신호가 인에이블 된 구간 동안 로컬 입출력 라인(LIO,LIOB)로 전달된다. 전달된 데이터는 메인 입출력 라인(MIO,MIOB)으로 전달된다. 메인 앰프는 상기 메인 입출력 라인(MIO,MIOB)에 실린 데이터를 증폭하여 데이터 라인(GIO)으로 전달하여 패리 영역(PERI)으로 전달하는 역할을 수행한 다.
도 1은 일반적인 메인 앰프 제어 회로를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치는 리드 컬럼 선택 신호(YIOR)에 응답하여 메인 앰프를 제어하기 위한 메인 앰프 인에이블 신호(YMAE), 스위칭 신호(MATR), 및 프리차지 신호(MAPC)를 출력하는 메인 앰프 제어 회로(100), 및 상기 메인 엠프 인에이블 신호(YMAE), 상기 스위칭 신호(MATR), 상기 프리차지 신호(MAPC)에 응답하여 데이터의 증폭 동작을 수행하기 위한 메인 앰프(200), 상기 메인 앰프(200)에서 출력된 데이터(MAQ.MAQB)를 데이터 라인(GIO)을 통해 구동하기 위한 드라이버(300)를 포함한다.
여기서, 상기 리드 컬럼 선택 신호(YIOR)는 컬럼 선택 신호(YI) 및, 리드/라이트(Read/Write)를 규정하는 라이트 신호(WTS)의 조합으로 생성된 신호이다.
리드 명령 시, 상기 리드 컬럼 선택 신호(YIOR)가 인에이블 되면, 상기 스위칭 신호(MATR)에 의해 메인 입출력 라인 쌍(MIO,MOIB)에 실린 데이터가 상기 메인 앰프(200)에 인가되고, 상기 메인 앰프 인에이블 신호(MAE)에 의해 데이터를 증폭하여 데이터 라인(GIO)을 통해 데이터가 출력된다. 상기 프리차지 신호(MAPC)는 상기 메인 앰프(200)가 데이터를 증폭하는 일련의 과정이 종료된 후, 상기 메인 앰프(200)를 프리차지하고, 메인 앰프(200)의 증폭 동작 중에는 프리차지를 해제 시킨다.
도 2는 도 1에 도시한 메인 앰프 제어 회로의 회로도이다.
도 2를 참조하면, 메인 앰프 제어 회로(100)는 지연부(110), 펄스 발생부(120), 및 프리차지 제어 신호 생성부(130)를 포함한다.
상기 지연부(110)는 리드 컬럼 선택 신호(YIOR)를 소정 시간 지연시킨 스위칭 신호(MATR)를 출력한다.
상기 펄스 발생부(120)는 상기 리드 컬럼 선택 신호(YIOR)를 반전시켜 출력하는 제 1 인버터(IV1), 상기 반전된 리드 컬럼 선택 신호(YIORB)를 소정 시간 지연 시킨 지연기(121), 상기 지연기(121)의 신호를 반전시켜 출력하는 제 2 인버터(IV2), 상기 제 1 인버터(IV1)의 출력과 상기 제 2 인버터(IV2)의 출력을 입력받아 출력하는 제 1 낸드 게이트(ND1), 및 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 메인 앰프 인에이블 신호(YMAE)를 출력하는 제 3 인버터(IV3)를 포함한다.
여기서, 상기 지연기(121)는 인버터 체인으로 구성된다.
상기 프리차지 제어 신호 생성부(130)는 상기 스위칭 신호(MATR) 및 상기 메인 앰프 인에이블 신호(YMAE)에 응답하여 프리차지 타이밍이 제어되는 프리차지 신호(MAPC)를 출력한다.
상기 프리차지 제어 신호 생성부(130)는 스위칭 신호(MATR) 및 상기 메인 앰프 인에이블 신호(YME)를 입력받는 제 1 노아 게이트(NOR1), 및 상기 제 1 노아 게이트(NOR1)의 출력 신호를 반전시켜 프리차지 신호(MAPC)를 출력하는 제 4 인버터(IV4)를 포함한다.
상기 메인 앰프 제어 회로(100)는 상기 스위칭 신호(MAPC)가 인에이블 되면, 메인 입출력 라인 쌍(MIO,MIOb)에 실린 데이터를 메인 앰프(200)에 전달하고, 이어 서, 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되어, 데이터를 증폭 시킨다. 상기 데이터 증폭 동작이 종료되면, 상기 프리차지 신호(MAPC)는 인에이블 되어 프리차지를 수행한다.
도 3은 도 2에 도시한 메인 앰프 제어 회로의 타이밍도이다.
도 3a는 외부 전압(VDD)이 고 전압(High VDD)일 경우의 메인 앰프 제어 회로의 타이밍도이고, 도 3b는 상기 외부 전압(VDD)이 저 전압(Low VDD)일 경우의 메인 앰프 제어 회로의 타이밍도이다.
도 3a를 참조하면, 지연부(110)는 리드 컬럼 선택 신호(YIOR)이 하이 레벨로 천이하면, 소정 시간 지연된 스위칭 신호(MATR)를 생성한다.
상기 펄스 생성부(120)는 상기 리드 컬럼 선택 신호(YIOR)가 하이 레벨로 천이하면, 상기 리드 컬럼 선택 신호(YIOR)를 반전 시켜 반전된 로우 레벨로 천이하는 리드 컬럼 선택 신호(YIORB)를 출력한다. 이어서, 상기 반전된 리드 컬럼 선택 신호(YIORB)를 지연 시킨 후, 반전 시킨 신호[즉, 상기 리드 컬럼 선택 신호(YIOR)을 소정 시간 지연 시킨 신호(YIORB_IV)]를 상기 리드 컬럼 선택 신호의 반전 신호(YIORB)와 논리 곱하여 하이 레벨로 천이하는 메인 앰프 인에이블 신호(YMAE)를 출력한다. 즉, 프리차지 해제 구간에서 메인 앰프 인에이블 신호(YMAE)가 하이 레벨 인에이블 되면, 메인 입출력 라인(MIO,MIOB)을 통해 전달된 데이터를 증폭시킨다.
상기 메인 엠프 인에이블 신호(YMAE)는 상기 리드 컬럼 선택 신호(YIOR)가 로우 레벨로 천이하는 구간에서 하이 레벨로 인에이블 되고, 상기 제 2 인버 터(IV2)의 출력 신호(YIORB_IV)가 로우 레벨로 천이하는 구간에서 로우 레벨로 디스에이블 된다.
상기 프리차지 신호(MAPC)는 상기 스위칭 신호(MATR)가 하이 레벨로 천이하는 구간에서 하이 레벨로 디스에이블 되어 프리차지(Precharge)를 해제하고, 상기 메인 앰프 인에이블 신호(YMAE)가 로우 레벨로 천이하는 구간에서 로우 레벨로 인에이블 되어 프리차지(Precharge)한다.
도 3b를 참조하면, 상기 메인 앰프 인에이블 신호(YMAE)는 상기 지연기(121)의해 생성 타이밍이 더 지연된다. 상기 스위칭 신호(MATR)가 하이 레벨로 천이하면, 메인 입출력 라인(MIO,MIOB)에서 차지 쉐어링이 일어난다. 이어서, 상기 메인 앰프 인에이블 신호(YMAE)가 하이 레벨로 천이하여 데이터 증폭 동작이 수행되어야 한다. 하지만, 상기 메인 앰프 인에이블 신호(YMAE)의 생성 타이밍이 지연되어 상기 스위칭 신호(MATR)가 로우 레벨로 천이하는 구간에서 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되는 구간 사이에 프리차지 신호(MAPC)가 로우 레벨로 천이하여 프리차지 동작을 수행한다. 이 후, 메인 앰프 인에이블 신호(YMAE)가 하이 레벨로 천이하면, 데이터의 증폭 동작을 수행한다.
종래의 기술에 따른 메인 앰프 제어부를 포함하는 반도체 메모리 장치는 저 전압(Low VDD)에서 인버터 체인으로 구성된 지연기(121)에 의해 메인 앰프 인에이블 신호(YMAE)의 생성 타이밍이 지연된다. 따라서, 상기 스위칭 신호(MATR)에 응답하여 메인 입출력 라인(MIO,MIOB)을 통해 데이터를 전달받고, 전달받은 데이터를 메인 엠프에서 증폭하여야 하지만, 상기 메인 엠프 인에이블 신호(YMAE)이 인에이 블 되기 전, 프리차지 신호(MAPC)가 인에이블 되어 프리차지를 수행한다. 상기와 같은 구간에서 글리치 현상이 발생하여 회로의 오동작 또는 페일(Fail)나는 문제점이 발생한다.
본 발명은 반도체 메모리 장치의 메인 앰프 제어 회로로서, 저 전압에서 보다 신뢰성 있는 프리차지 동작을 수행하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치의 메인 앰프 제어 회로로서, 컬럼 선택 신호와 메인 앰프 인에이블 신호의 활성화 여부에 응답하여 프리차지 제어 신호를 출력하는 프리차지 제어 신호 생성부, 상기 컬럼 선택 신호, 상기 메인 앰프 인에이블 신호, 및 리셋 신호의 활성화 여부에 응답하여 래치 신호를 출력하는 래치부, 및 상기 프리차지 제어 신호와 상기 래치 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 생성부를 포함한다.
본 발명은 반도체 메모리 장치의 메인 앰프 제어 방법으로서, 컬럼 선택 신호를 지연 시켜 스위칭 신호를 생성하고, 상기 컬럼 선택 신호에 따라 펄스 형태의 메인 앰프 인에이블 신호를 생성하는 단계, 상기 스위칭 신호 및 상기 메인 앰프 인에이블 신호가 인에이블 되면, 인에이블 되는 프리차지 제어 신호를 생성하는 단계, 상기 스위칭 신호가 인에이블 되면 인에이블 되고, 상기 메인 앰프 인에이블 신호가 인에이블 되면 디스에이블 되는 래치 신호를 생성하는 단계, 및 상기 프리차지 제어 신호가 인에이블 되거나 상기 래치 신호가 디스에이블 되면, 디스에이블 되는 프리차지 신호를 생성하는 단계를 구비한다.
본 발명은 반도체 메모리 장치의 메인 앰프 제어 회로로서, 저 전압 시 프라차지 동작을 안정적으로 수행함으로써, 신뢰성 있는 회로를 구현할 수 있는 효과가 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로의 회로도를 나타낸 것이다.
종래의 메인 앰프 제어 회로는 메인 앰프 인에이블 신호와 스위칭 신호를 논리 조합하여 프리차지 신호를 생성하였다. 그러나, 상기 메인 앰프 인에이블 신호는 저 전압(Low VDD)시 생성 타이밍이 늦어져, 상기 스위칭 신호의 디스에이블 구간에서 상기 메인 앰프 인에이블 구간 사이에 프리차지 신호가 인에이블 되는 구간이 발생하게 된다. 즉, 글리치 현상으로 인해 데이터 전송에 있어서 잘못된 데이터가 전송되거나 상기 메인 앰프 제어 회로가 오동작하는 문제점이 발생하였다. 본 발명에서는 저 전압(Low VDD)시 상기 메인 앰프 인에이블 신호와 상기 스위칭 신호를 입력받아 래치 시키는 래치 신호를 생성하는 래치부를 추가로 구비하고, 종래의 프리차지 신호와 상기 래치 신호를 논리 조합하여 글리치 현상이 발생하는 구간이 발생하지 않도록 하여 안정적인 데이터를 전송할 수 있도록 구현하였다.
도 4를 참조하면, 본 발명의 메인 앰프 제어 회로는 스위칭 신호(MATR) 및 메인 앰프 인에이블 신호(YMAE)에 응답하여 프리차지 제어 신호(PCCTRL)를 출력하는 프리차지 제어 신호 생성부(130), 리셋 신호(Reset) 및 상기 스위칭 신호(MATR), 및 상기 메인 앰프 인에이블 신호(YMAE)에 응답하여 래치 동작을 수행하 여 래치 신호(lat)를 출력하는 래치부(400), 및 상기 프리차지 제어 신호(PCCTRL) 및 상기 래치 신호(lat)에 응답하여 프리차지 신호(MAPC)를 출력하는 프리차지 신호 생성부(500)를 포함한다.
여기서, 스위칭 신호(MATR), 리셋 신호(Reset), 및 메인 엠프 인에이블 신호(YMAE)는 하이 레벨로 인에이블 되는 신호이고, 래치 신호(lat) 및 프리차지 신호(MAPC)는 로우 레벨로 인에이블 되는 신호이다.
상기 본 발명의 메인 앰프 제어 회로는 도 2에 도시한 지연부(110), 펄스 발생부(120)는 동일한 구성을 가지므로 그 설명은 배제하기로 한다. 본 발명의 메인 앰프 제어 회로는 도 2에 도시한 프리차지 제어 신호 생성부(130)에 추가하여 래치부(400), 및 프리차지 신호 생성부(500)를 구비한다.
상기 프리차지 제어 신호 생성부(130)은 도 2에 도시한 프리차지 제어 신호 생성부(130)과 동일한 회로이므로, 설명은 중복 설명은 배제하기로 한다.
상기 래치부(400)는 상기 스위칭 신호(MATR)가 인에이블 될 때, 래치 신호(lat)가 디스에이블 되고, 메인 앰프 인에이블 신호(YMAE)가 인에이브 될 때, 상기 래치 신호(lat)가 인에이블 되는 회로이면 어떠한 회로를 사용하여도 무관한다.
상기 래치부(400)는 스위칭 신호(MATR)를 입력받는 제 5 인버터(IV5), 리셋 신호(Reset) 및 메인 앰프 인에이블 신호(YMAE)를 입력받는 제 2 노아 게이트(NOR2), 상호 간의 출력을 입력 받고, 상기 제 5 인버터(IV5) 및 상기 제 2 노아 게이트(NOR2)의 출력을 입력받는 제 2 낸드 게이트(ND2) 및 제 3 낸드 게이트(ND3)를 포함한다. 여기서. 상기 제 2 낸드 게이트(ND2)의 출력은 래치 신호(lat)이다.
여기서, 리셋 신호(Reset)는 로우 레벨에서 하이 레벨로 천이한 후, 다시 로우 레벨로 천이하는 펄스 형태의 신호이다.
상기 래치부(400)의 동작을 설명하면 다음과 같다.
먼저, 상기 래치부(400)는 초기값을 설정하기 위하여 리셋 신호(Reset)가 하이 레벨로 인가되면, 제 2 노아 게이트(NOR2)는 로우 레벨의 신호를 출력하고, 상기 로우 레벨의 신호를 입력받는 제 3 낸드 게이트(ND3)는 하이 레벨의 신호를 출력한다. 상기 하이 레벨의 제 3 낸드 게이트(ND3)의 출력 및 하이 레벨의 제 5 인버터(IV5)의 출력을 입력받는 제 2 낸드 게이트(ND2)는 로우 레벨의 래치 신호(lat)를 출력한다. 상기 제 2 낸드 게이트(ND2)의 출력은 다시 제 3 낸드 게이트(ND3)로 입력되어 래치 동작을 수행한다.
이어서, 상기 스위칭 신호(MATR)가 하이 레벨로 인에이블 되면, 상기 제 5 인버터(IV5)는 로우 레벨의 신호를 출력한다. 상기 로우 레벨의 리셋 신호(Reset) 및 로우 레벨의 메인 앰프 인에이블 신호(YMAE)를 입력받는 제 2 노아 게이트(NOR2)는 하이 레벨의 신호를 출력한다. 상기 하이 레벨의 제 2 노아 게이트(NOR2)의 출력 신호 및 로우 레벨의 제 2 낸드 게이트(ND2)의 출력 신호를 입력받는 제 3 낸드 게이트(ND3)는 하이 레벨의 신호를 출력한다. 상기 로우 레벨의 제 5 인버터(IV5)의 출력 신호 및 하이 레벨의 제 3 낸드 게이트(ND3)의 출력 신호를 입력받는 제 2 낸드 게이트(ND2)는 하이 레벨의 래치 신호(lat)를 출력한다. 상기 하이 레벨의 래치 신호(lat) 및 하이 레벨의 제 2 낸드 게이트(ND2)의 출력 신호를 입력받아 제 3 낸드 게이트(ND3)는 로우 레벨의 신호를 출력한다. 상기 로우 레벨 의 제 3 낸드 게이트(ND3)와 상기 로우 레벨의 제 5 인버터(IV5)의 출력 신호를 입력받아 제 2 낸드 게이트(ND2)는 하이 레벨의 래치 신호(lat)를 출력한다. 즉, 래치 동작을 수행하여 상기 래치 신호(lat)는 보다 안정적인 하이 레벨의 신호가 된다.
고 전압(high VDD) 시, 상기 스위칭 신호(MATR)가 하이 레벨의 상태를 유지한 상태에서 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되면, 상기 제 2 낸드 게이트(ND2)로 입력되는 상기 스위칭 신호(MATR)의 반전신호는 항상 로우 레벨의 상태이다. 따라서, 상기 래치 신호(lat)는 하이 레벨이 된다.
이어서, 상기 스위칭 신호(MATR)가 로우 레벨로 디스에이블 되면, 상기 제 2 노아 게이트(NOR2)는 하이 레벨의 메인 앰프 인에이블 신호(YMAE)와 로우 레벨의 리셋 신호(Reset)를 입력받아 로우 레벨의 신호를 출력한다, 상기 제 3 낸드 게이트(ND3)는 하이 레벨의 제 2 낸드 게이트(ND2)의 출력 신호와 상기 로우 레벨의 제 2 노아 게이트(NOR2)를 입력받아 하이 레벨의 신호를 출력한다. 상기 제 2 낸드 게이트(ND2)는 하이 레벨의 제 3 낸드 게이트(ND3)의 출력 신호와 하이 레벨의 제 5 인버터(IV5)의 출력 신호를 입력받아 로우 레벨의 래치 신호(lat)를 출력한다.
즉, 고 전압(High VDD) 시, 상기 래치 신호(lat)는 상기 스위칭 신호(MATR)가 인에이블 될 때 하이 레벨로 천이하고, 상기 스위칭 신호(MATR)가 디스에이블 될 때, 로우 레벨로 천이하는 신호이다.
저 전압(Low VDD) 시, 상기 메인 엠프 인에이블 신호(YMAE)는 생성되는 타이밍이 느려지므로, 상기 스위칭 신호(MATR)가 디스에이블 되는 구간에서 상기 메인 앰프 인에이블 신호(YMAE)가 디스에이블 되는 구간이 발생한다.
상기 스위칭 신호(MATR)가 인에이블 되는 구간은 상기 고 전압(High VDD)에서 설명한 바와 같으므로 중복 설명은 배제하기로 한다. 상기 메인 앰프 인에이블 신호(YMAE)가 로우 레벨의 디스에이블 된 구간에서 상기 스위칭 신호(MATR)가 로우 레벨로 디스에이블 되면, 상기 로우 레벨의 리셋 신호(Reset)와 로우 레벨의 메인 앰프 인에이블 신호(YMAE)를 입력받아 하이 레벨의 신호를 출력한다. 상기 제 3 낸드 게이트(ND3)는 상기 하이 레벨의 제 2 낸드 게이트(ND2)의 출력 신호와 하이 레벨의 제 2 노아 게이트(NOR2)의 출력 신호를 입력받아 로우 레벨의 신호를 출력한다. 상기 제 2 낸드 게이트(ND2)는 하이 레벨의 제 5 인버터(IV5)의 출력 신호와 로우 레벨의 출력 신호를 입력받아 하이 레벨의 래치 신호(lat)를 출력한다. 이어서, 상기 메인 앰프 인에이블 신호(YMAE)가 하이 레벨로 인에이블 되면, 상기 제 2 노아 게이트(NOR2)는 로우 레벨의 신호를 출력한다. 상기 로우 레벨의 제 2 노아 게이트(NOR2)의 출력 신호 및 상기 하이 레벨의 래치 신호(lat)를 입력받아 상기 제 3 낸드 게이트(ND3)는 하이 레벨의 신호를 출력한다. 상기 하이 레벨의 제 5 인버터(IV5)의 출력 신호 및 상기 하이 레벨의 제 3 낸드 게이트(ND3)의 출력 신호를 입력받아 상기 제 2 낸드 게이트(ND2)는 로우 레벨의 래치 신호(lat)를 출력한다. 상기 로우 레벨의 래치 신호(lat) 및 로우 레벨의 제 2 노아 게이트(NOR2)의 출력 신호를 입력받아 상기 제 3 낸드 게이트(ND3)는 하이 레벨의 신호를 출력한다. 상기 제 3 낸드 게이트(ND3)의 출력 신호 및 제 5 인버터(IV5)의 출력 신호가 하이 레벨이기 때문에 상기 래치 신호(lat)는 항상 로우 레벨이 된다. 즉, 래치 동작이 수행되어 보다 안정적인 로우 레벨의 래치 신호(lat)를 출력한다. 즉, 래치 신호(lat)는 상기 스위칭 신호(MATR)가 인에이블 되는 구간에서 하이 레벨로 천이하고, 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되는 구간에서 로우 레벨로 천이하는 신호이다.
프리차지 신호 생성부(500)는 프리차지 제어 신호(PCCTRL) 및 래치 신호(lat)를 논리 합하여 프리차지 신호(MAPC)를 출력한다.
상기 프리차지 신호 생성부(500)는 프리차지 제어 신호(PCCTRL) 및 래치 신호(lat)를 입력받는 제 3 노아 게이트(NOR3), 및 상기 제 3 노아 게이트(NOR3)의 출력을 반전시켜 상기 프리차지 신호(MAPC)를 출력하는 제 6 인버터(IV6)를 포함한다.
상기 프리차지 신호 생성부(500)는 상기 프리차지 제어 신호(PCCTRL) 및 상기 래치 신호(lat)가 어느 하나라도 하이 레벨의 상태이면, 하이 레벨의 프리차지 신호(MAPC)를 출력하고, 상기 프리차지 제어 신호(PCCTRL) 및 상기 래치 신호(lat)가 모두 로우 레벨의 상태이면, 로우 레벨의 프리차지 신호(MAPC)를 출력한다.
상기 프리차지 신호(MAPC)가 로우 레벨이면 프리차지를 수행하고, 상기 프리차지 신호(MAPC)가 하이 레벨이면 프리차지를 해제한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로의 타이밍도이다.
도 5를 참조하면, 도 5a는 외부 전압(VDD)이 고 전압(High VDD)인 경우의 프리차지 신호의 타이밍도이고, 도 5b는 외부 전압(VDD)이 저 전압(Low VDD)인 경우 의 프리차지 신호의 타이밍도이다.
도 5a를 참조하면, 상기 프리차지 제어 신호(PCCTRL)는 스위칭 신호(MATR)가 인에이블 되면, 하이 레벨로 천이하고, 상기 메인 앰프 인에이블 신호(YMAE)가 디스에이블 되면 로우 레벨로 천이한다. 상기 프리차지 신호(PCCTRL)는 상기 래치 신호(lat)는 상기 스위칭 신호(MATR)가 인에이블 되면, 하이 레벨로 천이하고, 상기 스위칭 신호(lat)가 디스에이블 되면, 로우 레벨로 천이한다. 상기 프리차지 신호(MAPC)는 상기 프리차지 신호(MAPC)는 상기 래치 신호(lat)에 상관없이 상기 스위칭 신호(MATR)가 인에이블 되면, 하이 레벨로 천이하여 프리차지가 해제되고, 상기 스위칭 신호(MATR)가 디스에이블 되면, 로우 레벨로 천이하여 프리차지를 수행한다.
도 5b를 참조하면, 저전압(Low VDD) 시, 상기 스위칭 신호(MATR)가 하이 레벨로 인에이블 되면, 상기 프리차지 제어 신호(PCCTRL)는 하이 레벨로 천이한다. 메인 앰프 제어 회로가 정상 동작을 하려면, 상기 스위칭 신호(MATR)가 인에이블 된 상태에서 메인 앰프 인에이블 신호(YMAE)가 인에이블 되어 데이터의 증폭동작을 수행하게 된다. 그러나, 상기 스위칭 신호(MATR)가 인에이블 구간에서 상기 프리차지 제어 신호(PCCTRL)가 하이 레벨로 천이하고, 상기 스위칭 신호(MATR)가 디스에이블 되는 구간에서 아직 메인 앰프 인에이블 신호(YMAE)가 인에이블 되지 않으므로, 상기 프치차지 제어 신호(PCCTRL)는 로우 레벨로 천이한다. 상기 메인 앰프 인에이블 신호(YMAE)가 하이 레벨로 천이하는 시점에서 상기 프리차지 제어 신호(PCCTRL)는 하이 레벨로 천이한다. 상기 메인 앰프 인에이블 신호(YMAE)가 디스 에이블 되는 구간에서 상기 프리차지 제어 신호(PCCTRL)는 로우 레벨로 천이한다. 상기 래치 신호(lat)는 스위칭 신호(MATR)가 인에이블 되는 구간에서 하이 레벨로 천이한다. 상기 메인 앰프 인에이블 신호(YMAE)의 인에이블 되며, 상기 래치 신호(lat)는 로우 레벨로 천이한다.
즉, 상기 스위칭 신호(MATR)가 디스에이블 되는 시점에서 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되는 시점까지에서 상기 프리차지 신호(PCCTRL)가 로우 레벨로 천이되어 프리차지를 수행하여 에러가 발생한다. 상기 프리차지 신호(MAPC)는 상기 프리차지 제어 신호(PCCTRL) 및 상기 래치 신호(lat)가 어느 하나라도 하이 레벨인 구간에서 하이 레벨(프리차지 해제)을 유지하고, 상기 프리차지 제어 신호(PCCTRL) 및 상기 래치 신호(lat)가 모두 로우 레벨인 구간에서 로우 레벨(프리차지 수행)의 상태를 유지한다. 그러므로, 상기 프리차지 제어 신호(PCCTRL)가 상기 스위칭 신호(MATR)가 디스에이블 되는 시점에서 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되는 시점까지 상기 래치 신호(lat)는 하이 레벨이 되어 프리차지를 해제시킨다. 그러므로 상기 프리차지 신호(MAPC)는 상기 스위칭 신호(MATR)이 인에이블 되고, 상기 메인 앰프 에이블 신호(YMAE)가 디스에이블 되는 시점까지 하이 레벨을 유지하여 프리차지 해제 구간에서 발생하는 프리차지 수행 구간을 제거할 수 있다.
본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로는 스위칭 신호(MAPC)가 인에이블 되어 데이터가 메인 입출력 쌍(MIO,MIOb)를 통해 메인 앰프에 입력한다. 상기 메인 앰프 인에이블 신호(YMAE)가 인에이블 되면 상기 데이터를 증 폭하여 글로벌 라인을 통해 출력한다. 상기와 같은 동작을 수행하는 동안 프리차지가 해제되고, 동작이 완료되면, 프리차지를 수행한다. 그러나, 저 전압(Low VDD)시, 상기 메인 앰프 인에이블 신호(YMAE)가 생성되는 타이밍이 느려져서, 상기 프리차지 해제 구간에서 프리차지를 수행하는 구간이 발생하게 된다.
본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로는 저전압(Low VDD) 시, 스위칭 신호(MATR)의 디스에이블 구간에서 메인 앰프 인에이블 신호가 인에이블 되기 전까지의 구간에서 발생하는 프리차지 구간을 제거함으로써, 오동작에 따른 데이터 페일(fail)을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 메인 앰프 제어 회로의 회로도,
도 2는 도 1에 도시한 메인 앰프 제어 회로의 회로도,
도 3은 도 2에 도시한 메인 앰프 제어 회로의 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로의 회로도, 및
도 5는 본 발명에 따른 반도체 메모리 장치의 메인 앰프 제어 회로의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메인 앰프 제어 회로 200 : 메인 앰프
300 : 드라이버 400 : 래치부
500 : 프리차지 신호 생성부

Claims (6)

  1. 컬럼 선택 신호와 메인 앰프 인에이블 신호의 활성화 여부에 응답하여 프리차지 제어 신호를 출력하는 프리차지 제어 신호 생성부,
    상기 컬럼 선택 신호, 상기 메인 앰프 인에이블 신호, 및 리셋 신호의 활성화 여부에 응답하여 래치 신호를 출력하는 래치부, 및
    상기 프리차지 제어 신호와 상기 래치 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메인 앰프 제어 회로.
  2. 제 1 항에 있어서,
    상기 프리차지 제어 신호 생성부는,
    상기 컬럼 선택 신호 또는 상기 메인 앰프 인에이블 신호가 어느 하나라도 인에이블 되면, 상기 프리차지 제어 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 메인 앰프 제어 회로.
  3. 제 1 항에 있어서,
    상기 래치부는,
    상기 컬럼 선택 신호가 활성화 되어 인에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 메인 앰프 제어 회로.
  4. 제 1 항에 있어서,
    상기 래치부는,
    상기 메인 앰프 인에이블 신호가 활성화 되어 인에이블 되면, 상기 래치 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 메인 앰프 제어 회로.
  5. 제 1 항에 있어서,
    상기 프리차지 신호 생성부는,
    상기 프리차지 제어 신호 또는 상기 래치 신호 중 어느 하나라도 인에이블 되면, 상기 프리차지 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 메인 앰프 제어 회로.
  6. 컬럼 선택 신호를 지연 시켜 스위칭 신호를 생성하고, 상기 컬럼 선택 신호에 따라 펄스 형태의 메인 앰프 인에이블 신호를 생성하는 단계,
    상기 스위칭 신호 및 상기 메인 앰프 인에이블 신호가 인에이블 되면, 인에이블 되는 프리차지 제어 신호를 생성하는 단계,
    상기 스위칭 신호가 인에이블 되면 인에이블 되고, 상기 메인 앰프 인에이블 신호가 인에이블 되면 디스에이블 되는 래치 신호를 생성하는 단계, 및
    상기 프리차지 제어 신호가 인에이블 되거나 상기 래치 신호가 디스에이블 되면, 디스에이블 되는 프리차지 신호를 생성하는 단계를 구비하는 반도체 메모리 장치의 메인 앰프 제어 방법.
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Citations (3)

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Publication number Priority date Publication date Assignee Title
KR20020002621A (ko) * 2000-06-30 2002-01-10 박종섭 반도체메모리장치의 오토프리차지 회로
KR20020025496A (ko) * 2000-09-29 2002-04-04 박종섭 이이피롬의 센스앰프 제어회로
KR20070024782A (ko) * 2005-08-30 2007-03-08 주식회사 하이닉스반도체 반도체메모리소자

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