KR100889666B1

KR100889666B1 - 전원 펄스 폭 변조 제어 시스템

Info

Publication number: KR100889666B1
Application number: KR1020010061360A
Authority: KR
Inventors: 팜마우; 마디간마이클티.
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2000-10-06
Filing date: 2001-10-05
Publication date: 2009-03-19
Also published as: US6320768B1; TW543268B; KR20020027258A; EP1199790B1; DE60129649T2; JP2002186250A; EP1199790A3; DE60129649D1; EP1199790A2

Abstract

전원 펄스 폭 변조(PWM)제어 시스템(600)은 듀티비가 0보다 작은 듀티비에서 전압 방식 제어로 원활하게 전이하며, 큰 듀티비(duty ratio)에 대해 피크 전류 프로그램 방식(CPM; current program mode)을 이용한다. PWM 제어 시스템(600)은 일반적으로 채용되는 디지털 솔루션과는 달리 아날로그 회로에 래치 기능을 구현하여, 지연 시간이 짧아지게 되는데, 이는 래치들과 관련된 로직 및 셋업 지연을 갖지 않기 때문이다.

펄스 폭 변조, 제어 시스템, 래치

Description

전원 펄스 폭 변조 제어 시스템{POWER SUPPLY PULSE WIDTH MODULATION(PWM) CONTROL SYSTEM}

도 1은 이상적인 전류 프로그램 방식 펄스 폭 변조 스위치 방식 변환기를 나타낸 개략도.

도 2는 도 1에 도시된 이상적인 전류 프로그램 방식 펄스 폭 변조 스위치 방식 변환기와 관련된 신호 파형을 나타낸 도면.

도 3은 종래 비교기를 나타낸 개략도.

도 4는 본 발명의 일 실시예에 따른 캐패시터에 의해 수행되는 래칭 기능을 갖는 PWM 비교기를 나타낸 개략도.

도 5는 본 발명의 일 실시예에 따라 추가된 평형 입력단을 갖는 도 4에 도시된 PWM 비교기를 나타낸 개략도.

도 6은 본 발명의 일 실시예에 따른 용량성 래치, 고속 명령단, 고속 감지단 및 독립 오프셋과 한계값 설정을 갖는 PWM 비교기를 나타낸 개략도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 펄스 폭 변조 스위치 방식 변환기

102 : 제어 전압

104 : 스위치

106 : 전원

108 : 부하

110 : 전류 감지 신호

114, 300, 400 : PWM 비교기

202 : 클록

302 : PWM 래치

402 : 캐패시터

I1 : 버퍼

본 발명은 일반적으로, 전원 펄스 폭 변조(PWM) 제어 시스템 및 방법에 관한 것으로, 더욱 자세하게는, 듀티비가 0 까지 근접하는 작은 듀티비(duty ratio)에서 전압 방식 제어로 원활하게 전이되면서 큰 듀티비에 대해서는 피크 전류 프로그램 방식(CPM; current program mode)을 이용하는 전원 PWM 방법 및 시스템에 관한 것이다.

전류 프로그램 방식(CPM)은 스위치 방식 전원 기술에서 이용되는 인기있는 PWM 제어 기술이다. 듀티비(duty ratio)는 제어 전압에 의해 요구되는 피크값에 스위치 전류가 도달할 때 결정된다. 종종, 제어 전압은 전원 출력 전압과 고정된 기준간 오차의 보상된 버전이다. 정상 동작 레벨에서, 스위치 전류 및 요구되는 피크 전류는 시스템 내의 노이즈보다 크며, 이들은 비교기 공급 전압들과 오차 증폭기 공급 전압들 간에 중심을 두므로 큰 듀티비와 큰 전류에서 원활하게 동작하게 된다. 그러나, (예를 들어, 수 % 이하의) 작은 듀티비가 요구되는 경우, 전류 감지 신호는 너무 작고 PWM 비교기에 대한 접지(ground)에 너무 근접하게 되므로, 제어 전압 신호와 전류 감지 신호 중 큰 것을 성공적으로 구별할 수 없게 된다. 상기와 같은 시나리오는 가벼운 부하 조건에서 동작하는 PWM 제어 전원에서 발생된다. 이와 같은 바람직하지 않은 결과는, 듀티비가 영(0)과 최소 듀티비 간에서 불규칙하게 뛰어오르기 때문이다. 변환기의 나머지에 대한 결과는, 출력 전압이 조절되지 않으며 변압기 분리 토폴러지(transformer isolated topologies)가 불규칙적인 행동에 기인하는 포화로부터 과전류 상태를 경험하게 된다는 것이다. 또한, 작은 듀티비와 높은 스위칭 주파수는, 각 스위칭 사이클마다 펄스 폭 정보를 감지하고 래치하는데 필요한 로직내의 지연에 의해서도 제한된다.

상술한 사정을 고려하면, 전류 프로그램 방식(CPM) 제어 스위칭 방식 변환기에 있어서 가벼운 부하/낮은 듀티비 성능을 향상시키며, PWM 래치 및 그와 관련된 지연을 제거함으로써 속도를 증가시키는, 전원 펄스 폭 변조(PWM) 방식이 필요하게 되었다.

본 발명은, 듀티비가 0 까지 근접하는 작은 듀티비에서 전압 방식 제어로 원활하게 전이하며 큰 듀티비(duty ratio)에 대해 피크 전류 프로그램 방식(CPM; current program mode)을 이용하고, 변조 속도를 향상시키는 전원 PWM 제어 기술에 관한 것이다. PWM 비교기는, 전류 감지 레벨에 따라, 3개의 서로 다른 방식으로 동작하도록 구현된다. 상기 PWM 비교기는, 전류 감지 레벨이 큰 값을 갖는 대부분의 제어 범위 상에서 CPM 제어(제1 방식)를 수행한다. 작은 전류 감지 레벨의 경우, PWM 비교기는 전압 방식 제어(제2 방식)를 수행하여, 듀티비가 제어 전압에 비례하도록 한다. 전압 방식 제어는, 듀티비가 전압 또는 전압 오차 신호에 의해 결정되는 경우이다. PWM 비교기는, CPM 과 전압 방식 제어 범위들 간의 매끄러운 전이를 용이하게 하기 위해 제1 및 제2 방식이 중첩하는 작은 동작 범위를 갖는다. 제3 방식의 동작은, 제어 전압이 충분히 낮아 어떤 간헐적인 펄스 없이도 듀티비를 영(0)까지 구동할 수 있는 경우에 발생한다.

본 발명의 일 태양에서, 전원 PWM 제어 기술은, 변조 방식을 결정하기 위해 차단 한계값에 의존하며 불평형 비교기를 이용하여 구현된다.

본 발명의 다른 태양에서, 전원 PWM 제어 기술은, 고속에서의 높은 잡음 면제에 대해 평형인 동작을 달성하기 위해 차동 증폭기를 추가로 이용하여 구현된다.

본 발명의 또 다른 태양에서, 전원 PWM 기술은, 기생 차단 한계값에 의존하는 대신 기준값에 의해 변조 방식이 변하는 포인트를 설정하는 것이 그 목적인 다른 차동 증폭기를 이용하여 구현된다.

본 발명의 또 다른 태양에서, 전원 PWM 기술은, PWM 래치와는 달리 변조기의 상태를 저장하는 캐패시터를 이용하여 구현된다.

본 발명의 또 다른 태양에서, 전원 PWM 기술은, PWM 제어기가 제1 방식내지 제3 방식 또는 그 반대로 원활하게 전이하여 전원 출력이 원활하게 제어되는 상태를 유지하도록, 구현된다.

본 발명의 또 다른 태양에서, 전원 PWM 기술은, PWM 상태 캐패시터의 크기와 그 기능상 위치로 인해 지연량이 상당히 감소되도록, 구현된다.

본 발명의 다른 태양들과 특징들 및, 본 발명이 갖는 여러 부속하는 이점들은, 도면내내 동일 참조부호가 동일 구성요소를 지정하는 첨부된 도면들과 함께 고려하면서, 다음의 상세한 설명을 참조하여 마찬가지로 훨씬 더 용이하게 이해될 수 있다.

상기 도면들은 특정 실시예들을 개시하지만, 논의된 바와 같이, 본 발명의 다른 실시예들도 또한 고려된다. 모든 경우에 있어서, 상기와 같은 개시 내용은, 본 발명의 대표적인 실시예들을 설명하려는 것으로, 한정하려는 것은 아니다. 본 발명 원리의 정신 및 범위와 부합하는 당해 기술분야에서 숙련된 당업자들은, 여러 다른 변형들과 실시예들을 생각할 수 있다.

도 1은, 도 4 내지 도6에 도시된 본 발명의 태양들이 제공하는 이점들을 더 잘 나타내기 위해 아래에 설명되는 이상적인 전류 프로그램 방식 펄스 폭 변조 스위치 방식 변환기(10)를 나타낸 개략도이다. 도 1에 도시된 제어 전압(102)은, 스위치Q1(104)내의 피크 전류 레벨을 간단히 설정한다. 도 2는 도 1에 도시된 이상적인 전류 프로그램 방식 펄스 폭 변조 스위치 방식 변환기(10)와 관련된 신호 파형들을 나타낸다. 듀티비'D'(200)은, 클록(202)에 의해 결정되는, 그 사이클의 기간으로 나눈 스위치 사이클 동안 스위치Q1(104)이 온으로 되는 시간 기간이다. 듀티비는, 전원 입력Vg(106)에서 부하R(108)로 전송되는 에너지량에 관한 것이다. 듀티비가 높아짐에 따라, 전원Vg(106)에서 부하R(108)로 더 높은 에너지가 전송된 다. 이와는 반대로, 듀티비가 낮아짐에 따라, 전원Vg(106)에서 부하R(108)로 더 낮은 에너지가 전송된다. 도 2를 다시 참조하면, (통상의 애플리케이션들에서 볼 수 있는 바와 같이)전류 감지 신호(110)보다 훨씬 더 느리게 제어 전압(102)이 이동하는 것을 볼 수 있다. 본 발명은, 제어 전압(102)과 전류 감지 신호(110)간의 변화 속도 차이를 이용한다.

PWM 비교기(114)상의 접지에 대한 바이어스 접속(112)만이 도 1에 도시된 비이상적인 조건이다. 실제 구현을 고려하면, 제어 전압 신호(102)와 전류 감지 신호(110)중 하나 이상이 바이어스 접속(112)전압(상기 경우 접지)에 근접할 때, 상기 접속(112)으로 인해, PWM 비교기(114)는 감도(sensitivity)를 잃게 된다. 통상적으로, 성능 저하는 200mV 이하의 레벨에서 발생한다.

도 2를 계속 참조하면, 펄스 폭(204)은, 범위 0≤t≤3Ts 동안의 폭이고, 전류 감지 레벨(110)은 접지 바이어스 레벨보다 훨씬 더 위에 있음을 알 수 있다. 따라서, 듀티비가 더 넓어지면, 더 높아진 에너지 전송으로 인해 신호가 더 커지게 된다. 그러나, 더 좁아진 듀티비(3Ts＜t＜6Ts 범위에서)에서는, 전류 감지 신호(110)가 작고, 접지 바이어스 레벨에 충분히 근접하므로 PWM 비교기(114)는 더 큰 신호를 올바르게 식별하는데 어려움을 갖게 된다.

도 3은 종래 고속 PWM 비교기(300) 및 PWM 래치(302)를 나타낸 개략도이다. PWM 비교기(300)의 제1 단은, 입력 전압들Vs(306)(전류 감지)과 Vc(308)(전류 제어)간의 차이에 그 출력 전압V_G6(304)이 비례하는 차동 증폭기(303)를 구현하기 위 해, M1, M2, M3, M4 및 A1을 포함한다. 그러나, 제1 단 차동 증폭기(303)의 이득이 충분히 크므로, 상기 차동 증폭기(303)는 포화된다. 제2 단(310)은, 신호V_G6(304)를 함께 반전시켜 증폭하는 M6 및 A2를 포함한다. 전류원(A2)은 V_D6(312)의 상승단을 발생시킨다. 제3 단(314)은 신호V_D6(312)를 반전시키고 PWM 래치(302)를 리셋하는 인버터(I1)를 포함한다. 셋 신호V_CK(312)와, 리셋 신호(318)간의 기간은, 신호V_M(322)에 나타낸 바와 같이, 온 기간(320)으로 된다. 또한, 인버터(I1)는 PWM 래치(302)내의 로직단과 증폭단(310)간의 로우 임피던스(low impedance)버퍼로서 기능한다.

종래 고속 PWM 비교기(300)와 PWM 래치(302)를 결합하여, 노이즈에 강한 시스템을 형성하지만, PWM 래치(302)에 의해 부과되는 지연을 받게 된다. 비교기(300)와 래치(302)가 적절하게 기능하도록 하기 위해, V_G6(304)에 대한 오프셋은 병합되어야 한다. 일반적으로, 상기 오프셋은, M1 보다 훨씬 더 큰 이득과 드레인-소스 어드미턴스를 갖는 M2를 선택함으로써, 구현된다. 또한, 차동 증폭기(303)이득은 인버터(I1)의 한계값을 가로질러 충분한 신호를 공급하기 위해 높아야 한다. 고이득(high gain)은 고속과 상반되는 요구조건이다. 또한, 상기와 같은 구현에서, PWM 비교기(300)와 PWM 래치(302)의 디지털 성질로 인해, V_S(306)와 V_C(308)가 작은 신호들로 될 때, 출력V_M(322)은 신호를 갑자기 잃게 된다. 상기 특성으로 인해, 낮은 듀티비에서 펄스 스킵핑(pulse skipping)이 발생하게 된다.

도 3에 도시된 PWM 비교기(300)와 PWM 래치(302)방식은, 낮은 듀티비에서 동작할 때 문제가 되었다. 특히, 상기 방식과 관련된 2개의 결점들은 낮은 듀티비에서 동작할 때 펄스 스킵핑을 발생시킬 수 있다. 이들 2개의 결점들로는, 1) 불충분한 신호와 2) 지연이 있다. 차동 증폭단(303)에서의 고이득은, 속도를 희생하여 달성된다. 불충분한 신호는 좁은 듀티비에서 발생하는데, 이는, 전류 감지 신호(306)의 기울기가 매우 낮아 차동 신호가 작아지기 때문이다. 차동 신호V_G6(304)가 너무 작아, M6을 활성화시킬 수 없으므로, 펄스가 스킵핑되게 된다. 불충분한 신호는, 스킵핑 문제를 더욱 심각하게 만드는 스트레이 커플링(stray coupling)으로 쉽게 오염된다. 지연으로 인해, 듀티 사이클은 다음과 같이 스킵핑된다. 차동 증폭기(303)는, V_S(306)와 V_C(308)간의 정확한 비교를 위해 V_S(306)의 상승단 후 안정되는데 시간을 필요로 한다. 래치(302)는, 셋업 시간을 필요로 하며, 이는 그 내부 로직 게이트 및 피드백으로 인해 지연을 부과하게 된다. 펄스는, 비교기(300)와 래치(302)를 통한 지연보다 더 좁은 펄스에 대한 명령 후 스위치 사이클 상에서 스킵핑된다.

따라서, 종래 비교기(300)와 래치(302)는 듀티비가 영(0)이하로 떨어지는 최소 듀티비를 갖게 된다. 차동 증폭기(303)의 성능과 오프셋은, VDD, A1, M1, M2, M3 및 M4간의 회로에서 분포되는 기생 커플링에 의존한다. 대부분의 기생 특징들은 온도와 제조 공정에 따라 대체로 변한다. 낮은 듀티비에서 상기와 같은 토폴러지 방식의 성능은, 온도와 제조 로트에 따라 일치되지 않는다. V_G6(304)가 M6의 한 계값 이하로 떨어지는 양을 감소시키기 위해 V_G6(304)상에 양(+)의 오프셋을 부과하는 것은, 최소 듀티비 오프셋을 감소시킬 수 있다. 의도적으로, M2가 M1보다 더 큰 이득을 갖도록 하는 것은, 오프셋을 달성하기 위한 통상적인 방법이다. 그러나, 상기와 같은 불평형 기술은, 기생 장치에서의 변이와, 불평형 동작이 노이즈의 영향을 증가시킨다는 결점으로 인해, 제한된다.

도 4는, 본 발명의 일 실시예에 따른 캐패시터(402)에 의해 수행되는 그 래칭 기능을 갖는 PWM 비교기(400)를 나타낸 개략도이다. 도 4에 도시된 방식은, 래치의 메모리 기능을 아날로그 기억 장치(캐패시터(402))로 구현함으로써, 듀티 사이클 제어 범위를 원활하게 만드는 기능을 한다. 차동 증폭단(401)은, 증폭단 또는 비교기로서 선형으로 동작할 수 있으므로, 동일한 기능상 응답을 제공할 수 있게 된다. 따라서, 차동 증폭단(401)의 이득을 낮출 수 있으므로, 고속을 달성할 수 있게 된다. 상기 솔루션은, 캐패시터(402)내에서 상기와 같은 기능을 수행함으로써, PWM 래치(302)의 계수적으로 부과된 지연을 해결하게 된다(스트레이 노드 캐패시터는 적당한 크기임). 차동 증폭단(401)은, 이득을 훨씬 더 낮게 유지하는 것을 제외하고는, 여기서 상술한 바와 같이 구현된다. 디지털 변환은 버퍼단(I1)에서 발생한다. 다른 방법으로는, 상술한 PWM 래치(302)를 리던던시 특징으로서 회로내에 남겨둘 수 있지만, 대부분의 애플리케이션들에서 필요한 것은 아니다.

상술한 바와 같이, 차동 증폭기(401)는, 트랜지스터들(M1, M2, M3, M4 및 A1)을 구비한다. 캐패시터C1(402)는 PWM 메모리 장치이다. 트랜지스터(M6)는 PWM 메모리 방전 장치이고, 트랜지스터(M5)는 PWM SET 장치이다. 버퍼(I1)는, 그 출력이 바로 PWM 신호(404)인 비반전 버퍼이다. 또한, 버퍼(I1)는, V_M 출력 단자(406)상에 외부적으로 부과될 수 있는 부하 효과(loading effects)를 제거한다.

캐패시터C1(402)은 도 3에 도시된 종래 회로(300)와 도 4에 도시된 회로(400)간의 가장 명백한 차이점이다. 또한, 스위치M5는 전류원(A2)과 캐스케이드(cascade)접속된다. 래칭 기능은, 차동 증폭단(401)이 캐패시터C1(402)만을 방전시키는 사실에 의해 달성된다. 차동 증폭단(401)은 캐패시터C1(402)를 방전시킬 수 없다. 전류원(A2)과 트랜지스터(M5)는, 캐패시터C1(402)가 충전할 수 있는 경로만을 형성한다. 종래 회로(300)에서와 같이, 낮은 V_S(306)와 V_C(308) 동작에 대한 오프셋은, M2가 M1보다 훨씬 더 큰 이득과 드레인-소스 어드미턴스를 갖도록 함으로써, 달성된다.

이하, PWM 비교기(400)의 동작을 설명한다. 클록 사이클의 시작에서, V_CK(316)의 로우(LOW) 값은 M5를 포화시키고, A2가 C1을 충전하는 것을 허용한다. 이로 인해, 노드(406)의 출력은 로우(LOW) 에서 하이(HIGH)로 변하며, 또한, 외부 변환기 스위치(도시안함)를 턴온시켜 V_S(306)상에서 검출되는 스위치 전류를 상승시킨다. 전압V_CK(316)은 충분히 낮으므로, C1이 완전히 충전되는 것을 보장하게 된다. V_CK(316)이 하이일 때, 이는, C1로의 충전을 차단(cut OFF)시킨다(전압V_C1은 M6에 의해 상기 간격 동안만 감소될 수 있다). 외부 스위치 전류가 충분히 커지 면, 이는, 차동 증폭기(401)를 구동하여, C1으로부터 전하를 빼내는 M6을 턴온시킨다. 전하가 감소되어, V_C1이 I1상의 로직 한계값보다 작아지면, 출력V_M은 로우(LOW)로 떨어지므로, 외부 스위치의 온 듀티를 종료하게 된다. 스위치 전류와 감지 전압V_S(306)은 영(0)으로 떨어진다. 전압V_C1은, 남은 스위치 사이클 동안 로우 상태를 유지하게 되는데, 이는, 차동 증폭기(401)가 단지 V_C1을 낮추도록 행동할 수 있기 때문이다. 그 후, 상술한 사이클이 반복된다.

통상적으로, 낮은 듀티비는, 외부 변환기(도시안함)가 가볍게 부하된 경우에 발생한다. 본질적으로, 외부 스위치 전류는 부하가 가벼워짐에 따라 피크값이 작아진다; 통상적으로, 감지 신호V_S(306)와 명령 신호V_C(308)는 상기 형태의 동작에 대해 더 작아지게 된다. 노드 전압V_N1(410)은 V_S(306)와 V_C(308)를 더한 것에 비례하며, 또한, V_G6의 한계를 설정한다. 극단적인 영(0)듀티비의 경우는, V_S(306)와 V_C(308)가 충분히 작아 M6이 서서히 C1을 방전시키는 경우에 발생한다. 여기서, V_C(308)가 더 낮아지면, C1은 더 빨리 방전하고 듀티비는 더 짧아지게 된다. C1의 커패시턴스와 M6의 트랜스컨덕턴스 이득은, PWM 비교기(400)가 낮은 듀티비에서 동작할 때 펄스 폭이 결정되는 이득을 결정한다. 더 높은 듀티비에서, V_S(306)와 V_C(308)는 충분히 크므로, C1을 신속하게 방전시키고, C1의 커패시턴스와 M6의 트랜스컨덕턴스 이득은 듀티비에 상당한 영향을 주지 않게 된다.

차동 증폭단(401)은 소망의 바이어스 특성을 구현하고 노이즈를 감소시키기 위해, 의도적으로 불평형으로 된다. 불평형 동작은, 트랜지스터(M1)보다 더 큰 이득을 갖도록 트랜지스터(m2)를 선택함으로써, 달성된다. 그 효과로 Vc(308)가 겉보기 오프셋을 갖게 되며, 이는, 영(0)인 듀티비에 대한 명령이 접지 이상의 작은 Vc(308)전압으로 되는 것을 의미한다. 오프셋의 값은 이득차 및 한계값에 관련되며, 편리한 분석적 솔루션에 적합하지는 않게 된다. 통상적으로, 오프셋은 시행착오 방법을 이용하여 설계된다. 상기 오프셋은, 온도 및 제조 로트에 따라 3.5 내지 1 만큼 변하게 된다. 본 발명은, 실험실 구현이 0.35V 내지 1.2V 범위의 오프셋을 갖는 것을 발견하였다. 그러나, 상기 오프셋 범위는, 여기서 설명된 제어 시스템 설계 이점들로 인해, 다수의 성능이 낮은 솔루션들에 적합하게 된다.

상술한 오프셋의 영향은, 종래 PWM 비교기(300)와 본 발명의 PWM 비교기(400)간에서 분명하게 다르다. PWM 비교기(400)에 대한 감지 전압Vs(306)은 M3의 한계값, 즉 V_T(M3)이하의 전압에 대한 V_G6(304)에 대해 영향을 미치지 않는다. 그러나, 트랜지스터(M2)는, 오프셋 전압, 즉 V_OFFSET 이하이지만 M6의 한계 전압 이상일 때, V_G6(304)에 대해 영향을 미칠 수 있다. 따라서, Vs＜V_T(M3)이며 V_T(M6)＜Vc＜V_OFFSET인 경우, M6은 V_OFFSET-Vc에 비례하여 C1을 방전하게 된다. 이는, 변조기가 전압 방식 제어에서 동작하는 범위이다. 상기 범위는, V_G6(304)가 M6을 턴오프시키기에 불충분한 포인트와 오프셋간의 범위이다.

PWM 비교기(400)가 종래 PWM 비교기(300)에 비해 개선된 성능을 갖지만, 여전히 불평형 차동단(401)을 갖고 있다. 불평형 동작으로 인해, 입력 외란에 대한 일반적인 감수율(susceptibility)과 전원 거부(rejection)가 저하된다. 종종, 스위치 방식 변환기는, 노이즈 및 외란에 대해 고에너지원으로서 기능한다. 따라서, PWM 제어기의 입력단의 노이즈 거부를 향상시키는 것이 바람직하다.

노이즈 거부는, 차동단으로의 입력이 동일 임피던스 및 동일 이득을 갖는 경우 상당히 향상된다. 이는, 노이즈의 영향을 최소화하기 위해, 차동단의 입력 트랜지스터가 임피던스, 이득 및 스트레이 커플링에서 정합되어야 함을 의미한다. 상술한 바와 같이, PWM 비교기(400)의 입력 트랜지스터는, 차동단(401)에 DC 오프셋을 도입하기 위해 정합되지 않게 된다. 따라서, PWM 비교기(400)의 동작을 향상시키기 위해 정합된 입력들을 병합하는 것이 바람직하다.

도 5는 본 발명의 일 실시예에 따라 래칭 캐패시터(402) 및 상기 래칭 캐패시터(402)에 추가된 평형 입력단을 갖는 PWM 비교기(500)를 나타낸 개략도이다. 기준 캐패시터들REFC(502) 및 REFS(504)는, 각각 M6과 M8의 바이어스를 설정하는 DC오프셋을 확립한다. 명령단(506)은 구성요소들(m1, m2, M3 및 A1)을 갖는 차동단이다. 감지단(508)은, 구성요소들(M4, M5, M6 및 A2)을 갖는 차동단이다.

Vc(306)과 VC1에 비해 Vc(308)과 VC1간에 전파 지연에 있어서의 차이가 존재하지만, PWM 비교기(500) 성능에 문제를 일으키지는 않는다. 대부분의 변환기 설계에서, 명령 신호Vc(308)는 다수의 스위칭 사이클들 상에서 서서히 변하는 오차 전압이다. 이와는 달리, 감지 신호Vs(306)는 단일 스위치 사이클 동안 급격히 변 한다. 감지단(508)은 방전단(M8)에 가장 근접한 단(stage)에 위치한다. 캐스케이드 구성으로 인해, 명령단(506)에서 방전단(M8)까지에 존재하는 것 보다, 감지단(508)에서 방전단(M8)까지의 존재하는 지연이 더 작다. 또한, 감지단(508)의 바이어스 전류(A2)는 훨씬 더 크며, 트랜지스터들(M4 및 M5)은 명령단(506)의 트랜지스터들보다 더 높은 트랜스컨덕턴스를 갖게 된다. 여기서 그 효과는, 2개의 차동단들의 응답 속도간의 차이에서의 향상이며, 명령단(506)에서의 더 낮은 A1 바이어스 전류로 인해 전력 소비가 더 낮아지는 이점을 갖게 된다.

50 % 이상의 듀티비를 갖는 전류 프로그램 방식에서 동작하는 다수의 PWM 변환기들은 기울기 보상을 필요로 한다. 이는, Vs(306)에 톱니 램프 전압을 더하거나 Vc(308)에서 뺌으로써 달성된다. 제1 경우는, 도 5에 도시된 바와 같은 구현을 이용하게 된다. 제2 경우는, 명령단(506)의 속도가 바이어스 전류의 동일 레벨 및, 감지 차동단(508)과 동일한 크기의 트랜지스터들을 이용하는 것을 필요로 한다.

PWM 비교기(500)는 도 4를 참조하여 상술한 것과 유사한 불이익들을 갖는다. 트랜스컨덕턴스 이득과 장치 한계값은, Vs(306)가 시스템들(400, 500) 모두에서 듀티비에 영향을 주는 것을 중지하는 전압 레벨을 결정한다. 상기와 같은 구현은 고이득 피드백을 갖는 다수의 변환기들에 적합하지만, 모든 피드백 루프들에 적합한 것은 아니다. 각각 도 4 및 도 5에 도시된 시스템들(400, 500)과 가장 잘 동작하는 형태의 피드백 루프들은 DC에서의 오차를 통합하는(integrate) 피드백 제어기들이다. 그 이유는, DC 오프셋이 DC 통합(integration)으로 인해 보정되기 때문이 다. 제어기들의 통합은, 나머지 PWM 변환기가 동작 포인트 근방에서 높은 안정도를 갖는 것을 필요로 한다. 어느 변환기들은, 상기와 같은 안정도를 갖지 않으며, 상술한 바와 같이, 한계값이 온도 및 로트 변이에 따라 일정한 것을 필요로 한다.

본 발명자는, 다른 회로 이득 및 바이어스 전류에 관계 없이 Vs(306)가 듀티비에 영향을 주는 전이 전압 레벨을 설정할 수 있는 기준을 갖는 도 6에 나타낸 바와 같은 다른 차동단을 도입함으로써, 상기와 문제를 해결하였다. 도 6은, 본 발명의 일 실시예에 따른 용량성 래치(402), 고속 명령단(602), 고속 감지단(604) 및 독립 오프셋과 한계값 설정들(REFC(502), REFT(606) 및 REFS(504))을 갖는 PWM 비교기(600)를 나타낸 개략도이다. 전압 기준REFT(606)는 전류 프로그램 방식 제어와 전압 방식 제어간의 Vc(308)의 한계값이다.

상술한 바와 같이, 종래 PWM 비교기 시스템(300)은 노이즈에 강하지만, F1(302)에 의해 부과되는 지연을 받게 된다. 따라서, 상기 비교기(300)가 Vs(306)의 낮은 범위에 대해 적합하게 기능하기 위해서는, V_G6(304)에 대한 오프셋이 병합되어야 한다. 통상적으로, 상기 오프셋은, M1보다 훨씬 더 큰 이득 및 드레인-소스 어드미턴스를 갖는 M2를 선택함으로써, 구현된다. 또한, 차동 증폭기(303)는, 인버터(I1)의 한계값을 가로질러 충분한 신호를 공급하기 위해 높아야 한다. 상술한 바와 같이, 고이득은 고속과 상반되는 요구조건이다. 또한, PWM 비교기(300)와 래치(302)의 디지털 성질로 인해, Vs(306)와 Vc(308)가 작은 신호들로 될 때, 출력V_M(322)은 갑자기 신호를 잃게 되므로, 낮은 듀티비에서 펄스 스킵핑이 발생하 게 된다.

상술한 설명을 요약하면, PWM 비교기(600)는, 종래 디지털 솔루션과는 달리 아날로그 회로에 래치 기능을 구현한다. 이는, 동작 방식들간의 매끄러운 전이와 낮은 지연 시간의 이점을 가지므로, 영(0)인 듀티비에서 원활하게 동작하게 된다. 종래 디지털 솔루션은, 단지 최소 듀티비까지만 동작할 수 있어, 그 이하에서는 영(0)과 최소 듀티비간에서 뛰므로(hop), 본 발명의 아날로그 솔루션에 비해 낮은 듀티 사이클에서 틀린 행동을 나타내게 된다. 또한, 본 발명의 솔루션은, 래치들과 관련된 셋업 지연 및 로직을 갖지 않으므로, 종래 솔루션보다 빨리 동작하게 된다. 상술한 설명을 고려하면, 본 발명은 PWM 제어 기술 분야에서 상당히 진보된 것임을 알 수 있다. 또한, 새 원리들을 적용하는데 필요한 정보를 데이터 통신 분야에서 숙련된 당업자들에게 제공하고, 또한 필요한 상기 특정 구성요소들을 구성하여 이용하기 위해, 본 발명을 상당히 상세하게 설명하였다. 또한, 상술한 설명을 고려하면, 본 발명은 구성 및 동작에 있어서 종래 기술로부터 상당히 벗어나 있음을 알 수 있다. 그러나, 여기서 본 발명의 특정 실시예들을 상세하게 설명하였지만, 다음의 청구항들에 정의된 바와 같이, 본 발명의 정신 및 범위로부터 벗어남 없이 여러 변경들, 변형들, 및 대체가 가능하다는 것을 알 수 있다.

Claims

전원 펄스 폭 변조(PWM) 제어 시스템에 있어서,

제어 전압 신호(Vc) 입력, 전류 감지(Vs) 신호 입력 및 신호 출력을 갖고, 전류 감지 신호와 제어 전압 신호 간의 차분에 비례하는 출력 신호를 생성하도록 동작하는 차동 증폭기 시스템;

용량성 PWM 메모리 소자;

PWM 시스템 클록 신호에 응답하여 상기 용량성 PWM 메모리 소자를 충전하도록 동작하는 PWM 메모리 설정 소자;

상기 차동 증폭기 시스템 출력 신호에 응답하여, 상기 용량성 PWM 메모리 소자를 방전시키고 상기 용량성 PWM 메모리 소자로부터 아날로그 PWM 신호를 생성하도록 동작하는 PWM 메모리 방전 소자; 및

상기 아날로그 PWM 신호에 응답하여, 상기 아날로그 PWM 신호로부터 디지털 PWM 출력 신호를 생성하도록 동작하는 디지털 변환기를 포함하는 전원 PWM 제어 시스템.
제1항에 있어서, 상기 용량성 PWM 메모리 소자는 캐패시터인 전원 PWM 제어 시스템.
제2항에 있어서, 상기 PWM 메모리 설정 소자는 PMOS 트랜지스터인 전원 PWM 제어 시스템.
제3항에 있어서, 상기 PWM 메모리 방전 소자는 NMOS 트랜지스터인 전원 PWM 제어 시스템.
제4항에 있어서, 상기 디지털 변환기는 비반전 버퍼인 전원 PWM 제어 시스템.
제1항에 있어서, 상기 PWM 메모리 설정 소자와 캐스케이드(cascade) 접속된 전류원을 더 포함하고, 상기 전류원은 각각의 PWM 시스템 클록 신호에 응답하여 상기 용량성 PWM 메모리 소자에 전류를 전송하도록 동작하는 전원 PWM 제어 시스템.
제1항에 있어서, 상기 차동 증폭기 시스템은 불평형(unbalanced)인 전원 PWM 제어 시스템.
제1항에 있어서, 상기 차동 증폭기 시스템은, 전류원; 상기 전류원에 접속된 소스 노드, 상기 전류 감지 신호 입력으로서 구성된 게이트 노드, 및 드레인을 갖는 제1 PMOS 트랜지스터; 상기 전류원에 접속된 소스 노드, 상기 제어 전압 신호 입력으로서 구성된 게이트 노드, 및 드레인을 갖는 제2 PMOS 트랜지스터; 게이트 노드, 자신의 게이트 노드에 접속되며 상기 제1 PMOS 트랜지스터의 드레인 노드에 또한 접속된 드레인 노드, 및 시스템 접지에 접속된 소스 노드를 갖는 제1 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터의 게이트 노드에 접속된 게이트 노드, 상기 제2 PMOS 트랜지스터 드레인 노드에 접속된 드레인 노드, 및 상기 시스템 접지에 접속된 소스 노드를 갖는 제2 NMOS 트랜지스터를 포함하는

전원 PWM 제어 시스템.
제8항에 있어서, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터보다 큰 이득을 갖도록 구성되는 전원 PWM 제어 시스템.
제1항에 있어서, 상기 차동 증폭기 시스템은, 상기 제어 전압 신호 입력 및 출력을 갖는 제1 차동단, 상기 전류 감지 신호 입력, 상기 제1 차동단 출력과 통신하는 입력 및 상기 차동 증폭기 시스템의 신호 출력을 갖는 제2 차동단을 포함하고, 상기 제1 및 제2 차동단들은 전류 감지 신호와 제어 전압 신호 간의 차분에 비례하는 상기 출력 신호를 생성하도록 동작하는 전원 PWM 제어 시스템.
제10항에 있어서, 상기 제1 차동단은, 제1 전류원; 상기 제1 전류원에 접속된 소스 노드, 상기 제어 전압 신호 입력으로서 구성된 게이트 노드 및 시스템 접지에 접속된 드레인을 갖는 제1 PMOS 트랜지스터; 상기 제1 전류원에 접속된 소스 노드, 게이트 노드 및 드레인 노드를 갖는 제2 PMOS 트랜지스터; 상기 제2 PMOS 트랜지스터 드레인 노드에 접속된 드레인 노드, 자신의 드레인 노드에 접속된 게이트 노드 및 상기 시스템 접지에 접속된 소스 노드를 갖는 NMOS 트랜지스터; 및 상기 시스템 접지에 한 단부가 접속되며 상기 제2 PMOS 트랜지스터 게이트 노드에 그 반대편 단부가 접속되는 제1 기준 전원(reference voltage source)을 포함하고,

상기 제1 기준 전원은 제1 DC 오프셋 전압을 확립하도록 동작하는

전원 PWM 제어 시스템.
제11항에 있어서, 상기 제2 차동단은 제2 전류원; 상기 제2 전류원에 접속된 소스 노드, 상기 전류 감지 신호 입력으로서 구성된 게이트 노드 및 시스템 접지에 접속된 드레인을 갖는 제3 PMOS 트랜지스터; 상기 제2 전류원에 접속된 소스 노드, 게이트 노드 및 드레인 노드를 갖는 제4 PMOS 트랜지스터; 상기 제4 PMOS 트랜지스터 드레인 노드에 접속된 드레인 노드, 상기 제2 PMOS 트랜지스터 드레인 노드에 접속된 게이트 노드 및 상기 시스템 접지에 접속된 소스 노드를 갖는 제2 NMOS 트랜지스터; 및 상기 시스템 접지에 한 단부가 접속되며 상기 제4 PMOS 트랜지스터 게이트 노드에 그 반대편 단부가 접속되는 제2 기준 전원을 포함하고,

상기 제2 기준 전원은 제2 DC 오프셋 전압을 확립하도록 동작하고, 또한 상기 제1 DC 오프셋 전압은 제2 NMOS 트랜지스터와 관련되며 그 바이어스를 확립하도록 동작하는

전원 PWM 제어 시스템.
제12항에 있어서, 상기 제2 전류원은 상기 제1 전류원에 의해 제공되는 것보다 큰 전류를 제공할 수 있는 전원 PWM 제어 시스템.
제13항에 있어서, 상기 제3 및 제4 PMOS 트랜지스터들은, 각각 상기 제1 및 제2 PMOS 트랜지스터들과 관련된 것보다 더 높은 트랜스컨덕턴스를 갖는 전원 PWM 제어 시스템.
제14항에 있어서, 상기 차동 증폭기 시스템은, 상기 전류 감지 신호가 다른 전원 PWM 제어 시스템 이득 및 바이어스 전류에 관계 없이 듀티비를 달성하는 것을 중지하는 전이 전압 레벨을 설정하도록 동작하는 제3 차동단을 더 포함하는 전원 PWM 제어 시스템.
제1항에 있어서, 상기 차동 증폭기 시스템은, 고속 명령단, 고속 감지단 및 상기 전류 감지 신호가 다른 전원 PWM 제어 시스템 이득 및 바이어스 전류에 관계 없이 듀티비를 달성하는 것을 중지하는 전이 전압 레벨을 설정할 수 있는 기준 전압(reference voltage)을 갖는 차동단을 포함하는 전원 PWM 제어 시스템.
제16항에 있어서, 전류 프로그램 방식과 전압 방식 제어 간의 제어 전압 신호 한계값을 확립하기 위해, 상기 고속 명령단, 상기 고속 감지단 및 상기 차동단과 관련하여 동작하는 기준 전원을 더 포함하는 전원 PWM 제어 시스템.
전원 PWM 제어 시스템으로서,

제어 전압 신호(Vc)에 응답하여 전압 방식 제어 신호를 생성하는 제1 차동단;

전류 감지(Vs) 신호에 응답하여 전류 프로그램 방식 제어 신호를 생성하는 제2 차동단;

상기 제1 차동단과 통신하며, 상기 제1 차동단과 관련된 상기 제어 전압 신호에 대한 한계값을 확립하도록 동작하는 제3 차동단;

용량성 PWM 메모리 장치;

PWM 시스템 클록 신호에 응답하여 상기 용량성 PWM 메모리 장치를 충전하도록 동작하는 PWM 메모리 설정 장치;

상기 제1 및 제2 차동단 제어 신호들에 응답하여, 상기 용량성 PWM 메모리 장치로부터 아날로그 PWM 신호를 생성하도록 상기 용량성 PWM 메모리 장치를 방전시킬 수 있고, 또한 상기 전원 PWM 제어 시스템이 전류 프로그램 방식 제어와 전압 방식 제어 간에서 전이할 수 있도록 동작하는 PWM 메모리 방전 장치; 및

상기 아날로그 PWM 신호에 응답하여, 상기 아날로그 PWM 신호로부터 디지털 PWM 출력 신호를 생성하도록 동작하는 디지털 변환기

를 포함하는 전원 PWM 제어 시스템.
삭제
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삭제
제18항에 있어서,

상기 제2 차동단과 관련된 DC 오프셋을 확립하도록 구성된 제1 기준 전원;

상기 PWM 메모리 방전 장치와 관련된 DC 오프셋을 확립하도록 구성된 제2 기준 전원; 및

전류 프로그램 방식 제어와 전압 방식 제어 간의 제어 전압 신호 한계값을 확립하도록 구성된 제3 기준 전원

를 더 포함하고,

상기 용량성 PWM 메모리 장치는 캐패시터인 전원 PWM 제어 시스템.
전원 펄스 폭 변조(PWM) 제어 시스템에 있어서,

제어 전압 신호(Vc) 입력, 전류 감지(Vs) 신호 입력 및 신호 출력을 갖고, 전류 감지 신호와 제어 전압 신호에 의해 제어되는 출력 신호를 생성하도록 동작하는 차동 증폭기 시스템;

아날로그 래치;

PWM 시스템 클록 신호에 응답하여, 상기 아날로그 래치를 설정하도록 동작하는 래치 설정 소자;

상기 차동 증폭기 시스템 출력 신호에 응답하여, 상기 아날로그 래치를 리셋하고, 상기 아날로그 래치로부터 아날로그 PWM 신호를 생성하도록 동작하는 래치 리셋 소자; 및

상기 아날로그 PWM 신호에 응답하여, 상기 아날로그 PWM 신호로부터 디지털 PWM 출력 신호를 생성하도록 동작하는 디지털 변환기

를 포함하는 전원 PWM 제어 시스템.
삭제
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삭제
제23항에 있어서, 상기 아날로그 래치는 캐패시터를 포함하고, 상기 래치 설정 소자는 MOS 트랜지스터를 포함하며, 상기 래치 리셋 소자는 MOS 트랜지스터를 포함하고, 상기 디지털 변환기는 비반전 버퍼인 전원 PWM 제어 시스템.
삭제
삭제
제23항에 있어서, 상기 차동 증폭기 시스템은,

전압 방식 제어 신호를 생성하기 위해 상기 제어 전압 신호에 응답하여 동작하는 고속 명령단;

상기 전류 감지 신호에 응답하여 전류 프로그램 방식 제어 신호를 생성하도록 동작하는 고속 감지단; 및

상기 고속 명령단과 통신하며 상기 전압 방식 제어 신호와 상기 전류 프로그램 방식 제어 신호 간의 제어 전압 신호 한계값을 확립하도록 동작하는 전압 기준단

을 포함하는 전원 PWM 제어 시스템.
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삭제
제30항에 있어서,

제1 기준 전원 - 상기 제1 기준 전원은, 상기 제1 기준 전원과 상기 고속 명령단이 상기 고속 감지단 및 상기 전압 기준단과 관련된 오프셋 전압을 확립할 수 있도록 상기 고속 명령단에 접속됨 - ;

제2 기준 전원 - 상기 제2 기준 전원은, 상기 제2 기준 전원과 상기 전압 기준단이 상기 래치 리셋 소자와 관련된 오프셋 전압을 확립할 수 있도록 상기 전압 기준단에 접속됨 - ; 및

제3 기준 전원 - 상기 제3 기준 전원은, 상기 제3 기준 전원과 상기 고속 감지단이 전류 감지 신호와 제어 전압 신호 간의 한계 전압을 확립할 수 있도록 상기 고속 감지단에 접속됨 -

를 더 포함하는 전원 PWM 제어 시스템.