KR100886715B1 - Method of manufacturing polished wafer and manufacturing semiconductor package using the polished wafer - Google Patents

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Abstract

A manufacturing method of polished wafer and a manufacturing method of laminated semiconductor package using the same are provided to prevent a bending generated in polishing a wafer by manufacturing a section wafer by polishing a rear surface of at least two preliminary section wafers. A preliminary section wafer including a plurality of semiconductor chips(12) is manufactured by cutting a wafer. A section wafer(16) is manufactured by polishing a rear surface of the preliminary section wafer. A laminated semiconductor package is manufactured by connecting top semiconductor chips and bottom semiconductor chips after laminating the section wafers. A through electrode is formed in each semiconductor chip after polishing the rear surface of the preliminary section wafer. A unit laminated semiconductor package included in the laminated semiconductor packages is separated after manufacturing the laminated semiconductor packages.

Description

연마 웨이퍼의 제조 방법 및 이를 이용한 적층 반도체 패키지의 제조 방법{METHOD OF MANUFACTURING POLISHED WAFER AND MANUFACTURING SEMICONDUCTOR PACKAGE USING THE POLISHED WAFER}A manufacturing method of a polishing wafer and a manufacturing method of a laminated semiconductor package using the same {{FIELD OF MANUFACTURING POLISHED WAFER AND MANUFACTURING SEMICONDUCTOR PACKAGE USING THE POLISHED WAFER}

본 발명은 연마 웨이퍼의 제조 방법 및 이를 이용한 적층 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a polishing wafer and a method of manufacturing a laminated semiconductor package using the same.

일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 패키징하는 패키징 공정(packaging process) 등을 통해 제조된다.A typical semiconductor device is a semiconductor chip manufactruing process for manufacturing a semiconductor chip on a silicon wafer made of high purity silicon, and a die sorting process for electrically inspecting the semiconductor chip. And a packaging process for packaging a good semiconductor chip.

최근 들어, 반도체 소자의 제조 기술의 개발에 의하여 높은 집적도를 갖는 반도체 칩이 제조되고 있으나, 반도체 소자의 제조 기술의 개발에 의존하여 보다 높은 집적도를 갖는 반도체 소자를 제조하기 위해서는 보다 많은 반도체 소자의 연구 및 장비 개발이 요구되고 있다.Recently, semiconductor chips having a high degree of integration have been manufactured by the development of semiconductor device manufacturing techniques. However, in order to manufacture semiconductor devices having a higher degree of integration depending on the development of semiconductor device manufacturing techniques, more studies of semiconductor devices have been conducted. And equipment development is required.

최근에는 패키징 공정을 이용하여 반도체 소자의 집적도 및 처리 속도를 비 약적으로 향상시키고자 하는 연구 개발이 진행되고 있고, 최근 복수개의 반도체 칩들을 상호 적층 및 적층 된 반도체 칩들을 전기적으로 연결하는 적층 반도체 패키지 기술을 이용하여 반도체 소자의 집적도 및 처리 속도를 비약적으로 향상시키는 것이 가능케 되었다.Recently, research and development have been made to remarkably improve the integration and processing speed of semiconductor devices using a packaging process, and recently, a multilayer semiconductor package that electrically connects a plurality of semiconductor chips stacked and stacked semiconductor chips. The technology has made it possible to dramatically increase the integration and processing speed of semiconductor devices.

적층 반도체 패키지는 상호 정렬된 복수개의 웨이퍼들을 상호 수직으로 적층 하여 복수개가 일체로 형성된 예비 적층 반도체 패키지들을 형성하고, 예비 적층 웨이퍼들을 웨이퍼로부터 개별화하여 제조된다.The stacked semiconductor package is manufactured by stacking a plurality of wafers aligned vertically with each other to form preliminary stacked semiconductor packages in which a plurality are integrally formed, and separately stacking the preliminary stacked wafers from the wafer.

이와 같은 이유로 적층 된 각 웨이퍼의 두께가 두꺼울 경우 적층 반도체 패키지의 전체 부피는 크게 증가 된다. 최근에는 웨이퍼의 두께를 매우 얇게 가공하여 보다 많은 웨이퍼들을 적층 할 수 있게 되었다.For this reason, if the thickness of each stacked wafer is thick, the total volume of the stacked semiconductor package is greatly increased. In recent years, the thickness of wafers has been processed so thin that more wafers can be stacked.

그러나, 적층 반도체 패키지를 제조하기 위하여 각 웨이퍼의 두께를 매우 얇게 가공할 경우 웨이퍼에 큰 휨이 발생 된다.However, when the thickness of each wafer is processed very thin in order to manufacture a laminated semiconductor package, a large warpage occurs in the wafer.

웨이퍼에 휨이 발생 될 경우, 웨이퍼들을 적층 하기 어렵고, 적층 된 웨이퍼들에 포함된 반도체 칩을 전기적으로 연결하기 어려운 등 매우 심각한 문제점이 발생되고 있다.When warpage occurs in the wafer, it is difficult to stack the wafers and very serious problems such as difficult to electrically connect the semiconductor chips included in the stacked wafers.

본 발명의 하나의 목적은 휨 발생을 억제한 연마 웨이퍼의 제조 방법을 제공한다.One object of the present invention is to provide a method for producing a polished wafer with suppressed warpage.

본 발명의 다른 목적은 상기 연마 웨이퍼를 이용한 적층 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing a laminated semiconductor package using the polishing wafer.

본 발명에 따른 연마 웨이퍼의 제조 방법은 복수개의 반도체 칩들을 갖는 웨이퍼를 제조하는 단계, 상기 웨이퍼를 절단하여 복수개의 반도체 칩들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼들을 제조하는 단계 및 상기 예비 섹션 웨이퍼들의 후면을 연마하여 연마된 섹션 웨이퍼를 제조하는 단계를 포함한다.A method of manufacturing a polishing wafer according to the present invention comprises the steps of manufacturing a wafer having a plurality of semiconductor chips, cutting the wafer to produce at least two preliminary section wafers comprising a plurality of semiconductor chips and the Polishing the back side to produce the polished section wafer.

연마 웨이퍼의 제조 방법에서, 상기 섹션 웨이퍼에 포함된 반도체 칩의 개수는 2개 이상이고, 상기 웨이퍼의 반도체 칩들의 전체 개수보다 작다.In the method of manufacturing a polishing wafer, the number of semiconductor chips included in the section wafer is two or more, and smaller than the total number of semiconductor chips in the wafer.

연마 웨이퍼의 제조 방법에서, 상기 섹션 웨이퍼들은, 평면상에서 보았을 때, 사각형 형상을 갖는다.In the manufacturing method of the abrasive wafer, the section wafers have a rectangular shape when viewed in plan.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 반도체 칩들이 형성된 웨이퍼를 절단하여, 복수개의 반도체 칩들을 포함하는 예비 섹션 웨이퍼들을 제조하는 단계, 상기 각 예비 섹션 웨이퍼들의 후면을 연마하여 섹션 웨이퍼를 제조하는 단계 및 상기 섹션 웨이퍼들을 적층 및 상/하 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지를 제조하는 단계를 포함한다.According to the present invention, there is provided a method of manufacturing a stacked semiconductor package, by cutting a wafer on which semiconductor chips are formed, manufacturing preliminary section wafers including a plurality of semiconductor chips, and polishing a rear surface of each preliminary section wafer to manufacture a section wafer. And stacking the section wafers and electrically connecting the upper and lower semiconductor chips to manufacture the stacked semiconductor package.

적층 반도체 패키지의 제조 방법에서, 상기 예비 섹션 웨이퍼들을 제조하는 단계 이전에 상기 각 반도체 칩에 관통 전극을 형성하는 단계를 포함한다.A method of manufacturing a stacked semiconductor package, comprising forming through electrodes in each semiconductor chip prior to fabricating the preliminary section wafers.

적층 반도체 패키지의 제조 방법에서, 상기 예비 섹션 웨이퍼의 후면을 연마하는 단계 이후, 상기 섹션 웨이퍼의 각 반도체 칩에 관통 전극을 형성하는 단계를 포함한다.In the method of manufacturing a laminated semiconductor package, after grinding the back surface of the preliminary section wafer, forming a through electrode on each semiconductor chip of the section wafer.

적층 반도체 패키지의 제조 방법에서, 상기 적층 반도체 패키지들을 제조하는 단계 이후, 상기 적층 반도체 패키지들에 포함된 단위 적층 반도체 패키지를 개별화하는 단계를 포함한다.In the method of manufacturing a multilayer semiconductor package, after manufacturing the multilayer semiconductor packages, individualizing the unit multilayer semiconductor packages included in the multilayer semiconductor packages may be included.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 반도체 칩들이 형성된 웨이퍼를 절단하여, 복수개가 일체로 형성된 상기 제1 반도체 칩들을 포함하는 예비 섹션 웨이퍼들을 제조하는 단계, 상기 각 예비 섹션 웨이퍼들의 후면을 연마하여 섹션 웨이퍼를 제조하는 단계, 제2 반도체 칩을 상기 섹션 웨이퍼의 상기 각 제1 반도체 칩 상에 적층 하여 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 단계 및 상기 섹션 웨이퍼들로부터 상기 제1 반도체 칩을 개별화하는 단계를 포함한다.According to an embodiment of the present invention, a method of manufacturing a stacked semiconductor package includes cutting preliminary wafers on which first semiconductor chips are formed, and manufacturing preliminary section wafers including the first semiconductor chips, the plurality of which are integrally formed. Fabricating a section wafer by polishing a second wafer, stacking a second semiconductor chip on each of the first semiconductor chips of the section wafer to electrically connect the first and second semiconductor chips, and from the section wafers. Individualizing the first semiconductor chip.

적층 반도체 패키지의 제조 방법에서, 상기 제1 및 제2 반도체 칩들은 동종 반도체 칩을 포함한다.In the method of manufacturing a laminated semiconductor package, the first and second semiconductor chips include homogeneous semiconductor chips.

적층 반도체 패키지의 제조 방법에서, 상기 제1 및 제2 반도체 칩들은 이종 반도체 칩을 포함한다.In the method of manufacturing a laminated semiconductor package, the first and second semiconductor chips include heterogeneous semiconductor chips.

본 발명에 의하면, 적층 반도체 패키지를 제조하기 위해 웨이퍼로부터 복수개의 단위 반도체 칩들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼를 마련하고, 예비 섹션 웨이퍼의 후면을 연마하여 복수개의 단위 반도체 칩들을 포함하는 섹션 웨이퍼를 제조 및 섹션 웨이퍼를 적층하여 적층 반도체 패키지를 제조함으로써 웨이퍼의 연마 도중 발생 되는 휨을 방지하여 적층 반도체 패키지의 제조 불량을 방지할 수 있다.According to the present invention, a section wafer including a plurality of unit semiconductor chips is prepared by preparing at least two preliminary section wafers including a plurality of unit semiconductor chips from a wafer to manufacture a stacked semiconductor package, and polishing a rear surface of the preliminary section wafer. By fabricating and stacking the section wafer to manufacture a laminated semiconductor package it is possible to prevent the warpage generated during the polishing of the wafer to prevent the manufacturing failure of the laminated semiconductor package.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 연마 웨이퍼의 제조 방법 및 이를 이용한 적층 반도체 패키지의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a method of manufacturing an abrasive wafer and a method of manufacturing a laminated semiconductor package using the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. However, one of ordinary skill in the art may realize the present invention in various other forms without departing from the technical spirit of the present invention.

도 1 내지 도 5들은 본 발명의 일실시예에 의한 연마 웨이퍼의 제조 방법을 도시한 평면도들 및 단면도들이다.1 to 5 are plan views and cross-sectional views illustrating a method of manufacturing an abrasive wafer according to an embodiment of the present invention.

도 1을 참조하면, 연마 웨이퍼를 제조하기 위해서 먼저 반도체 소자 제조 공정에 의하여 웨이퍼(10)가 제조된다. 웨이퍼(10)는, 예를 들어, 제1 두께를 갖고, 웨이퍼(10)에는 복수개의 단위 반도체 칩(12)들이 배치된다. 단위 반도체 칩(12)들은 웨이퍼(10)에 매트릭스 형태로 배치된다.Referring to FIG. 1, in order to manufacture an abrasive wafer, a wafer 10 is first manufactured by a semiconductor device manufacturing process. For example, the wafer 10 has a first thickness, and a plurality of unit semiconductor chips 12 are disposed on the wafer 10. The unit semiconductor chips 12 are arranged in a matrix form on the wafer 10.

도 2 및 도 4를 참조하면, 복수개의 단위 반도체 칩(12)들을 포함하는 웨이퍼(10)는 1차적으로 절단되어, 복수개의 단위 반도체 칩(12)들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼(preliminary section wafer,14)들이 제조된다.2 and 4, a wafer 10 including a plurality of unit semiconductor chips 12 is primarily cut, and thus at least two preliminary section wafers including a plurality of unit semiconductor chips 12. section wafers (14) are manufactured.

본 실시예에서, 예비 섹션 웨이퍼(14)는 적어도 2 개의 단위 반도체 칩(12)들을 포함하며, 예비 섹션 웨이퍼(14)에 포함된 단위 반도체 칩(12)들의 개수는 웨이퍼(10)에 포함된 단위 반도체 칩(12)들의 개수보다 작은 개수를 갖는다.In the present embodiment, the preliminary section wafer 14 includes at least two unit semiconductor chips 12, and the number of the unit semiconductor chips 12 included in the preliminary section wafer 14 is included in the wafer 10. The number of unit semiconductor chips 12 is smaller than the number of unit semiconductor chips 12.

본 실시예에서, 매트릭스 형태로 배치된 예비 섹션 웨이퍼(14)는, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 예를 들어, 예비 섹션 웨이퍼(14)는 도 2에 도시된 바와 같이, 예를 들어, 2×2 행렬 형태로 절단될 수 있다. 이와 다르게, 예비 섹션 웨이퍼(14)는 도 3에 도시된 바와 같이, 예를 들어, 1×2 행렬 형태로 절단될 수 있다. 이와 다르게 예비 섹션 웨이퍼(14)는 m×n(단, m, n은 자연수) 형태로 절단될 수 있다.In the present embodiment, the preliminary section wafer 14 arranged in the form of a matrix may have a rectangular shape when viewed in plan. For example, the preliminary section wafer 14 may be cut into a 2 × 2 matrix, for example, as shown in FIG. 2. Alternatively, the preliminary section wafer 14 may be cut into a 1 × 2 matrix, for example, as shown in FIG. 3. Alternatively, the preliminary section wafer 14 may be cut in the form of m × n (where m and n are natural numbers).

도 5를 참조하면, 웨이퍼(10)로부터 절단된 각 예비 섹션 웨이퍼(14)는 연마 공정 또는 식각 공정에 의하여 제1 두께(T1)보다 얇은 제2 두께(T2)로 가공되어 섹션 웨이퍼(16)가 제조된다. 본 실시예에서, 섹션 웨이퍼(16)는 화학적 기계적 연마 공정 또는 에치 백 식각 공정에 의하여 예비 섹션 웨이퍼(14)의 제1 두께보다 얇은 제2 두께로 가공될 수 있다.Referring to FIG. 5, each preliminary section wafer 14 cut from the wafer 10 is processed to a second thickness T2 that is thinner than the first thickness T1 by a polishing process or an etching process and thus the section wafer 16. Is prepared. In this embodiment, the section wafer 16 may be processed to a second thickness that is thinner than the first thickness of the preliminary section wafer 14 by a chemical mechanical polishing process or an etch back etching process.

본 실시예에서 복수개의 단위 반도체 칩(12)들을 포함하는 웨이퍼(10)를 1차적으로 절단하여 복수개의 단위 반도체 칩(12)들을 포함하는 예비 섹션 웨이퍼(14)들을 제조한 후 예비 섹션 웨이퍼(14)의 후면을 연마하여 연마된 섹션 웨이퍼(16)를 제조할 경우, 복수개의 단위 반도체 칩(12)들을 포함하는 웨이퍼(10)의 후면을 연마할 때에 비하여 비약적으로 휨(warpage)을 방지할 수 있다.In the present embodiment, the wafer 10 including the plurality of unit semiconductor chips 12 is primarily cut to manufacture the preliminary section wafers 14 including the plurality of unit semiconductor chips 12, and then the preliminary section wafer ( In the case of manufacturing the polished section wafer 16 by polishing the back surface of 14), warpage can be prevented significantly compared to the polishing of the back surface of the wafer 10 including the plurality of unit semiconductor chips 12. Can be.

이하, 도 1 내지 도 5를 통해 설명된 연마 웨이퍼의 제조 방법에 따른 적층 반도체 패키지의 제조 방법의 일실시예를 도 6 내지 도 9를 통해 설명하기로 한다.Hereinafter, an embodiment of a manufacturing method of a multilayer semiconductor package according to the manufacturing method of the polishing wafer described with reference to FIGS. 1 to 5 will be described with reference to FIGS. 6 to 9.

적층 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정에 의하여 웨이퍼(110)가 제조된다. 웨이퍼(110)는, 예를 들어, 제1 두께(T1)를 갖고, 웨이퍼(110)에는 복수개의 단위 반도체 칩(112)들이 배치된다. 단위 반도체 칩(112)들은 웨이퍼(110)에 매트릭스 형태로 배치된다.In order to manufacture a laminated semiconductor package, a wafer 110 is first manufactured by a semiconductor device manufacturing process. For example, the wafer 110 has a first thickness T1, and a plurality of unit semiconductor chips 112 are disposed on the wafer 110. The unit semiconductor chips 112 are arranged in a matrix on the wafer 110.

각 단위 반도체 칩(112)들의 에지에는 각 단위 반도체 칩(112)의 상면 및 하면을 관통하는 복수개의 관통 전극(111)들이 형성된다. 관통 전극(111)을 형성하기 위하여 제1 두께를 갖는 각 단위 반도체 칩(112)의 에지에는 각 단위 반도체 칩(112)의 상면 및 하면을 관통하는 비아홀이 형성된다. 비아홀은 식각 공정, 드릴링 공정, 레이저 드릴링 공정 등을 통해 형성된다.A plurality of through electrodes 111 penetrating the upper and lower surfaces of each unit semiconductor chip 112 are formed at the edges of the unit semiconductor chips 112. In order to form the through electrode 111, a via hole penetrating the upper and lower surfaces of each unit semiconductor chip 112 is formed at an edge of each unit semiconductor chip 112 having a first thickness. Via holes are formed through etching, drilling and laser drilling.

비아홀이 형성된 후, 비아홀에 의하여 형성된 단위 반도체 칩(112)의 내측면에는 절연막(미도시)이 형성되고, 반도체 칩(112)의 비아홀 내에는 도금 공정 등을 통해 관통 전극(111)들이 형성된다.After the via hole is formed, an insulating film (not shown) is formed on the inner surface of the unit semiconductor chip 112 formed by the via hole, and the through electrodes 111 are formed in the via hole of the semiconductor chip 112 through a plating process or the like. .

도 7 및 도 8을 참조하면, 관통 전극(111)들을 갖는 복수개의 단위 반도체 칩(112)들을 포함하는 웨이퍼(110)는 1차적으로 절단되어, 복수개의 단위 반도체 칩(112)들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼(114)들이 제조된다.Referring to FIGS. 7 and 8, a wafer 110 including a plurality of unit semiconductor chips 112 having through electrodes 111 may be primarily cut to include at least a plurality of unit semiconductor chips 112. Two preliminary section wafers 114 are fabricated.

본 실시예에서, 예비 섹션 웨이퍼(114)는 적어도 2 개의 단위 반도체 칩(112)들을 포함하며, 예비 섹션 웨이퍼(114)에 포함된 단위 반도체 칩(112)들의 개수는 웨이퍼(110)에 포함된 단위 반도체 칩(112)들의 개수보다 작은 개수를 갖는 다.In the present embodiment, the preliminary section wafer 114 includes at least two unit semiconductor chips 112, and the number of unit semiconductor chips 112 included in the preliminary section wafer 114 is included in the wafer 110. It has a smaller number than the unit semiconductor chips 112.

본 실시예에서, 매트릭스 형태로 배치된 예비 섹션 웨이퍼(114)는, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 예를 들어, 예비 섹션 웨이퍼(114)는 도 7에 도시된 바와 같이, 예를 들어, 2×2 행렬 형태로 절단될 수 있다. 이와 다르게 예비 섹션 웨이퍼(114)는 m×n(단, m, n은 자연수) 형태로 절단될 수 있다.In the present embodiment, the preliminary section wafer 114 arranged in the form of a matrix may have a rectangular shape when viewed in plan view. For example, the preliminary section wafer 114 may be cut into a 2 × 2 matrix, for example, as shown in FIG. 7. Alternatively, the preliminary section wafer 114 may be cut in the form of m × n (where m and n are natural numbers).

도 9를 참조하면, 웨이퍼(110)로부터 절단된 각 예비 섹션 웨이퍼(114)는 연마 공정 또는 식각 공정에 의하여 제1 두께(T1)보다 얇은 제2 두께(T2)로 가공된다. 본 실시예에서, 예비 섹션 웨이퍼(114)는 화학적 기계적 연마 공정 또는 에치 백 식각 공정에 의하여 제1 두께보다 얇은 제2 두께로 가공된다.Referring to FIG. 9, each preliminary section wafer 114 cut from the wafer 110 is processed to a second thickness T2 that is thinner than the first thickness T1 by a polishing process or an etching process. In the present embodiment, the preliminary section wafer 114 is processed to a second thickness thinner than the first thickness by a chemical mechanical polishing process or an etch back etching process.

예비 섹션 웨이퍼(114)의 후면을 연마 공정에 의하여 연마하여 제조된 섹션 웨이퍼(116)는 얇은 두께를 가질 뿐만 아니라 휨을 크게 억제할 수 있다.The section wafer 116 manufactured by polishing the back surface of the preliminary section wafer 114 by a polishing process may not only have a thin thickness but also greatly suppress the warpage.

예비 섹션 웨이퍼(114)에 비하여 두께가 감소 된 섹션 웨이퍼(116)는 적어도 2 개가 상호 적층 된다. 적층 된 섹션 웨이퍼(116)들에 포함된 각 단위 반도체 칩(112)들의 관통 전극(111)들은 상호 전기적으로 연결되어 복수개의 적층 반도체 패키지(118)들이 제조된다.At least two section wafers 116 having a reduced thickness compared to the preliminary section wafer 114 are stacked on each other. The through electrodes 111 of the unit semiconductor chips 112 included in the stacked section wafers 116 are electrically connected to each other to manufacture a plurality of stacked semiconductor packages 118.

이때, 섹션 웨이퍼(116)는 얇은 두께를 가질 뿐만 아니라 휨이 억제되었기 때문에 적어도 2 개의 섹션 웨이퍼(116)를 적층 하더라도 적층 반도체 패키지(118)의 휨을 크게 감소 시킬 수 있다.At this time, since the section wafer 116 has a thin thickness and curvature is suppressed, even if at least two section wafers 116 are stacked, the warpage of the laminated semiconductor package 118 may be greatly reduced.

이후, 적어도 2 개의 섹션 웨이퍼(116)들에 포함된 복수개의 적층 반도체 패키지(118)들은, 예를 들어, 쏘잉 공정을 통해 2차적으로 절단되어 개별화된 적층 반도체 패키지(118)가 제조된다. Thereafter, the plurality of stacked semiconductor packages 118 included in the at least two section wafers 116 are secondarily cut through, for example, a sawing process to fabricate an individualized stacked semiconductor package 118.

이하, 도 1 내지 도 5를 통해 설명된 연마 웨이퍼의 제조 방법에 따른 적층 반도체 패키지의 제조 방법의 일실시예를 도 10 내지 도 15를 통해 설명하기로 한다.Hereinafter, an embodiment of the manufacturing method of the multilayer semiconductor package according to the manufacturing method of the polishing wafer described with reference to FIGS. 1 to 5 will be described with reference to FIGS. 10 to 15.

적층 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정에 의하여 웨이퍼(210)가 제조된다. 웨이퍼(210)는, 예를 들어, 제1 두께(T1)를 갖고, 웨이퍼(210)에는 복수개의 단위 반도체 칩(212)들이 배치된다. 단위 반도체 칩(212)들은 웨이퍼(210)에 매트릭스 형태로 배치된다.In order to manufacture a laminated semiconductor package, a wafer 210 is first manufactured by a semiconductor device manufacturing process. For example, the wafer 210 has a first thickness T1, and a plurality of unit semiconductor chips 212 are disposed on the wafer 210. The unit semiconductor chips 212 are arranged in a matrix on the wafer 210.

도 11 및 도 12를 참조하면, 복수개의 단위 반도체 칩(212)들을 포함하는 웨이퍼(210)는 1차적으로 절단되어, 복수개의 단위 반도체 칩(212)들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼(214)들이 제조된다.11 and 12, a wafer 210 including a plurality of unit semiconductor chips 212 is primarily cut, and thus, at least two preliminary section wafers 214 including a plurality of unit semiconductor chips 212. ) Are manufactured.

본 실시예에서, 예비 섹션 웨이퍼(214)는 적어도 2 개의 단위 반도체 칩(212)들을 포함하며, 예비 섹션 웨이퍼(214)에 포함된 단위 반도체 칩(212)들의 개수는 웨이퍼(210)에 포함된 단위 반도체 칩(212)들의 개수보다 작은 개수를 갖는다.In the present embodiment, the preliminary section wafer 214 includes at least two unit semiconductor chips 212, and the number of unit semiconductor chips 212 included in the preliminary section wafer 214 is included in the wafer 210. The number of unit semiconductor chips 212 is smaller than that.

본 실시예에서, 매트릭스 형태로 배치된 예비 섹션 웨이퍼(214)는, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 예를 들어, 예비 섹션 웨이퍼(214)는 도 11에 도시된 바와 같이 2×2 행렬 형태로 절단될 수 있다. 이와 다르게 예비 섹션 웨이퍼(114)는 m×n(단, m, n은 자연수) 형태로 절단될 수 있다.In the present embodiment, the preliminary section wafer 214 arranged in matrix form may have a rectangular shape when viewed in plan view. For example, the preliminary section wafer 214 may be cut in the form of a 2 × 2 matrix as shown in FIG. 11. Alternatively, the preliminary section wafer 114 may be cut in the form of m × n (where m and n are natural numbers).

도 13을 참조하면, 웨이퍼(210)로부터 절단된 각 예비 섹션 웨이퍼(214)는 연마 공정 또는 식각 공정에 의하여 제1 두께(T1)보다 얇은 제2 두께(T2)로 가공된다. 본 실시예에서, 예비 섹션 웨이퍼(214)는 화학적 기계적 연마 공정 또는 에치 백 식각 공정에 의하여 제1 두께(T1)보다 얇은 제2 두께(T2)로 가공된다.Referring to FIG. 13, each preliminary section wafer 214 cut from the wafer 210 is processed to a second thickness T2 thinner than the first thickness T1 by a polishing process or an etching process. In the present embodiment, the preliminary section wafer 214 is processed to a second thickness T2 that is thinner than the first thickness T1 by a chemical mechanical polishing process or an etch back etching process.

예비 섹션 웨이퍼(214)의 후면을 연마 공정에 의하여 연마하여 제조된 섹션 웨이퍼(216)는 얇은 두께를 가질 뿐만 아니라 휨을 크게 억제할 수 있다.The section wafer 216 manufactured by polishing the back surface of the preliminary section wafer 214 by a polishing process can not only have a thin thickness but also greatly suppress the warpage.

도 14를 참조하면, 섹션 웨이퍼(216)가 제조된 후, 각 단위 반도체 칩(212)들의 에지에는 각 단위 반도체 칩(212)의 상면 및 하면을 관통하는 복수개의 관통 전극(211)들이 형성된다. 관통 전극(211)을 형성하기 위하여 제2 두께를 갖는 각 단위 반도체 칩(212)의 에지에는 각 단위 반도체 칩(212)의 상면 및 하면을 관통하는 비아홀이 형성된다. 비아홀은 식각 공정, 드릴링 공정, 레이저 드릴링 공정 등을 통해 형성된다.Referring to FIG. 14, after the section wafer 216 is manufactured, a plurality of through electrodes 211 penetrating the top and bottom surfaces of each unit semiconductor chip 212 are formed at the edges of the unit semiconductor chips 212. . In order to form the through electrode 211, a via hole penetrating the upper and lower surfaces of each unit semiconductor chip 212 is formed at an edge of each unit semiconductor chip 212 having a second thickness. Via holes are formed through etching, drilling and laser drilling.

비아홀이 형성된 후, 비아홀에 의하여 형성된 단위 반도체 칩(212)의 내측면에는 절연막(미도시)이 형성되고, 반도체 칩(212)의 비아홀 내에는 도금 공정 등을 통해 관통 전극(211)들이 형성된다.After the via hole is formed, an insulating film (not shown) is formed on the inner surface of the unit semiconductor chip 212 formed by the via hole, and the through electrodes 211 are formed in the via hole of the semiconductor chip 212 through a plating process or the like. .

본 실시예에서, 관통 전극(211)은 예비 섹션 웨이퍼(214)에 형성되지 않고 예비 섹션 웨이퍼(214)를 연마하여 제조된 섹션 웨이퍼(216)에 형성되는데, 이와 같이 관통 전극(211)을 섹션 웨이퍼(216)에 형성할 경우, 관통 전극(211)을 형성하는데 필요한 시간을 크게 단축 시킬 수 있을 뿐만 아니라 관통 전극(211)을 형성하는 도중 관통 전극(211)의 형성 불량도 방지할 수 있다.In the present embodiment, the through electrode 211 is not formed in the preliminary section wafer 214, but is formed in the section wafer 216 manufactured by polishing the preliminary section wafer 214, whereby the through electrode 211 is sectioned. When the wafer 216 is formed on the wafer 216, the time required to form the through electrode 211 can be greatly shortened, and formation failure of the through electrode 211 can be prevented during the formation of the through electrode 211.

도 15를 참조하면, 예비 섹션 웨이퍼(214)에 비하여 두께가 감소 된 섹션 웨 이퍼(216)는 적어도 2 개가 상호 적층 된다. 적층 된 섹션 웨이퍼(216)들에 포함된 각 단위 반도체 칩(212)들의 관통 전극(211)들은 상호 전기적으로 연결되어 복수개의 적층 반도체 패키지(218)들이 제조된다.Referring to FIG. 15, at least two section wafers 216 having a reduced thickness compared to the preliminary section wafer 214 are stacked on each other. The through electrodes 211 of each unit semiconductor chip 212 included in the stacked section wafers 216 are electrically connected to each other to manufacture a plurality of stacked semiconductor packages 218.

이때, 섹션 웨이퍼(216)는 얇은 두께를 가질 뿐만 아니라 휨이 억제되었기 때문에 적어도 2 개의 섹션 웨이퍼(216)를 적층 하더라도 적층 반도체 패키지(218)의 불량 발생을 크게 감소 시킬 수 있다.At this time, since the section wafer 216 has a thin thickness and curvature is suppressed, even when at least two section wafers 216 are stacked, failure of the laminated semiconductor package 218 may be greatly reduced.

이후, 적어도 2 개의 섹션 웨이퍼(216)들에 포함된 복수개의 적층 반도체 패키지(218)들은, 예를 들어, 쏘잉 공정을 통해 개별화되어 개별화된 적층 반도체 패키지(218)가 제조된다.Thereafter, the plurality of stacked semiconductor packages 218 included in the at least two section wafers 216 are individualized through, for example, a sawing process to produce the individualized stacked semiconductor packages 218.

이하, 도 1 내지 도 5를 통해 설명된 연마 웨이퍼의 제조 방법에 따른 적층 반도체 패키지의 제조 방법의 일실시예를 도 16 내지 도 18을 통해 설명하기로 한다.Hereinafter, an embodiment of the manufacturing method of the multilayer semiconductor package according to the manufacturing method of the polishing wafer described with reference to FIGS. 1 to 5 will be described with reference to FIGS. 16 to 18.

적층 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정에 의하여 웨이퍼(310)가 제조된다. 웨이퍼(310)는, 예를 들어, 제1 두께(T1)를 갖고, 웨이퍼(310)에는 복수개의 제1 반도체 칩(312)들이 배치된다. 제1 반도체 칩(312)들은 웨이퍼(310)에 매트릭스 형태로 배치된다.In order to manufacture a laminated semiconductor package, a wafer 310 is first manufactured by a semiconductor device manufacturing process. For example, the wafer 310 has a first thickness T1, and a plurality of first semiconductor chips 312 are disposed on the wafer 310. The first semiconductor chips 312 are disposed in a matrix form on the wafer 310.

각 제1 반도체 칩(312)들의 에지에는 각 제1 반도체 칩(312)의 상면 및 하면을 관통하는 복수개의 관통 전극(311)들이 형성된다. 관통 전극(311)을 형성하기 위하여 제1 두께를 갖는 각 제1 반도체 칩(312)의 에지에는 각 제1 반도체 칩(312)의 상면 및 하면을 관통하는 비아홀이 형성된다. 비아홀은 식각 공정, 드릴링 공 정, 레이저 드릴링 공정 등을 통해 형성된다.A plurality of through electrodes 311 penetrating the upper and lower surfaces of each of the first semiconductor chips 312 are formed at the edges of the first semiconductor chips 312. In order to form the through electrode 311, via holes penetrating the upper and lower surfaces of the first semiconductor chip 312 are formed at the edges of the first semiconductor chips 312 having the first thickness. Via holes are formed through etching, drilling and laser drilling.

비아홀이 형성된 후, 비아홀에 의하여 형성된 제1 반도체 칩(312)의 내측면에는 절연막(미도시)이 형성되고, 제1 반도체 칩(312)의 비아홀 내에는 도금 공정 등을 통해 관통 전극(311)들이 형성된다.After the via hole is formed, an insulating film (not shown) is formed on the inner surface of the first semiconductor chip 312 formed by the via hole, and the through electrode 311 is formed in the via hole of the first semiconductor chip 312 through a plating process or the like. Are formed.

도 16을 다시 참조하면, 관통 전극(311)들을 갖는 복수개의 제1 반도체 칩(312)들을 포함하는 웨이퍼(310)는 1차적으로 절단되어, 복수개의 제1 반도체 칩(312)들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼(314)들이 제조된다.Referring back to FIG. 16, a wafer 310 including a plurality of first semiconductor chips 312 having through electrodes 311 may be primarily cut to include at least a plurality of first semiconductor chips 312. Two preliminary section wafers 314 are fabricated.

본 실시예에서, 예비 섹션 웨이퍼(314)는 적어도 2 개의 제1 반도체 칩(312)들을 포함하며, 예비 섹션 웨이퍼(314)에 포함된 제1 반도체 칩(312)들의 개수는 웨이퍼(310)에 포함된 제1 반도체 칩(312)들의 개수보다 작은 개수를 갖는다.In the present embodiment, the preliminary section wafer 314 includes at least two first semiconductor chips 312, and the number of the first semiconductor chips 312 included in the preliminary section wafer 314 is transferred to the wafer 310. It has a smaller number than the number of the first semiconductor chips 312 included.

본 실시예에서, 매트릭스 형태로 배치된 예비 섹션 웨이퍼(314)는, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 예를 들어, 예비 섹션 웨이퍼(314)는 도 16에 도시된 바와 같이 2×2 행렬 형태로 절단될 수 있다. 이와 다르게 예비 섹션 웨이퍼(314)는 m×n(단, m, n은 자연수) 형태로 절단될 수 있다.In the present embodiment, the preliminary section wafers 314 arranged in the form of a matrix may have a rectangular shape when viewed in plan view. For example, the preliminary section wafer 314 may be cut in the form of a 2 × 2 matrix as shown in FIG. 16. Alternatively, the preliminary section wafer 314 may be cut in the form of m × n (where m and n are natural numbers).

도 17을 참조하면, 웨이퍼(310)로부터 절단된 각 예비 섹션 웨이퍼(314)는 연마 공정 또는 식각 공정에 의하여 제1 두께(T1)보다 얇은 제2 두께(T2)로 가공된다. 본 실시예에서, 예비 섹션 웨이퍼(314)는 화학적 기계적 연마 공정 또는 에치 백 식각 공정에 의하여 제1 두께보다 얇은 제2 두께로 가공된다.Referring to FIG. 17, each preliminary section wafer 314 cut from the wafer 310 is processed to a second thickness T2 thinner than the first thickness T1 by a polishing process or an etching process. In the present embodiment, the preliminary section wafer 314 is processed to a second thickness thinner than the first thickness by a chemical mechanical polishing process or an etch back etching process.

예비 섹션 웨이퍼(314)의 후면을 연마 공정에 의하여 연마하여 제조된 섹션 웨이퍼(316)는 얇은 두께를 가질 뿐만 아니라 휨을 크게 억제할 수 있다.The section wafer 316 manufactured by polishing the back surface of the preliminary section wafer 314 by a polishing process may not only have a thin thickness but also greatly suppress the warpage.

도 18을 참조하면, 복수개의 제1 반도체 칩(312)을 포함하는 섹션 웨이퍼(316) 상에는 이미 연마 공정 및 개별화 공정이 수행된 제2 반도체 칩(330)이 배치된다. 제2 반도체 칩(330)은 제1 반도체 칩(312)의 관통 전극(311)과 전기적으로 연결되는 관통 전극(331)을 포함한다.Referring to FIG. 18, a second semiconductor chip 330 is already disposed on a section wafer 316 including a plurality of first semiconductor chips 312. The second semiconductor chip 330 includes a through electrode 331 electrically connected to the through electrode 311 of the first semiconductor chip 312.

본 실시예에서, 제2 반도체 칩(330)은 제1 반도체 칩(330)과 동종 반도체 칩일 수 있다. 이와 다르게, 제2 반도체 칩(330)은 제1 반도체 칩(330)과 다른 이종 반도체 칩일 수 있다.In the present embodiment, the second semiconductor chip 330 may be the same kind of semiconductor chip as the first semiconductor chip 330. Alternatively, the second semiconductor chip 330 may be a heterogeneous semiconductor chip different from the first semiconductor chip 330.

이어서, 제2 반도체 칩(330)이 적층 된 섹션 웨이퍼(314)의 제1 반도체 칩(312)들은 섹션 웨이퍼(314)으로부터 개별화되어 적층 반도체 패키지(340)가 제조 된다.Subsequently, the first semiconductor chips 312 of the section wafer 314 on which the second semiconductor chips 330 are stacked are separated from the section wafer 314 to manufacture the stacked semiconductor package 340.

이상에서 상세하게 설명한 바에 의하면, 적층 반도체 패키지를 제조하기 위해 웨이퍼로부터 복수개의 단위 반도체 칩들을 포함하는 적어도 2 개의 예비 섹션 웨이퍼를 마련하고, 예비 섹션 웨이퍼의 후면을 연마하여 복수개의 단위 반도체 칩들을 포함하는 섹션 웨이퍼를 제조 및 섹션 웨이퍼를 적층하여 적층 반도체 패키지를 제조함으로써 웨이퍼의 연마 도중 발생 되는 휨을 방지하여 적층 반도체 패키지의 제조 불량을 방지할 수 있다.As described in detail above, at least two preliminary section wafers including a plurality of unit semiconductor chips are prepared from a wafer to manufacture a multilayer semiconductor package, and the rear surface of the preliminary section wafer is polished to include a plurality of unit semiconductor chips. By fabricating the section wafer and laminating the section wafer to manufacture the laminated semiconductor package, warpage generated during polishing of the wafer may be prevented, thereby preventing manufacturing defects of the laminated semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1 내지 도 5들은 본 발명의 일실시예에 의한 연마 웨이퍼의 제조 방법을 도시한 평면도들 및 단면도들이다.1 to 5 are plan views and cross-sectional views illustrating a method of manufacturing an abrasive wafer according to an embodiment of the present invention.

도 6 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.6 to 9 are plan views and cross-sectional views illustrating a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

도 10 내지 도 15들은 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.10 to 15 are plan views and cross-sectional views illustrating a method of manufacturing a multilayer semiconductor package according to another embodiment of the present invention.

도 16 내지 도 18들은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.16 to 18 are plan views and cross-sectional views illustrating a method of manufacturing a multilayer semiconductor package according to still another embodiment of the present invention.

Claims (10)

삭제delete 삭제delete 삭제delete 반도체 칩들이 형성된 웨이퍼를 절단하여, 복수개의 반도체 칩들을 포함하는 예비 섹션 웨이퍼들을 제조하는 단계;Cutting the wafer on which the semiconductor chips are formed to produce preliminary section wafers including a plurality of semiconductor chips; 상기 각 예비 섹션 웨이퍼들의 후면을 연마하여 섹션 웨이퍼를 제조하는 단계; 및Manufacturing a section wafer by polishing a back surface of each of the preliminary section wafers; And 상기 섹션 웨이퍼들을 적층 및 상/하 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지를 제조하는 단계를 포함하며,Manufacturing the laminated semiconductor package by electrically connecting the section wafers and electrically connecting upper and lower semiconductor chips, 상기 예비 섹션 웨이퍼들을 제조하는 단계 이전에 상기 각 반도체 칩에 관통 전극을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.Forming through electrodes on each semiconductor chip prior to fabricating the preliminary section wafers. 삭제delete 반도체 칩들이 형성된 웨이퍼를 절단하여, 복수개의 반도체 칩들을 포함하는 예비 섹션 웨이퍼들을 제조하는 단계;Cutting the wafer on which the semiconductor chips are formed to produce preliminary section wafers including a plurality of semiconductor chips; 상기 각 예비 섹션 웨이퍼들의 후면을 연마하여 섹션 웨이퍼를 제조하는 단계; 및Manufacturing a section wafer by polishing a back surface of each of the preliminary section wafers; And 상기 섹션 웨이퍼들을 적층 및 상/하 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지를 제조하는 단계를 포함하며,Manufacturing the laminated semiconductor package by electrically connecting the section wafers and electrically connecting upper and lower semiconductor chips, 상기 예비 섹션 웨이퍼의 후면을 연마하는 단계 이후, 상기 섹션 웨이퍼의 각 반도체 칩에 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.After forming the back surface of the preliminary section wafer, forming a through electrode on each semiconductor chip of the section wafer. 제4항에 있어서,The method of claim 4, wherein 상기 적층 반도체 패키지들을 제조하는 단계 이후, 상기 적층 반도체 패키지들에 포함된 단위 적층 반도체 패키지를 개별화하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.After fabricating the multilayer semiconductor packages, individualizing the unit multilayer semiconductor packages included in the multilayer semiconductor packages. 제1 반도체 칩들이 형성된 웨이퍼를 절단하여, 복수개가 일체로 형성된 상기 제1 반도체 칩들을 포함하는 예비 섹션 웨이퍼들을 제조하는 단계;Cutting the wafer on which the first semiconductor chips are formed, to fabricate preliminary section wafers including the plurality of first semiconductor chips integrally formed; 상기 각 예비 섹션 웨이퍼들의 후면을 연마하여 섹션 웨이퍼를 제조하는 단계;Manufacturing a section wafer by polishing a back surface of each of the preliminary section wafers; 제2 반도체 칩을 상기 섹션 웨이퍼의 상기 각 제1 반도체 칩 상에 적층 하여 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 단계; 및Stacking a second semiconductor chip on each of the first semiconductor chips of the section wafer to electrically connect the first and second semiconductor chips; And 상기 섹션 웨이퍼들로부터 상기 제1 반도체 칩을 개별화하는 단계를 포함하는 반도체 패키지의 제조 방법.Singulating the first semiconductor chip from the section wafers. 제8항에 있어서,The method of claim 8, 상기 제1 및 제2 반도체 칩들은 동종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.And the first and second semiconductor chips are homogeneous semiconductor chips. 제8항에 있어서,The method of claim 8, 상기 제1 및 제2 반도체 칩들은 이종 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.And the first and second semiconductor chips are heterogeneous semiconductor chips.
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