KR20130078948A - 3d stack package of semi-conductor chip and manufacturing method thereof - Google Patents

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Abstract

PURPOSE: A 3D stack package of a semiconductor chip and a manufacturing method thereof are provided to facilitate the assembly of packages by laminating a semiconductor chip of less than 35 μm. CONSTITUTION: An etch stop layer (120) is formed on the upper part of a wafer. A semiconductor chip (130) is bonded to the upper part of the etch stop layer at regular intervals. After an insulating material is filled between the semiconductor chips, a thin film process is performed on the bonded semiconductor chips. A different semiconductor chip (160) is laminated on the semiconductor chip. A dicing process is performed on the insulating material and the etch stop layer.

Description

반도체 칩의 3Ｄ 적층 패키지 및 그 제조방법{3D STACK PACKAGE OF SEMI-CONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF}3D stacked package of semiconductor chip and manufacturing method thereof 3D STACK PACKAGE OF SEMI-CONDUCTOR CHIP AND MANUFACTURING METHOD THEREOF

본 발명은 TSV를 사용하는 반도체 칩을 3차원 적층하는 반도체 칩의 3D 적층 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a 3D stacked package of a semiconductor chip for three-dimensional stacking of a semiconductor chip using TSV and a method of manufacturing the same.

현재, 최첨단 나노기술을 이용하는 반도체 분야에서는 소자의 미세화에 대한 한계로부터, strained Silicon, SiGe와 같은 반도체 재료들의 연구 개발, 소자크기의 감소등을 통한 2차원 방향으로의 트랜지스터 특성의 향상과 집적도를 높이려는 노력들이 있으나, 많은 비용이 들고, 특성을 검증하는 데 많은 시간이 소요될 뿐만 아니라 대량생산으로 가기까지에는 많은 투자가 필요로 하는 등의 어려움이 있다. 따라서, 3차원 접속 기술을 통해 칩의 집적도를 높이기 위한 연구가 진행되고 있으며, 현재 MCM(multi-chip-module)과 적층패키지 등은 휴대용 전자제품과 고성능제품 등에 적용되고 있다. At present, in the semiconductor field using the advanced nanotechnology, the transistor characteristics in the two-dimensional direction are improved and the integration degree is increased through the research and development of semiconductor materials such as strained silicon and SiGe, and the device size reduction from the limitation of device miniaturization. Although there are efforts to improve the quality of the product, it can be expensive, time-consuming to verify the characteristics, and a large investment required to go to mass production. Therefore, research is being conducted to increase chip density through 3D connection technology. Currently, MCM (multi-chip module) and stacked packages are applied to portable electronic products and high performance products.

이러한 3차원 접속 기술은 아직까지 고속, 고용량, 제조 공정, 및 저가격 등의 요구를 충족시키는데 한계점이 있다. 또한 소자의 집적도를 높이는 요구와 함께 다양한 디바이스들, 메모리, LIS 로직, RF, MEMS 또는 Sensor, 그리고 optical device등과 서로 다른 특성과 기능의 칩들을 하나의 마이크로시스템으로 제조하는 기술들도 요구되고 있으며, SoC(System on chip), SiP(System in Package)와 함께 3차원으로 칩 또는 웨이퍼를 적층하는 방법들도 기술적인 연구개발이 활발하게 진행되고 있다.Such three-dimensional connection technology still has limitations in meeting the needs of high speed, high capacity, manufacturing process, and low cost. In addition, with the demand for increasing the integration of devices, technologies for manufacturing chips with different characteristics and functions from a variety of devices, memories, LIS logic, RF, MEMS or sensors, and optical devices are required. In addition, methods for stacking chips or wafers in three dimensions together with system on chip (SoC) and system in package (SiP) have been actively developed.

3차원으로 칩 또는 웨이퍼를 적층하는 방법에 있어서, 관통 실리콘 비아(TSV)를 사용할 경우, 배선 거리를 크게 단축시킬 수 있기 때문에 소자의 고속화, 저소비전력화, 소형화 등의 측면에서 매우 큰 장점을 가진다. 또한, 매우 미세한 금속배선과 또한 다수의 금속 및 유전체 층을 형성할 수 있고, 기존의 반도체 공정장비를 그대로 사용할 수 있을 뿐만 아니라, 실리콘 자체의 열전도도 특성이 매우 우수하므로 이를 이용하여 마이크로 시스템의 열적인 특성도 향상시킬 수 있는 장점이 있어, TSV를 이용한 3차원 LSI 시장은 앞으로도 크게 확대될 전망이다. In the method of stacking chips or wafers in three dimensions, when the through silicon via (TSV) is used, the wiring distance can be greatly shortened, which is very advantageous in terms of high speed, low power consumption, and miniaturization. In addition, it is possible to form a very fine metal wiring, and also a plurality of metal and dielectric layers, and to use the existing semiconductor processing equipment as it is, as well as the excellent thermal conductivity of the silicon itself, it is used to heat the microsystem In addition, the 3D LSI market using TSV is expected to expand significantly in the future.

그러나, TSV를 이용하여 3차원으로 반도체 칩 또는 웨이퍼를 적층하는데 있어 TSV를 통한 전기적 연결을 위해 반도체 칩 또는 웨이퍼를 박막화하게 되는데 공정에 따라 박막화된 반도체 칩 또는 웨이퍼의 손상이 일어나기도 한다.However, in stacking semiconductor chips or wafers in three dimensions by using TSVs, the semiconductor chips or wafers are thinned for electrical connection through TSVs, and the thinned semiconductor chips or wafers may be damaged depending on the process.

또한, 박막화된 반도체 칩을 적층하기에는 반도체의 핸들링에 어려움이 발생된다.
In addition, there is a difficulty in handling a semiconductor to stack a thinned semiconductor chip.

본 발명이 해결하고자 하는 기술적 과제는 TSV용 반도체 칩을 적층하여 형성하는 반도체 칩의 3D 적층 패키지 및 그 제조방법을 제공하는 것이다. The technical problem to be solved by the present invention is to provide a 3D stacked package of a semiconductor chip formed by stacking a semiconductor chip for TSV and a method of manufacturing the same.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not intended to limit the invention to the particular embodiments that are described. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, There will be.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 칩의 3D 적층 패키지 제조방법은 캐리어웨이퍼 상단에 에치스탑층(etch-stop layer)을 형성하는 제1 단계; 상기 에치스탑층 상단에 복수개의 반도체 칩들을 일정 간격으로 본딩하는 제2 단계; 상기 반도체 칩과 반도체 칩 사이에 절연물을 충진시킨 후, 본딩된 반도체 칩들을 박막화하는 제3 단계; 상기 반도체 칩 상에 다른 반도체 칩을 적층하는 제 4 단계; 상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 상기 절연물과 상기 에치스탑층을 다이싱하는 제5 단계; 및 상기에서 다이싱된 캐리어웨이퍼의 후면을 그라인딩 및 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정 중 어느 하나 이상으로 에치스탑층까지 연마하여 반도체 칩 3D 적층 패키지를 형성하는 제6 단계;를 포함할 수 있다. According to an aspect of the present invention, there is provided a method of manufacturing a 3D stacked package of a semiconductor chip, the method including: forming a etch-stop layer on an upper surface of a carrier wafer; Bonding a plurality of semiconductor chips on top of the etch stop layer at predetermined intervals; A third step of thinning the bonded semiconductor chips after filling an insulator between the semiconductor chip and the semiconductor chip; Stacking another semiconductor chip on the semiconductor chip; Dicing the insulator and the etch stop layer to separate the semiconductor chips stacked at the predetermined intervals into individual semiconductor chip packages; And a sixth step of forming the semiconductor chip 3D stack package by polishing the back surface of the diced carrier wafer to the etch stop layer by at least one of grinding and chemical mechanical polishing (CMP) processes. Can be.

구체적으로, 상기 제3 단계 및 제4 단계를 일정횟수 반복하는 단계를 더 포함할 수 있다. Specifically, the method may further include repeating the third and fourth steps a predetermined number of times.

또한, 상기 제5 단계는 상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 절연물, 에치스탑층 및 일부의 캐리어웨이퍼까지를 다이싱할 수 있다. In addition, the fifth step may dicing the insulator, the etch stop layer, and even a part of the carrier wafer to separate the semiconductor chips stacked at the predetermined intervals into individual semiconductor chip packages.

또한, 상기 제4 단계의 반도체 적층 공정은, 접착제 본딩, Si본딩, Si Oxide 본딩, Metal을 이용한 Diffusion 본딩, 및 Eutectic 본딩 중 선택된 어느 하나에 의해 이루어질 수 있다. In addition, the fourth semiconductor stacking process may be performed by any one selected from adhesive bonding, Si bonding, Si oxide bonding, Diffusion bonding using Metal, and Eutectic bonding.

또한, 상기 반도체 칩 및 다른 반도체 칩들에 TSV(Through silicon via)를 형성하는 단계를 더 포함할 수 있다. The method may further include forming a through silicon via (TSV) on the semiconductor chip and other semiconductor chips.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩의 3D 패키지 제조방법에 의해 제조된 반도체 칩의 3D 적층 패키지일 수 있다. It may be a 3D stacked package of a semiconductor chip manufactured by the 3D package manufacturing method of a semiconductor chip according to the present invention for achieving the above object.

상기의 목적을 달성하기 위한 또 다른 본 발명에 따른 반도체 칩의 3D 적층 패키지 제조방법은 복수개의 반도체 칩을 수소가 주입된 캐리어웨이퍼 상에 일정 간격으로 본딩하는 제1 단계; 상기 반도체 칩과 반도체 칩 사이에 절연물을 충진시킨 후, 본딩된 반도체 칩들을 박막화하는 제2 단계; 상기 반도체 칩 상에 다른 반도체 칩을 적층하는 제 3단계; 상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기 위해 상기 캐리어웨이퍼의 일부 또는 전부와 상기 절연물을 다이싱하는 제4 단계; 및 상기 캐리어웨이퍼 내에 주입된 수소를 응집시켜 기공을 형성하고, 형성된 기공을 이용하여 웨이퍼를 분리하는 스마트 컷 공정을 통하여 캐리어웨이퍼의 일부 또는 전부를 제거하여 반도체 칩 3D 패키지를 형성하는 제5 단계;를 포함할 수 있다. Another method of manufacturing a 3D stacked package of a semiconductor chip according to the present invention for achieving the above object is a first step of bonding a plurality of semiconductor chips on a carrier wafer injected with hydrogen at a predetermined interval; Filling the insulator between the semiconductor chip and the semiconductor chip, and then thinning the bonded semiconductor chips; Stacking another semiconductor chip on the semiconductor chip; Dicing a part or all of the carrier wafer and the insulator to separate the semiconductor chips stacked at the predetermined intervals into individual semiconductor chip packages; And a fifth step of forming a semiconductor chip 3D package by aggregating hydrogen injected into the carrier wafer to form pores, and removing part or all of the carrier wafer through a smart cut process of separating wafers using the formed pores. It may include.

구체적으로, 상기 제3 단계 및 제4 단계를 일정횟수 반복하는 단계를 더 포함할 수 있다. Specifically, the method may further include repeating the third and fourth steps a predetermined number of times.

또한, 상기 반도체 칩 및 다른 반도체 칩들에 TSV를 형성하는 단계를 더 포함할 수 있다. The method may further include forming a TSV on the semiconductor chip and other semiconductor chips.

상기 목적을 달성하기 위한 또 다른 본 발명에 따른 반도체 칩의 3D 패키지 제조방법에 의해 제조된 반도체 칩의 3D 적층 패키지일 수 있다.
Another object of the present invention may be a 3D stacked package of a semiconductor chip manufactured by a method of manufacturing a 3D package of a semiconductor chip according to the present invention.

이러한 본 발명의 특징에 따르면, 본 발명은 반도체 칩 연마 시 발생할 수 있는 에지면의 손실을 방지하는 효과가 있다.According to this aspect of the invention, the present invention has the effect of preventing the loss of the edge that may occur when polishing the semiconductor chip.

또한, 본 발명은 35㎛이하의 반도체 칩을 적층하여 패키지화하는데 용이하다는 효과가 있다.
In addition, the present invention has the effect that it is easy to stack and package a semiconductor chip of 35㎛ or less.

도 1은 본 발명의 제1 실시 예에 따른 반도체 칩의 3D 적층 패키지 제조방법을 나타낸 공정도이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 칩의 3D 적층 패키지 제조방법을 나타낸 공정도이다.1 is a process diagram illustrating a method of manufacturing a 3D stacked package of a semiconductor chip according to a first embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a 3D stacked package of a semiconductor chip according to a second exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다. 도면들 중 동일한 구성요소들은 가능한 어느 곳에서든지 동일한 부호로 표시한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like elements in the figures are denoted by the same reference numerals wherever possible. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

도 1은 본 발명의 제1 실시 예에 따른 반도체 칩 3D 적층 패키지 제조방법을 나타낸 공정도로써, 먼저, 캐리어웨이퍼(110) 상단에 에치스탑층(etch-stop layer,120)을 형성하고, 에치스탑층(120) 상단에 복수개의 반도체 칩(120)을 일정 간격으로 본딩한다(S11). 이때, 복수개의 반도체 칩(120)은 수평방향으로 일정간격 이격되어 본딩됨이 바람직하다. 1 is a process diagram illustrating a method of manufacturing a semiconductor chip 3D stacked package according to a first embodiment of the present invention. First, an etch-stop layer 120 is formed on an upper surface of a carrier wafer 110, and an etch stop is formed. The plurality of semiconductor chips 120 are bonded on the layer 120 at predetermined intervals (S11). In this case, the plurality of semiconductor chips 120 may be bonded at a predetermined interval in the horizontal direction.

또한, 캐리어웨이퍼(110)는 글래스(Glass) 또는 실리콘(Silicon)으로 형성된 웨이퍼를 채택함이 바람직하다.In addition, the carrier wafer 110 preferably adopts a wafer formed of glass or silicon.

또한, 에치스탑층(120)은 캐리어웨이퍼(110)와 선택적으로 에칭이 가능하다. 또한, 에치스탑층(120)은 옥사이드, 나이트라이드, 금속 및 유기물 중 어느 하나이상일 수 있으며, 이는 이후 연마 공정시 캐리어웨이퍼(110)만 에치(etch)되고 에치스탑층(120)에서 에치가 멈추어 반도체 소자의 손상을 막는 효과가 있다. In addition, the etch stop layer 120 may be selectively etched with the carrier wafer 110. In addition, the etch stop layer 120 may be any one of oxides, nitrides, metals, and organic materials, which are etched only after the carrier wafer 110 is etched in the polishing process, and etch stops at the etch stop layer 120. There is an effect of preventing damage to the semiconductor device.

이어서, 반도체 칩(130)과 반도체 칩(130) 사이의 갭(Gap)에 절연물(140)을 충진시킨 후(S12), 반도체 칩(130)을 박막화하여 박막화된 반도체 칩(131)을 형성한다(S13). 이때, 박막화된 반도체 칩(121)의 두께는 약 35㎛이하임이 바람직하다.Subsequently, after filling the insulator 140 in the gap Gap between the semiconductor chip 130 and the semiconductor chip 130 (S12), the semiconductor chip 130 is thinned to form a thinned semiconductor chip 131. (S13). At this time, the thickness of the thinned semiconductor chip 121 is preferably about 35㎛ or less.

본 발명의 실시 예에서 박막화된 반도체 칩(131)은 CMP공정으로 박막되나, 박막 공정을 CMP 공정으로 한정하지 아니한다. In the embodiment of the present invention, the thinned semiconductor chip 131 is thinned by the CMP process, but the thin film process is not limited to the CMP process.

또한, 절연물(140)은 반도체 칩(130)을 연마할 때 반도체 칩(130)과 연마속도를 비슷하게 유지하기 위해 반도체 칩(130)과 기계적 강도가 비슷하고 열기계적 화학적 특성이 좋은 에폭시(epoxy), 벤조사이클로부텐(BCB; BenzoCycloButene), 및 폴리미드(PI; Polylmide) 중 어느 하나 기반으로 형성함이 바람직하다. 여기서 반도체 칩(130)과 절연물(140)의 물성이 비슷함으로써, 반도체 칩(130)의 에지(edge)에 손실이 방지하는 효과가 있다.In addition, the insulator 140 has a similar mechanical strength and thermomechanical chemical properties to the semiconductor chip 130 to maintain the polishing rate similar to that of the semiconductor chip 130 when polishing the semiconductor chip 130. , Benzocyclobutene (BCB; BenzoCycloButene), and polyamide (PI; Polylmide) is preferably formed based on any one. Here, since the physical properties of the semiconductor chip 130 and the insulator 140 are similar, the loss of the edge of the semiconductor chip 130 is prevented.

이어서, 박막화된 반도체 칩(131) 상에 다른 반도체 칩(160)을 적층하고(S14), 적층된 양 다른 반도체 칩(160) 사이에 절연물(140)로 충진시킨 후(S15), 다른 반도체 칩(150)을 박막화한다(S16). 이때, 추가적으로 다른 반도체 칩(150)들을 적층하기위해(S14) 내지 (S16) 단계의 공정을 반복하여 실행한다(S17). 또한, 반복되는 횟수는 한정하지 아니하며 사용용도 및 반도체 패키지의 두께에 따라 조절될 수 있음이 바람직하다. Subsequently, another semiconductor chip 160 is stacked on the thinned semiconductor chip 131 (S14), and the other semiconductor chip 160 is filled with the insulator 140 between the stacked other semiconductor chips 160 (S15). 150 is thinned (S16). At this time, in order to additionally stack the other semiconductor chips 150 (S14) to (S16) it is repeatedly performed (S17). In addition, the number of repetitions is not limited and may be adjusted according to the use and the thickness of the semiconductor package.

또한, 박막화된 반도체 칩(131) 상에 다른 반도체 칩(160)은 접착제 본딩, Si 본딩, Si Oxide 본딩, Metal을 이용한 Diffusion 본딩, Eutectic 본딩 중 어느 하나 이상으로 채택하여 적층되며 적층 시 각 공정에 따른 절연층(150)이 형성된다.In addition, the other semiconductor chip 160 on the thinned semiconductor chip 131 is laminated by adopting one or more of adhesive bonding, Si bonding, Si oxide bonding, Diffusion bonding using metal, and Eutectic bonding. The insulating layer 150 is formed.

또한, 다른 반도체 칩(150)을 적층한 후, 충진되는 절연물(130)은 (S12)단계에서 충진된 절연물(140)과 동일한 물질임이 바람직하다. In addition, after stacking the other semiconductor chip 150, the insulator 130 to be filled is preferably the same material as the insulator 140 is filled in step (S12).

여기서, 박막화된 반도체 칩(131) 및 다른 반도체 칩(160)들에 TSV(Through silicon via)를 형성하거나, 적층되기 전에 전처리로 TSV가 형성된 반도체 칩(130) 및 다른 반도체 칩(160)들을 적층하기도 한다.Here, a TSV (Through Silicon Via) is formed in the thinned semiconductor chip 131 and the other semiconductor chips 160, or the semiconductor chip 130 and the other semiconductor chips 160 having the TSV formed by pretreatment are stacked before being stacked. Sometimes.

이어서, 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 상기 절연물(140)과 상기 에치스탑층(120)을 다이싱하거나, 절연물(140), 에치스탑층(120) 및 일부의 캐리어웨이퍼(110)를 다이싱한다(S18). 이때, 본 발명의 실시 예에서 캐리어웨이퍼(110)의 완전히 다이싱하지 않고 일정 깊이를 다이싱하여 반도체 칩 패키지를 핸들링이 용이하나, 이를 한정하지 아니하고 사용자의 편의에 따라 완전한 다이싱을 채택할 수 있음이 바람직하다.Subsequently, the insulator 140 and the etch stop layer 120 may be diced to separate the semiconductor chips stacked at a predetermined interval into individual semiconductor chip packages, The carrier wafer 110 is diced (S18). At this time, in the embodiment of the present invention, the semiconductor chip package can be easily handled by dicing a predetermined depth without dicing the carrier wafer 110 completely, but not limited thereto, and a complete dicing can be adopted according to the user's convenience. It is desirable to have.

또한, 절연물(140)부터 에치스탑층(120)을 다이싱하는 적층된 반도체 칩의 수직방향으로 절연물을 가로질러 에치스탑층(120)까지 컷팅(cutting)되는 것을 의미한다. In addition, it means that the cut to the etch stop layer 120 across the insulator in the vertical direction of the stacked semiconductor chip dicing the etch stop layer 120 from the insulator 140.

마지막으로 일정 깊이까지 다이싱된 상기 캐리어웨이퍼(110)의 후면을 그라인딩 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 중 어느 하나 이상으로 에치스탑층까지 연마하여 반도체 칩 3D 패키지(100)를 형성한다(S19).Finally, the back surface of the carrier wafer 110 diced to a certain depth is polished to an etch stop layer by one or more of grinding or chemical mechanical polishing (CMP) processes to form the semiconductor chip 3D package 100. (S19).

여기서, 캐리어웨이퍼와 가장 멀리 떨어진 최상단에 구비된 반도체 칩은 반도체 칩 3D 패키지가 실장되는 기판과 와이어 본딩(미도시)으로 도통될 수 있음이 바람직하다.Here, it is preferable that the semiconductor chip provided on the uppermost side farthest from the carrier wafer can be electrically connected to a substrate on which the semiconductor chip 3D package is mounted and by wire bonding (not shown).

이하에서는 제2 실시 예에 따른 반도체 칩 3D 적층 패키지 제조방법을 설명하도록한다. Hereinafter, a method of manufacturing a semiconductor chip 3D stacked package according to a second embodiment will be described.

도 2에 도시한바와 같이, 먼저, 복수개의 반도체 칩(220)을 수소가 주입되어 수소층(211)이 형성된 캐리어웨이퍼(210) 상에 일정 간격으로 본딩한다(S21). As shown in FIG. 2, first, a plurality of semiconductor chips 220 are injected at a predetermined interval on a carrier wafer 210 on which a hydrogen layer 211 is formed by hydrogen injection (S21).

이때, 수소층(211)을 형성한 캐리어웨이퍼(210)를 SOI(silicon on insulator) 웨이퍼라고하며, SOI 웨이퍼를 제작하기 위해서는 열에 의해 Si기판을 일정한 두꼐로 산화시키는 열산화 공정, 일정한 두께의 Si 박막을 분리하기 위해 양성자를 열산화막 두께보다 깊이 주입하는 수소주입공정으로 이루어진다. At this time, the carrier wafer 210 on which the hydrogen layer 211 is formed is called a silicon on insulator (SOI) wafer. In order to manufacture the SOI wafer, a thermal oxidation process for oxidizing the Si substrate to a constant thickness by heat and Si having a predetermined thickness In order to separate the thin film, a hydrogen injection process injecting protons deeper than the thermal oxide thickness is performed.

이어서, 반도체 칩(220)과 반도체 칩(220) 사이의 갭(Gap)에 절연물(230)을 충진시킨 후(S22), 반도체 칩(220)을 박막화하여 박막화된 반도체 칩(221)을 형성한다(S23). 이때, 박막화된 반도체 칩(221)의 두께는 약 35㎛이하이다. Subsequently, after filling the insulator 230 in the gap Gap between the semiconductor chip 220 and the semiconductor chip 220 (S22), the semiconductor chip 220 is thinned to form a thinned semiconductor chip 221. (S23). At this time, the thickness of the thinned semiconductor chip 221 is about 35 μm or less.

또한, 절연물(230)은 반도체 칩(220)을 연마할 때 반도체 칩(220)과 연마속도를 비슷하게 유지하기 위해 반도체 칩과 기계적 강도가 비슷하고 열기계적 화학적 특성이 좋은 에폭시(epoxy), 벤조사이클로부텐(BCB; BenzoCycloButene), 및 폴리미드(PI; Polylmide) 중 어느 하나 기반으로 형성함이 바람직하다. 여기서 반도체 칩(220)과 절연물(230)의 물성이 비슷함으로써, 반도체 칩(220)의 에지에 손실이 방지하는 효과가 있다.In addition, the insulating material 230 is epoxy and benzocyclo having similar mechanical strength and thermomechanical chemical properties to the semiconductor chip to maintain the polishing rate similar to that of the semiconductor chip 220 when polishing the semiconductor chip 220. It is preferable to form based on any one of butene (BCB; BenzoCycloButene), and polyamide (PI; Polylmide). Here, since the physical properties of the semiconductor chip 220 and the insulator 230 are similar, there is an effect of preventing the loss of the edge of the semiconductor chip 220.

이어서, 박막화된 반도체 칩(221) 상에 다른 반도체 칩(250)을 적층하고(S24), 적층된 양 다른 반도체 칩(250) 사이에 절연물(230)로 충진시킨 후(S25), 다른 반도체 칩(250)을 박막화한다(S26). 이때, 추가적으로 다른 반도체 칩(250)들을 적층하기위해 (S24) 내지 (S26) 단계의 공정을 반복하여 실행한다(S27).Subsequently, another semiconductor chip 250 is stacked on the thinned semiconductor chip 221 (S24), and the other semiconductor chip 250 is filled with the insulator 230 between the stacked other semiconductor chips 250 (S25). 250 is thinned (S26). At this time, the steps (S24) to (S26) is repeatedly performed to stack the other semiconductor chips 250 (S27).

또한, 박막화된 반도체 칩(221) 상에 다른 반도체 칩(250)은 접착제 본딩, Si 또는 Si Oxide 본딩, Metal을 이용한 Diffusion 본딩, Eutectic 본딩 중 어느 하나 이상으로 채택하여 적층되며 적층 시 각 공정에 따른 절연층(240)이 형성된다.In addition, the other semiconductor chip 250 on the thinned semiconductor chip 221 is laminated by adopting any one or more of adhesive bonding, Si or Si Oxide bonding, Diffusion bonding using Metal, Eutectic bonding. The insulating layer 240 is formed.

여기서, 박막화된 반도체 칩(121) 및 다른 반도체 칩들에 TSV를 형성하거나, 적층되기 전에 전처리로 TSV가 형성된 반도체 칩(120) 및 다른 반도체 칩(150)들을 적층하기도 한다. 이때, TSV는 웨이퍼들 또는 칩들 사이에 높은 가로 세로비의 관통전극용 구멍을 뚫고 절연막 및 접착막을 외벽에 입힌 후, 구멍을 금속물질로 채워 넣는다.Here, the TSV may be formed on the thinned semiconductor chip 121 and the other semiconductor chips, or the semiconductor chip 120 and the other semiconductor chips 150 on which the TSV is formed may be stacked by pretreatment before being stacked. At this time, the TSV drills a high aspect ratio through electrode hole between wafers or chips, and coats an insulating film and an adhesive film on an outer wall, and then fills the hole with a metal material.

이어서, 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 상기 캐리어웨이퍼(210)와 상기 절연물(230)을 다이싱한다(S28a). 이때, 캐리어웨이퍼(210)의 일부와 절연물(230)을 다이싱하여(S28b), 반도체 칩 패키지를 캐리어웨이퍼(210)를 이용하여 핸들링할 수 있다.Subsequently, the carrier wafer 210 and the insulator 230 are diced to separate the semiconductor chips stacked at regular intervals into individual semiconductor chip packages (S28a). In this case, a portion of the carrier wafer 210 and the insulator 230 are diced (S28b), and the semiconductor chip package may be handled using the carrier wafer 210.

마지막으로, 상기 캐리어웨이퍼(210) 내에 주입된 수소를 응집시켜 기공을 형성하고, 형성된 기공을 이용하여 캐리어웨이퍼(210)를 분리하는 스마트 컷 공정을 통하여 캐리어웨이퍼(210)의 일부 또는 전부를 제거하여 반도체 칩 3D 패키지(200)를 형성한다(S29).Finally, a portion of or all of the carrier wafer 210 is removed through a smart cut process in which pores are formed by agglomerating hydrogen injected into the carrier wafer 210 and the carrier wafer 210 is separated using the formed pores. The semiconductor chip 3D package 200 is formed (S29).

더욱 상세하게는 상기 캐리어웨이퍼(210)를 고온에서 열처리함으로써 양성자 이온이 주입된 층이 분리되는 열처리 공정, 분리된 박막 표면을 연마하는 CMP(Chemical-0mechanial Polishing) 공정으로 이루어진다. 이때, 캐리어웨이퍼(210)에 형성된 수소층(211)이 400 내지 500℃에서 버블로 바뀌면서 캐리어웨이퍼(210)를 분리한다.More specifically, the carrier wafer 210 is heat treated at a high temperature, and a heat treatment process in which the layer into which the proton ions are implanted is separated, and a chemical-0mechanial polishing (CMP) process for polishing the separated thin film surface. At this time, the hydrogen layer 211 formed on the carrier wafer 210 changes into a bubble at 400 to 500 ° C. to separate the carrier wafer 210.

여기서, 캐리어웨이퍼(210)와 가장 멀리 떨어진 최상단에 구비된 반도체 칩은 반도체 칩 3D 패키지가 실장되는 기판과 와이어 본딩으로 도통될 수 있음이 바람직하다. Here, it is preferable that the semiconductor chip provided on the uppermost side farthest from the carrier wafer 210 may be electrically connected to the substrate on which the semiconductor chip 3D package is mounted.

따라서, 본 발명은 35㎛이하의 반도체 칩을 적층하여 패키지화하는데 용이하다는 효과가 있다.Therefore, the present invention has an effect that it is easy to stack and package semiconductor chips of 35 mu m or less.

상기의 본 발명은 바람직한 실시예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시예들을 구현할 수 있을 것이다. 여기서 본 발명의 본질적 기술범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. It will be possible. Here, the essential technical scope of the present invention is shown in the claims, and all differences within the equivalent range will be construed as being included in the present invention.

100, 200 ; 반도체 칩 패키지 110, 210 : 캐리어웨이퍼
211 : 수소층 120 : 에치스탑층
130, 220 : 반도체 칩 131, 221 : 박막화된 반도체 칩
140, 230 : 절연물 150, 240 :절연층
160, 250 : 다른 반도체 칩100, 200; Semiconductor Chip Package 110, 210: Carrier Wafer
211: hydrogen layer 120: etch stop layer
130 and 220: semiconductor chips 131 and 221: thinned semiconductor chips
140, 230: insulation 150, 240: insulation layer
160, 250: other semiconductor chips

Claims (10)

캐리어웨이퍼 상단에 에치스탑층(etch-stop layer)을 형성하는 제1 단계;
상기 에치스탑층 상단에 복수개의 반도체 칩들을 일정 간격으로 본딩하는 제2 단계;
상기 반도체 칩과 반도체 칩 사이에 절연물을 충진시킨 후, 본딩된 반도체 칩들을 박막화하는 제3 단계;
상기 반도체 칩 상에 다른 반도체 칩을 적층하는 제 4 단계;
상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 상기 절연물과 상기 에치스탑층를 다이싱하는 제5 단계; 및
상기에서 다이싱된 캐리어웨이퍼의 후면을 그라인딩 및 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정 중 어느 하나 이상으로 에치스탑층까지 연마하여 반도체 칩 3D 패키지를 형성하는 제6 단계;를 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
A first step of forming an etch-stop layer on top of the carrier wafer;
Bonding a plurality of semiconductor chips on top of the etch stop layer at predetermined intervals;
A third step of thinning the bonded semiconductor chips after filling an insulator between the semiconductor chip and the semiconductor chip;
Stacking another semiconductor chip on the semiconductor chip;
Dicing the insulator and the etch stop layer to separate the semiconductor chips stacked at the predetermined intervals into individual semiconductor chip packages; And
A sixth step of forming the semiconductor chip 3D package by polishing the back surface of the diced carrier wafer to the etch stop layer by at least one of grinding and chemical mechanical polishing (CMP) processes; 3D laminated package manufacturing method.
청구항 1에 있어서,
상기 제3 단계 및 제4 단계를 일정횟수 반복하는 단계를 더 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
The method according to claim 1,
The method of claim 3, further comprising repeating the third and fourth steps a predetermined number of times.
청구항 1에 있어서,
상기 제5 단계는 상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기위해 절연물, 에치스탑층 및 일부의 캐리어웨이퍼까지를 다이싱하는 반도체 칩의 3D 적층 패키지 제조방법.
The method according to claim 1,
The fifth step is a method of manufacturing a 3D stacked package of a semiconductor chip, dicing the insulation, the etch stop layer and even a portion of the carrier wafer to separate the semiconductor chips stacked at a predetermined interval into a separate semiconductor chip package.
청구항 1에 있어서,
상기 제4 단계의 반도체 적층 공정은, 접착제 본딩, Si본딩, Si Oxide 본딩, Metal을 이용한 Diffusion 본딩, 및 Eutectic 본딩 중 선택된 어느 하나에 의해 이루어지는 반도체 칩의 3D 적층 패키지 제조방법.
The method according to claim 1,
The method of manufacturing a 3D stacked package of a semiconductor chip is performed by any one selected from the group consisting of adhesive bonding, Si bonding, Si oxide bonding, Diffusion bonding using metal, and Eutectic bonding.
청구항 1에 있어서,
상기 반도체 칩 및 다른 반도체 칩들에 TSV(Through silicon via)를 형성하는 단계를 더 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
The method according to claim 1,
Forming a through silicon via (TSV) in the semiconductor chip and other semiconductor chips.
청구항 1 내지 청구항 5 중 어느 한 항에 의해 제조된 반도체 칩의 3D 적층 패키지.The 3D laminated package of the semiconductor chip manufactured by any one of Claims 1-5. 복수개의 반도체 칩을 수소가 주입된 캐리어웨이퍼 상에 일정 간격으로 본딩하는 제1 단계;
상기 반도체 칩과 반도체 칩 사이에 절연물을 충진시킨 후, 본딩된 반도체 칩들을 박막화하는 제2 단계;
상기 반도체 칩 상에 다른 반도체 칩을 적층하는 제 3단계;
상기에서 일정간격으로 적층된 반도체 칩들을 개별적인 반도체 칩 패키지로 분리하기 위해 상기 캐리어웨이퍼의 일부 또는 전부와 상기 절연물을 다이싱하는 제4 단계; 및
상기 캐리어웨이퍼 내에 주입된 수소를 응집시켜 기공을 형성하고, 형성된 기공을 이용하여 웨이퍼를 분리하는 스마트 컷 공정을 통하여 캐리어웨이퍼의 일부 또는 전부를 제거하여 반도체 칩 3D 패키지를 형성하는 제5 단계;를 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
Bonding a plurality of semiconductor chips on a carrier wafer into which hydrogen is injected at regular intervals;
Filling the insulator between the semiconductor chip and the semiconductor chip, and then thinning the bonded semiconductor chips;
Stacking another semiconductor chip on the semiconductor chip;
Dicing a portion or all of the carrier wafer and the insulator to separate the semiconductor chips stacked at the predetermined intervals into individual semiconductor chip packages; And
A fifth step of forming a semiconductor chip 3D package by aggregating hydrogen injected into the carrier wafer to form pores, and removing part or all of the carrier wafer through a smart cut process of separating wafers using the formed pores; 3D laminated package manufacturing method of a semiconductor chip comprising.
상기 제3 단계 및 제4 단계를 일정횟수 반복하는 단계를 더 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
The method of claim 3, further comprising repeating the third and fourth steps a predetermined number of times.
청구항 7에 있어서,
상기 반도체 칩 및 다른 반도체 칩들에 TSV를 형성하는 단계를 더 포함하는 반도체 칩의 3D 적층 패키지 제조방법.
The method of claim 7,
And forming a TSV on the semiconductor chip and other semiconductor chips.
청구항 7 내지 청구항 9 중 어느 한 항에 의해 제조된 반도체 칩의 3D 적층 패키지.The 3D stacked package of the semiconductor chip manufactured by any one of claims 7 to 9.
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