KR100880774B1

KR100880774B1 - 가스방전패널

Info

Publication number: KR100880774B1
Application number: KR1020087006902A
Authority: KR
Inventors: 노부아키 나가오; 히데타카 히가시노; 도루 안도; 유스케 다카다; 마사키 니시무라; 류이치 무라이; 고이치 와니; 나오키 고스기; 히로유키 다치바나; 요시오 와타나베
Original assignee: 파나소닉 주식회사
Priority date: 2000-01-25
Filing date: 2001-01-25
Publication date: 2009-02-02
Also published as: KR20080078744A; KR20080032259A; KR20070120200A; KR100807941B1; TW523774B; CN1419704A; KR20020069021A; WO2001056052A1; KR20080032012A; KR100909742B1; US6707259B2; KR100878406B1; KR20080080240A; KR100878405B1; KR100879689B1; US20030146713A1; CN1263067C; KR20080031530A

Abstract

본 발명은 대향하여 설치된 한 쌍의 기판 사이에 방전가스가 봉입된 복수의 셀이 매트릭스형상으로 배치되고, 상기 한 쌍의 기판 중 제 1 기판의 제 2 기판에 대향하는 면 상에 주 방전 갭을 통해 배치된 유지 전극 및 스캔 전극을 한 쌍으로 하여 이루어지는 복수의 표시 전극이 복수의 셀에 걸치는 상태로 설치된 가스방전패널에 있어서, 상기 유지 전극 및 상기 스캔 전극은 각각 상기 매트릭스의 행 방향으로 연장된 복수 개의 라인부로 이루어지고, 또 구동시에 있어서, 상기 표시 전극의 방전전류 파형의 피크가 단일하게 되도록 인접하는 2개의 상기 라인부간의 라인부 갭과 주 방전 갭이 설정되어 있는 것을 특징으로 하는 가스방전패널로 한다.

유지 전극, 스캔 전극, 가스방전패널

Description

가스방전패널{GAS DISCHARGE PANEL}

본 발명은 플라즈마 디스플레이 패널 등의 가스방전패널에 관한 것이다.

플라즈마 디스플레이 패널(PDP)은 플라즈마 디스플레이 표시장치의 일종이며, 두께가 얇으면서도 대화면화가 비교적 용이하기 때문에, 차세대의 디스플레이 패널로서 주목받고 있다. 현재로서는 60인치급의 것도 상품화되어 있다.

도 42는 일반적인 교류 면 방전형 PDP의 주요구성을 나타내는 부분적인 단면사시도이다. 도면 중 z방향이 PDP의 두께방향, xy 평면이 PDP의 패널 면에 평행한 평면에 상당한다. 도 42에 나타내는 바와 같이, 본 PDP(1)는 서로 주 면을 대치시켜 설치된 전면패널(20) 및 후면패널(26)로 구성된다.

전면패널(20)의 기판이 되는 전면패널유리(21)에는 그 한쪽의 주 면에 한 쌍을 이루는 2개의 표시 전극(22, 23)(스캔 전극(22), 유지 전극(23))이 x방향을 따라 복수 쌍 구성되고, 각각 한 쌍의 표시 전극(22, 23) 사이에서 면 방전을 행하도록 되어 있다. 표시 전극(22, 23)은 여기서는 일례로서 Ag에 유리를 혼합하여 이루어진다.

스캔 전극(22)은 각각이 전기적으로 독립하여 전원공급이 이루어지게 되어 있다. 또, 유지 전극(23)은 각각이 모두 전기적으로 같은 전위로 접속되어 있다.

상기 표시 전극(22, 23)을 설치한 전면패널유리(21)의 주 면에는 절연성 재료로 이루어지는 유전체 층(24)과 보호층(25)이 차례로 덮여져 있다.

후면패널(26)의 기판이 되는 후면패널유리(27)에는 그 한쪽 주 면에 복수의 어드레스전극(28)이 y방향을 길이방향으로 하여 일정 간격으로 스트라이프 형상으로 병설된다. 이 어드레스전극(28)은 Ag과 유리를 혼합하여 이루어진다.

어드레스전극(28)을 설치한 후면패널유리(27)의 주 면에는 절연성 재료로 이루어지는 유전체 층(29)이 덮여진다. 유전체 층(29) 상에는 인접하는 2개의 어드레스전극(28)의 간극에 맞추어 격벽(30)이 설치된다. 그리고, 인접하는 2개의 격벽(30)의 각 측벽과 그 사이의 유전체 층(29)의 면 상에는 적색(R), 녹색(G), 청색(B) 중 어느 하나의 색에 대응하는 형광체 층(31∼33)이 형성된다.

이와 같은 구성을 갖는 전면패널(20)과 후면패널(20)은 어드레스전극(28)과 표시 전극(22, 23)의 서로의 길이방향이 직교하도록 대향된다.

전면패널(20)과 후면패널(26)은 프릿유리 등의 봉함부에 의해 각각의 가장자리부에서 봉함(seal)되어, 양 패널(20, 20)의 내부가 밀봉되어 있다.

또 도 42에서는 설명을 위해 표시 전극(22, 23) 및 어드레스전극(28)의 각 개수를 실제보다 적게 실선으로 도시하고 있다.

이와 같이 봉함된 전면패널(20)과 후면패널(26)의 내부에는 Xe를 포함하는 방전가스(봉입가스)가 소정의 압력(종래는 통상 40kPa∼66.5kPa 정도)으로 봉입된다.

이로 인하여, 전면패널(20)과 후면패널(20) 사이에서, 유전체 층(24)과 형광체 층(31∼33) 및 인접하는 2개의 격벽(30)으로 구획된 공간이 방전공간(38)이 된다. 또, 이웃하는 한 쌍의 표시 전극(22, 23)과 하나의 어드레스전극(28)이 방전공간 (38)을 사이에 두고 교차하는 영역이 화상표시에 관련된 셀(도시생략)이 된다. 여기서, 도 43은 PDP의 복수 쌍의 표시 전극(22, 23)(N행)과 복수의 어드레스전극(28)(M행)이 형성하는 매트릭스를 나타낸다.

PDP 구동시에는 각 셀에서, 어드레스전극(28)과 표시 전극(22, 23) 중 어느 하나의 사이에서 방전이 시작되고, 한 쌍의 표시 전극(22, 23)끼리에서의 방전에 의해 단파장의 자외선(Xe 공명선, 파장 약 147nm)이 발생되어 이 자외선을 받아 형광체 층(31∼33)이 발광된다. 이에 따라 화상표시가 이루어진다.

이어서, 종래의 PDP의 구체적인 구동방법에 대하여 도 44, 도 45를 이용하여 설명한다.

도 44에 종래의 PDP를 이용한 화상표시장치(PDP 표시장치)의 블록개념도를 나타내고, 도 45에 패널의 각 전극에 인가되는 구동파형의 일례를 나타낸다.

도 44에 나타내는 바와 같이, PDP 표시장치에는 PDP을 구동하기 위한 프레임 메모리(10), 출력처리회로(11), 어드레스전극 구동장치(12), 유지 전극 구동장치(13), 스캔 전극 구동장치(14) 등이 내장되어 있다. 각 전극(22, 23, 28)은 스캔 전극 구동장치(14), 유지 전극 구동장치(13), 어드레스전극 구동장치(12)에 각각 상기와 동일한 순서로 접속되어 있다. 이들 12, 13, 14는 출력처리회로(11)에 접속되어 있다.

그리고, PDP 구동시에는 외부로부터 화상정보가 프레임 메모리(10)에 일단 저장되고, 타이밍정보에 기초하여 프레임 메모리(10)로부터 출력처리회로(11)로 도입된다. 그 후, 화상정보와 타이밍정보에 기초하여 출력처리회로(11)가 구동되어 어드레스전극 구동장치(12), 유지 전극 구동장치(13), 스캔 전극 구동장치(14)에 지시를 내려, 각 전극(22, 23, 28)에 펄스전압을 인가하여 화면표시를 이룬다.

PDP 구동시에는 도 45에서, 우선 스캔 전극(22)에 초기화 펄스를 인가하여 패널의 셀 내의 벽전하를 초기화한다. 이어서, y방향 최상위(디스플레이 최상위)의 스캔 전극(22)에 주사펄스를 인가하고, 유지 전극(23)에 기입펄스를 인가하여 기입방전을 행한다. 이로 인하여, 상기 스캔 전극(22)과 유지 전극(23)에 대응하는 셀의 유전체 층(24)의 표면에 벽 전하를 축적한다.

그 후, 상기와 같이 하여, 상기 최상위에 이어지는 두 번째 이후의 스캔 전극(22)과 유지 전극(23)에 각각 주사펄스와 기입펄스를 인가하여 각 셀에 대응하는 유전체 층(24)의 표면에 벽 전하를 축적한다. 이 동작을 디스플레이 표면 전체의 표시 전극(22, 23)에 대하여 행하여 1 화면 분의 잠상을 기입한다.

이어서, 어드레스전극(28)을 접지하고, 스캔 전극(22)과 유지 전극(23)에 번갈아 유지펄스를 인가함으로써 유지방전을 행한다. 유전체 층(24)의 표면에 벽 전하가 축적된 셀에서는 유전체(24)의 표면의 전위가 방전개시전압을 상회함으로써 방전이 발생하고, 유지펄스가 인가되어 있는 기간(유지기간)에 기입펄스에 의해 선택된 표시 셀의 유지방전이 이루어진다. 그 후, 폭이 좁은 소거펄스를 인가함으로써, 불완전한 방전이 발생하고, 벽전하가 소멸하여 화면소거가 행해진다.

텔레비전 영상을 표시하는 경우, NTSC 방식에서의 영상은 1초 동안에 60매의 필드로 구성되어 있다. 원래, 플라즈마 디스플레이 패널에서는 점등이나 소등의 2계조밖에 표현할 수 없기 때문에, 중간색을 표시하기 위해, 적색(R), 녹색(G), 청색(B)의 각 색의 점등시간을 시분할하고, 1필드를 여러 개의 서브필드로 분할하여 그 조합에 의해 중간색을 표현하는 방법이 이용되고 있다.

여기서, 도 46은 종래의 교류구동형 플라즈마 디스플레이 패널에서 각 색 256계조를 표현하는 경우의 서브필드의 분할방법을 나타내는 도면이다. 여기서는, 각 서브필드의 방전유지기간 내에 인가하는 유지펄스수의 비를 1, 2, 4, 8, 16, 32, 64, 128과 같이 2진법으로 가중을 행하고, 이 8비트의 조합에 의해 265계조를 표현하고 있다.

이와 같이, 종래의 PDP의 구동방법에서는 초기화기간, 기입기간, 유지기간, 소거기간이라는 일련의 순서로 표시를 행하고 있다.

그런데, 가능한 한 소비전력을 억제한 전기제품이 요구되는 오늘날에는 PDP 에서도 구동시의 소비전력을 낮게 하는 기대가 모아지고 있다. 특히 현재의 대화면화 및 고선명화의 동향에 따라, 개발되는 PDP의 소비전력이 증가경향에 있기 때문에 전력절감을 실현시키는 기술에 대한 요구가 높아지고 있다. 이 때문에, PDP의 소비전력을 절감시키는 것이 요구된다.

그러나, 단순히 PDP의 소비전력을 줄이는 대책을 행하는 것 만으로는 상기 복수 쌍의 표시 전극 사이에서 발생하는 방전규모가 작아져 충분한 발광량이 얻어지지 않게 되므로, 소비전력을 억제하면서도 양호한 표시성능을 얻을(즉, 양호한 발광효율을 얻을) 필요가 있다. 발광량이 부족하면 PDP의 표시성능이 저하되기 때문에, 단순히 PDP의 소비전력을 줄인다는 대책은 발광효율을 향상시키기 위한 유효한 대책이라고는 하기 어렵다.

또, 발광효율을 향상시키기 위해 예를 들어, 형광체가 자외선을 가시광으로 변환할 때의 변환효율을 향상시키는 연구도 이루어지고 있으나, 현단계에서는 그다지 두드러진 개선은 보이지 않아, 여전히 연구의 여지가 많다.

이와 같이 PDP 등의 가스방전패널에서, 발광효율을 적절히 확보하는 것은 현재로서는 매우 곤란하다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 우수한 발광효율을 갖는 양호한 표시성능의 가스방전패널을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명은, 대향하여 설치된 한 쌍의 기판 사이에 방전가스가 봉입된 복수의 셀이 매트릭스형상으로 배치되고, 상기 한 쌍의 기판 중 제 1 기판의 제 2 기판에 대향하는 면 상에 유지 전극 및 스캔 전극을 한 쌍으로 하여 이루어지는 복수 쌍의 표시 전극이 복수의 셀에 걸치는 상태로 배치된 가스방전패널에 있어서, 상기 유지 전극 및 상기 스캔 전극 각각은, 상기 매트릭스의 행 방향으로 연장된 복수 개의 라인부를 가지고, 또한, 상기 복수의 셀 중에서 랜덤하게 선택된 셀에서, 인접하는 2개의 라인부끼리를 전기적으로 접속하는 접속부를 구비하며, 한 쌍의 유지 전극 및 스캔 전극 사이를 주 방전 갭, 유지 전극 및 스캔 전극을 구성하는 각 라인부끼리의 간극을 라인부 갭으로 한 때, 상기 라인부 갭을 30㎛ 이상으로 하고, 상기 주 방전 갭과 상기 라인부 갭은 구동시에 상기 표시 전극의 방전전류 파형의 피크가 단일하게 되도록 설정되도록 함으로써 실현할 수 있다.

이러한 구성에 의하면, 방전전류 파형이 단일 피크가 되도록 설정되어 있기 때문에, 1회의 구동펄스에서의 방전 발광이 1㎲ 이내에 종료한다. 이것에 덧붙여서, 구동펄스가 상승하고나서 방전전류가 최대값을 나타내기까지의 시간(즉 방전지연시간)이 약 0.2㎲ 정도로 짧으므로, 수㎲ 정도에서의 고속구동이 가능하다.

또, 상기 효과에 덧붙여서, 표시 전극(22, 23)을 라인 형상 패턴으로 구성하고 있기 때문에, 종래의 띠 형상의 표시 전극보다 방전에 드는 정전용량이 적어도 된다. 여기서, 일반적으로는 한 쌍의 표시 전극이 라인 형상의 패턴으로 형성되는 경우에는 방전이 분리되어 방전전류 파형이 복수의 피크를 나타내는 경향이 보이고, 방전개시전압이 상승하기 때문에 전력소비량이 커지기 쉬운 성질이 있는데, 본 발명에서는 상기와 같이 방전전류 파형의 피크가 단일하기 때문에, 비교적 낮은 전압으로 구동하는 것이 가능하여, 종래보다 소비전력을 절감할 수 있고, 양호한 발광효율(구동효율)을 얻을 수 있다.

따라서, 본 발명의 가스방전패널은 표시 전극(22, 23)을 종래의 표시 전극보다 면적이 작은 형상패턴(라인부 22a∼22c, 23a∼23c)으로 하여 소비전력을 절감하면서, 단일의 방전전류 피크 파형을 확보함으로써 우수한 발광효율의 획득과 고속구동이 가능하게 되어 있다.

발명의 실시 예에서의 PDP의 전체적인 구성은 상술한 종래 예와 거의 동일하며, 본 발명의 특징은 주로 표시 전극과 그 주변의 구조에 있으므로, 이하는 당해 표시 전극을 중심으로 설명한다.

(제 1 실시 예)

1-1. 표시 전극의 구성

도 1은 제 1 실시 예에 관한 표시 전극 패턴의 상면도(모식도)이다.

도 1과 같이, 제 1 실시 예의 특징은 2개의 인접하는 격벽(30)에 대응한 셀 내에서, 한 쌍의 표시 전극(22, 23)(스캔 전극(22), 유지 전극(23))을 각각 3개의 가는 라인부(22a∼22c, 23a∼23c)로 분할하여 설치한 것이다. 일례로서, 여기서는 화소 피치(y방향 셀 크기) P = 1.08mm, 주 방전 갭 G = 80㎛, 라인부 폭 L₁∼L₃ = 40㎛, 제 1 전극 갭 S₁ = 80㎛, 제 2 전극 갭 S₂ = 80㎛로 하고 있다. 이 표시 전극 (22, 23)은 금속재료(Ag 또는 Cr/Cu/Cr 등)로 제작하고 있다.

또, 1화소는 RGB 3색에 대응하는 3개의 셀로 구성되므로, 화소 피치 P에 대한 셀의 x방향폭(x방향 셀 크기)은 P/3이 된다.

이러한 표시 전극의 패턴은 PDP 구동시의 방전전류 파형 피크가 단일하게 되도록 하면서 우수한 발광효율을 얻을 수 있도록 설정한 일례이다.

1-3. 실시 예의 효과

PDP에서의 방전시에서는 복수의 라인 형상을 갖는 경우에는 일반적으로 방전전류의 파형 피크가 복수 존재한다. 그리고, 임의의 방전전류 피크에 의한 방전의 상태는 그 이전의 방전전류 피크에서 발생한 방전에 의한 영향(잔류 이온이나 준 안정입자 등에 의한 프라이밍 효과)을 매우 받기 쉬운 성질이 있다. 구체적으로는, 어떤 방전의 상태는 이것보다 선행하는 방전에 의해 구동펄스의 상승시간이 변동하거나, 전압강하 등의 영향을 받아서 발광 휘도나 발광효율이 변동된다. 따라서, 방전전류 파형의 피크가 복수 존재하면 계조 제어가 불안정하게 되기 쉬워진다. 이러한 것은 텔레비전 수상기 등의 풀 컬러 동화상표시를 양호하게 하는 데에 큰 장해가 될 수 있다.

이에 대하여, 제 1 실시 예에서는 방전전류 피크가 단일하므로, 안정된 유지방전을 행할 수 있기 때문에 펄스변조에 의한 계조제어를 안정되게 행할 수 있게 되어 있다.

여기서, 도 2는 제 1 실시 예에 따르는 구성의 PDP에서의 구동전압 파형과 방전전류 파형의 시간변화를 나타낸다. 도 2에서 알 수 있는 바와 같이, 제 1 실시 예에서는 방전전류 파형이 단일 피크이기 때문에, 1회의 구동펄스에서의 방전 발광이 1㎲ 이내에 종료한다. 이것에 덧붙여서, 구동펄스가 상승하고 나서 방전전류가 최대값을 나타내기까지의 시간(즉, 방전지연시간)이 약 0.2㎲ 정도로 짧으므로, 수 ㎲ 정도에서의 고속구동이 가능하다. 여기서, 제 1 실시 예에서는 방전전류 파형의 피크가 단일하게 됨으로써 방전 발광 파형의 피크도 단일하게 나타난다. 도 2에서, 본 발명에서는 단일 피크의 방전 발광 파형의 반값 폭 Thw는 특히 50ns

Thw

700㎲의 범위가 바람직하다고 할 수 있다.

또, 도 3은 제 1 실시 예에 의한 구성의 PDP에서 종래의 구동 파형(도 47 참조)으로 구동하였을 때의 점등전압과 주 방전 갭 G와 전극간격 S(= S₁ = S₂)의 차 S - G 및 방전전류 피크 횟수의 관계를 나타내는 것이다. 이 그래프에서 알 수 있는 바와 같이, 전극 갭 S₁, S₂(도면에서는 S)가 주 방전 갭 G 이하(즉 S-G가 음의 값을 취하는 범위)이면 방전전류 파형의 피크가 단일하게 되도록 설정할 수 있어 PDP의 고속구동이 가능해진다.

또, 제 1 실시 예에서는 표시 전극(22, 23)을 라인 형상패턴으로 구성하고 있기 때문에, 종래의 띠 형상의 표시 전극보다도 방전에 드는 정전용량이 적어진다. 이 때문에, 소비전력을 억제할 수 있어 양호한 발광효율(구동효율)을 얻을 수 있다.

이와 같이, 본 제 1 실시 예의 PDP는 표시 전극(22, 23)을 종래의 표시 전극보다 면적이 작은 형상패턴(라인부(22a∼22c, 23a∼23c))으로하여 소비전력을 절감하면서 단일의 방전전류 피크파형을 확보함으로써, 우수한 발광효율의 획득과 고속구동이 가능한 PDP를 실현할 수 있다.

또, 본 발명에서의 「방전전류의 파형이 단일 피크이다」라는 정의는 방전전류 파형에서, 외견상 최대 피크 이외에 피크가 있더라도 그것이 최대 피크의 10% 이하의 높이인 경우로 하고 있다.

여기서, 제 1 실시 예에서는 화소 피치 P를 0.5mm

P

1.4mm, 주 방전 갭 G를 60㎛

G

140㎛, 전극 폭 L₁∼L₃을 10㎛

L₁, L₂, L₃

60㎛, 제 1, 제 2 전극 갭 S₁, S₂를 50㎛

S₁, S₂

140㎛의 각 범위로 설정함으로써, 상기와 동일한 효과가 얻어지는 것을 알 수 있다.

또, 셀 크기(화소 피치 P)로는 본 발명을 적용하기 위해서는 480㎛∼1400㎛로 설정하는 것이 적당하다.

또, 본 발명에서는 셀 중에서의 모든 라인부의 전극 갭의 평균값을 S, 주 방전 갭의 값을 G로 할 때, G-60㎛

S

G+20㎛의 관계식이 성립하도록 해도 되는 것을 알 수 있다.

또, 인접하는 2개의 격벽의 피치는 P/3으로 한정되는 것이 아니라, 그 밖의 값으로 설정해도 된다. 예를 들어, R, G, B 각 셀의 상기 격벽의 각 피치의 비를 R, G, B 순으로 P/3 : P/3.75 : P/2.5와 같이 불균등하게 설정함으로써, 각 색의 휘도 밸런스(balance)를 개선시키는 것도 가능하다.

1-2. 플라즈마 디스플레이 패널의 제조방법

이어서, 상기한 제 1 실시 예의 PDP의 제작방법에 대하여 그 일례를 설명한다. 또, 여기에 설명하는 제작방법은 이 이후에서 설명하는 실시 예와 거의 동일하다.

1-2-1. 전면패널의 제작

두께 약 2.6mm의 소다라임 유리로 이루어지는 전면패널유리의 면 상에 표시 전극을 제작한다. 여기서는 금속재료(Ag)를 이용한 금속전극으로 표시 전극을 형성하는 예(후막형성법)를 나타낸다.

우선, 금속(Ag)분말과 유기 비히클(vehicle)에 감광성 수지(광분해성 수지)를 혼합하여 이루어지는 감광성 페이스트를 제작한다. 이것을 전면패널유리의 한쪽 주 면 상에 도포하고, 형성할 표시 전극의 패턴을 갖는 마스크로 덮는다. 그리고, 당해 마스크 상에서 노광하여 현상 ·소성(590∼600℃ 정도의 소성온도)한다. 이에 따라, 종래에는 100㎛의 선 폭이 한계로 되어 있던 스크린 인쇄법에 비하여 30㎛ 정도의 선 폭까지 세선화하는 것이 가능하다. 또, 이 금속재료로는 이 밖에 Pt, Au, Ag, Al, Ni, Cr 또, 산화주석, 산화인듐 등을 이용할 수 있다.

또, 상기 전극은 상기 방법 이외에도 증착법, 스퍼터링법 등으로 전극재료를 성막한 후, 에칭처리하여 형성하는 것도 가능하다.

이어서, 유전체 막의 표면에 두께 약 0.3∼0.6㎛의 보호층을 증착법 혹은 CVD(화학증착법)등으로 형성한다. 보호층에는 산화마그네슘(MgO)이 적합하다.

이로써, 전면패널이 제작된다.

1-2-2. 후면패널의 제작

두께 약 2.6mm의 소다라임 유리로 이루어지는 후면패널유리의 표면상에 스크린 인쇄법에 의해 Ag를 주성분으로 하는 도전체 재료를 일정간격으로 스트라이프 형상으로 도포하고, 두께 약 5㎛의 어드레스전극을 형성한다. 여기서, 제작하는 PDP를 예를 들어, 40인치급의 NTSC 또는 VGA로 하기 위해서는 이웃하는 2개의 어드레스전극의 간격을 0.4mm 정도 이하로 설정한다.

계속해서, 어드레스전극을 형성한 후면패널유리의 면 전체에 걸쳐 납계 유리 페이스트를 두께 약 20∼30㎛로 도포하여 소성하여 유전체 막을 형성한다.

이어서, 유전체 막과 동일한 납계 유리재료를 이용하여 유전체 막 상에 이웃하는 어드레스전극의 사이마다 높이 약 60∼100㎛의 격벽을 형성한다. 이 격벽은 예를 들어, 상기 유리재료를 포함하는 페이스트를 반복하여 스크린인쇄하고, 그 후 소성하여 형성할 수 있다.

격벽이 형성되면 격벽의 벽면과, 격벽 사이에서 노출되어 있는 유전체 막의 표면에 적색(R)형광체, 녹색(G)형광체, 청색(B)형광체 중 어느 하나를 포함하는 형광잉크를 도포하고, 이것을 건조 ·소성하여 각각 형광체 층으로 한다.

일반적으로 PDP에 사용되고 있는 형광체재료의 일례를 이하에 열거한다.

적색형광체 : (Y_xGd₁ _-x)BO : Eu³ ⁺

녹색형광체 : Zn₂SiO₄ : Mn³ ⁺

청색형광체 : BaMgAl₁₀O₁₇ : Eu³ ⁺(혹은 BaMgAl₁₄O₂₃ : Eu³ ⁺)

각 형광체재료는 예를 들어, 평균 입자직경 약 3㎛ 정도의 분말을 사용할 수 있다.형광체잉크의 도포법은 몇 가지 방법을 생각할 수 있는데, 여기서는 공지의 매니스커스법이라는 미세노즐로부터 매니스커스(표면장력에 의한 가교)를 형성하면서 형광체잉크를 토출하는 방법을 이용한다. 이 방법은 형광체잉크를 원하는 영역에 균일하게 도포하는데에 적합하다. 또, 본 발명은 이 방법에 한정되는 것은 아니고 스크린 인쇄법 등 다른 방법도 사용 가능하다.

이상으로 후면패널이 완성된다.

또, 전면패널유리 및 후면패널유리를 소다라임유리로 이루어지는 것으로 하였으나, 이것은 재료의 일례로서 든 것이고, 이것 이외의 재료라도 된다.

1-2-3. PDP의 완성

제작한 전면패널과 후면패널을 밀봉용 유리를 이용하여 접합시킨다. 그 후, 방전공간의 내부를 고진공(1.1 ×10^-4Pa) 정도로 배기하고, 이것에 소정의 압력(여기서는 2.7 ×10⁵Pa)으로 Ne-Xe계나 He-Ne-Xe계, He-Ne-Xe-Ar계 등의 방전가스를 봉입한다.

(제 2 실시 예)

도 4에, 제 2 실시 예에 관한 표시 전극의 상면도를 나타낸다. 제 2 실시 예 의 특징은 표시 전극(22, 23)을 라인부(22a∼22c, 23a∼23c)로 구성하면서 제 1, 제 2 방전 갭(S₁, S₂)을 주 방전 갭 G로부터 멀어질수록 좁게 한 것이다. 일례로서, 방전 셀의 각 부분의 치수는 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛로 하고 있다.

이러한 구성에 의하면, PDP의 구동시에 제 1 실시 예와 거의 동일한 효과가 얻어지는 외에 이하의 효과를 얻을 수 있다.

도 5는 제 2 실시 예의 PDP에서의 주 방전 갭 G, 제 1 전극 갭 S₁, 제 2 전 극 갭 S₂와 방전전류 피크 수의 관계를 나타낸다. 이 그래프에서 알 수 있는 바와 같이, S₁, S₂가 G보다 10㎛ 정도 넓더라도 S₂가 S₁보다 좁은 경우에는 방전 피크는 분리하지 않고 단일하게 되므로, 펄스변조에 의한 계조제어를 안정되게 행할 수 있어, 고속구동이 가능하게 된다. 제 1 전극 갭(S₁)에서의 방전의 확대는 S₁의 위치가 방전이 발생하는 주 방전 갭 G에 가깝기 때문에 비교적 자연스럽게 이행된다.

여기서, 제 2 실시 예에서는 방전 셀의 각 부분의 치수를 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

(제 3 실시 예)

도 6에 제 3 실시 예에 관한 표시 전극의 상면도를 나타낸다. 제 2 실시 예에서는 S₁, S₂를 등비급수적으로 작게 하는 예를 나타내었으나，제 3 실시 예에서는 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하여 주 방전 갭 G로부터 멀어질수록 각 표시 전극 갭 S₁∼S₃을 이 순서로 등차급수적으로 좁게 한 것을 특징으로 한다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₄ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 각각 설정하고 있다.

이러한 구성에 의해서도 상기 제 1 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 특성도 발휘된다.

도 7은 제 3 실시 예의 PDP에서의 주 방전 갭 G, 평균전극간격 S_ave, 각 전극 간 격차 △S와 방전전류 피크 수의 관계를 나타낸다. 이 그래프에서 알 수 있는 바와 같이, 제 1 전극 갭 S₁이 주 방전 갭 G보다도 10㎛ 정도 넓더라도 평균전극간격 S_ave가 주 방전 갭 G보다 좁고 각 표시 전극 갭의 차가 10㎛ 이상이면 방전 피크는 단일하게 되어 고속구동이 가능해진다.

도 8의 (a)에 제 2 실시 예의 구성(3개의 라인부)과 제 3 실시 예의 구성(4개의 라인부)의 각각에서의 전력-휘도 특성의 일례를 나타내고, 도 8의 (b)에 유지전압-전력특성의 일례를 나타낸다. 이들 그래프에서의 표시 점등영역은 약 4000화 소 분이며, 도 8의 (a)의 그래프의 기울기는 효율의 정도를 나타낸다. 도 8의 (a)에서는, 제 3 실시 예의 전력-휘도 곡선은 제 2 실시 예의 전극구조의 전력-휘도 곡선과 거의 겹쳐 있고, 제 3 실시 예의 PDP의 성능은 제 2 실시 예의 PDP의 연장선상에 있는 것을 알 수 있다.

또, 도 8의 (b)에서는 동일한 인가전압조건에서, 4개의 라인 형상 표시 전극구조는 3개의 라인 형상 표시 전극 구조보다 투입전력이 풍부한 것을 알 수 있다.

이로부터 제 2 실시 예와 제 3 실시 예의 PDP에 각각 동일한 전력을 공급하면 구동시에 거의 동일한 휘도를 얻을 수 있는데, 추가로 제 3 실시 예에서는 구동전압이 비교적 낮아지는 만큼 가스방전패널과 당해 패널구동장치를 포함시킨 전체적인 전력손실이나 회로에 대한 부담을 절감시키는 것을 기대할 수 있다.

또, 제 3 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₄ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 70㎛

G

120㎛, 10㎛

L₁, L₂, L₃, L₄

60㎛, 80㎛

S₁

130㎛, 70㎛

S₂

120㎛, 60㎛

S₃

110㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

(제 4 실시 예)

도 9에 제 4 실시 예에 관한 표시 전극의 정면도를 나타낸다. 제 4 실시 예 의 특징은 각 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22a, 22b, 23a, 23b)보다 라인부(22c, 22d, 23c, 23d)를 폭이 넓게 하여 주 방전 갭 G에서 멀어질수록 각 전극 갭 S₁∼S₃을 이 순서로 등비급수적으로 좁게 한 것을 특징으로 한다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 30㎛, L₃, L₄ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 60㎛, 제 3 전극 갭 S₃ = 40㎛로 설정하고 있다.

도 10에 제 4 실시 예의 PDP에서의 방전 발광 파형의 일례를 나타낸다. 이 데이터는 PDP의 1셀만을 표시 점등시키고, 광화이버를 애벌런치(avalanche) 포토 다이오드와 접속하며, 여기에 1셀만의 광을 도입하여, 디지털 오실로스코프를 이용하여 구동전압 파형과 동시에 측정한 것이다. 도 10의 발광 피크파형은 디지털 오실로스코프 상에서 1000회 분을 누계하여 그 평균값을 구하고 있다.

도 10에서 알 수 있는 바와 같이, 제 4 실시 예의 PDP에서는 방전 발광 파형이 단일 피크이기 때문에, 구동펄스에서의 방전 발광이 단기간(400ns) 이내에 종료하고, 또 피크의 반값 폭이 200ns 정도로 매우 급격하게 되어 있다. 또, 구동펄스가 상승하고 나서 발광 파형이 최대값을 나타내기까지의 시간(방전지연시간)도 100∼200ns 정도로 짧고, 따라서 1.25㎲ 정도에서의 고속구동이 가능한 것을 알 수 있다. 이것은 S₁∼S₃을 등비급수적으로 감소시킴으로써 라인부(22d, 23d) 부근에서 의 전계강도가 높아져 방전이 재빨리 종료되기 때문에, 방전의 형성지연이나 통계지연이 감소되어 방전 발광 피크의 반값 폭 및 방전지연의 편차가 감소되었기 때문이라고 생각된다.

일반적으로 PDP에서, 기입기간에서의 방전 셀 선택시의 어드레스방전의 방전확률이 저하되면 화면에 플리커가 발생하거나 또는 화면이 거칠어지는 등의 화질의 저하를 야기하는 것으로 알려져 있다. 이 어드레스방전의 방전확률이 99.9% 미만이면 화면의 거친 느낌이 증가하고, 99% 미만이면 화면에 플리커가 발생한다. 이 때문에, 어드레스 방전시의 기입 불량은 적어도 0.1% 이하로 억제해야 한다. 이것을 실현하기 위해서는 방전지연의 평균시간이 기입펄스 폭의 약 1/3 이하여야 한다.

PDP의 선명도가 NTSC 혹은 VGA 정도이면 주사선 수는 500개 정도이므로, 기입펄스 폭은 2∼3㎲ 정도에서 구동이 가능하지만, SXGA 혹은 풀스펙의 하이비전 등에 대응하기 위해서는 주사선 수가 1080개가 되며, 기입 펄스 폭을 1∼1.3㎲ 정도로 구동해야 한다. 이 때문에, 방전 발광이 복수 회 발생하는 전극구조에서는 방전이 종료되기까지의 시간이 길기 때문에 고선명화에 대응하기가 어렵다.

이에 대하여, 제 4 실시 예에 의한 전극구조를 이용한 PDP는 단일의 방전이 재빨리 종료되고, 방전지연도 매우 짧기 때문에, 고속구동이 가능하고 고선명화가 용이하다.

또, 제 4 실시 예에서는 각 유지 전극을 4개의 라인 형상 표시 전극으로 구성하는 전극구조를 이용하고 있으나, 그 이상의 갯수의 라인부(예를 들어, 5개의 라인부)를 갖는 표시 전극으로 해도 동일한 효과가 얻어지는 것을 알 수 있다.

또, 제 4 실시 예에서는 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 30㎛, L₃, L₄ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 60㎛, 제 3 전극 갭 S₃ = 40㎛로 하였지만, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 70㎛

G

120㎛, 10㎛

L₁, L₂

50㎛, 20㎛

L₃, L₄

60㎛, 80㎛

S₁

130㎛, 70㎛

S₂

120㎛, 30㎛

S₃

이와 같이 라인 폭 L₁∼L₄를 조정하는 경우에는, 특히 주 방전 갭 G에서 가장 먼 라인부의 폭 L_n을 설정하는 경우, 모든 라인부의 평균값을 L_ave로 할 때, 관계식 L_ave

L_n

{0.35P - (L₁ + L₂+····L_n _-1)}가 성립하도록 설정하는 것이 바람직한 것을 알 수 있다.

또, L₁ 및 L₂에 대해서는 0.5L_ave

L₁ 및 L₂

L_ave의 각 관계식이 성립하도록 설정하면 바람직하다는 것이 실험에 의해 명백하게 되었다.

또, 상기 전극 폭 L₁∼L₄를 동일한 폭으로 설치하더라도 본 실시 예의 효과가 얻어진다.

또, 여기서는 4개의 라인부(22a∼22d, 23a∼23d)로 표시 전극을 구성하고 있으나, 5개 이상의 라인부를 형성해도 된다.

(제 5 실시 예)

도 11에 제 5 실시 예에 관한 표시 전극의 상면도를 나타낸다. 제 5 실시 예의 특징은 표시 전극(22, 23)을 각각 동일한 폭의 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 전극 갭(S₁∼S₃)을 주 방전 갭 G에서 멀어질수록 등비급수적으로 좁게 한 것이다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₄ = 40㎛, 제 1 전극 갭 S₁ = 120㎛, 제 2 전극 갭 S₂ = 90㎛, 제 3 전극 갭 S₃ = 67.5㎛로 각각 설정하고 있다.

도 12는 제 5 실시 예에 의한 구성의 PDP에서의 주 방전 갭 G에 대한 제 1 전극 갭 S₁의 비율 (S₁/G)와, 전극 갭 비율(α= S_n ₊₁/S_n)에 관한 방전전류 피크 회수의 관계를 나타낸다. 이 그래프에서 알 수 있는 바와 같이, 제 1 전극 갭 S₁이 주 방전 갭 G보다 1.5배 정도 넓더라도(즉 S₁/G가 1.5 정도이더라도), 전극 갭 비율(α= S_n+1/S_n)이 0.8 이하이면 방전 피크는 단일하게 되어 고속구동이 가능해진다.

한편, 제 5 실시 예에 의한 전극구조를 이용함으로써 방전전류 피크를 분리하지 않고 안정된 유지방전을 행할 수 있기 때문에, 펄스변조에 의한 계조제어를 안정되게 행하는 것이 가능해진다.

여기서, 제 5 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₄ = 40㎛, 제 1 전극 갭 P₁ = 120㎛, 제 2 전극 갭 P₂ = 90㎛, 제 3 전극 갭 P₃ = 67.5㎛로 하였지만, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃, L₄

60㎛, 50㎛

P₁

150㎛, 40㎛

P₂

140㎛, 30㎛

P₃

130㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

(제 6 실시 예)

도 13에 제 6 실시 예에 관한 표시 전극의 상면도를 나타낸다. 본 제 6 실시 예의 특징은 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22d, 23d)의 폭을 넓게 하며, 각 전극 갭 S₁∼S₃을 동일한 값으로 설정한 것이다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 전극간격 S₁∼S₃ = 70㎛로 설정하고 있다.

이러한 구성에 의해서도 상기 제 1 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 특성이 발휘된다.

도 14는 제 6 실시 예의 PDP에서의 구동전압 파형과 방전전류 파형의 시간변화를 나타낸다. 도 14에서 알 수 있는 바와 같이, 제 6 실시 예에서는 방전전류 파형이 단일 피크이기 때문에, 1회의 구동펄스에서의 방전 발광이 1㎲ 이내에 종료하고, 또, 구동펄스가 상승하고 나서 방전전류가 최대값을 나타내기까지의 시간 즉, 방전지연시간이 약 0.2㎲ 정도로 짧다. 따라서, 2∼3㎲ 정도에서의 고속구동이 가 능한 것을 알 수 있다.

또, 다음의 표 1은 제 6 실시 예의 PDP에서의 라인부(22d, 23d)의 폭 L₄를 변화시켰을 때의 라인 저항값의 변화, 최소어드레스전압 V_dmin 및 방전전류 파형의 피크 수를 각각 측정했을 때의 결과를 나타내는 것이다.

이 표 1에서, 제 6 실시 예에서는 방전전류의 단일 피크를 확보하면서 L₄를 증가시켜 라인저항 값을 감소시켜서, 기입기간에서의 어드레스동작에 필요한 어드레스 인가 전압값을 절감할 수 있다고 할 수 있다.

여기서, 본 제 6 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 전극간격 S₁∼S₃ = 70㎛로 하였지만, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50㎛

S

(제 7 실시 예)

도 15에 제 7 실시 예의 표시 전극패턴의 상면도를 나타낸다. 제 7 실시 예의 특징은 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22c, 22d, 23c, 23d)를 폭이 넓게 하고, 각 전극 갭 S₁∼S₃을 주 방전 갭 G에서 멀어질수록 작게 설정한 것이다. 일례로서, 여기서는 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 30㎛, L₃, L₄ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 설정하고 있다.

이러한 구성에 의해서도 제 1 실시 예와 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

도 16은 제 6 실시 예 및 제 7 실시 예의 PDP에서의 전력-휘도 곡선을 나타낸다. 일반적으로 PDP에서는 투입하는 전력과 패널 휘도는 비례관계에 있지만, 이 관계를 나타내는 전력-휘도 곡선은 포화되는 경향이 있다. 이 때문에, 발광효율은 투입 전력의 증가에 따라 나빠진다.

그러나, 도 16에 나타내는 바와 같이, 제 7 실시 예에서는 제 6 실시 예와 동일한 전력조건에서도 높은 휘도가 실현되고, 우수한 발광효율이 얻어진다.

또, 제 7 실시 예에서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛로 하였지만, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂

60㎛, 20㎛

L₃, L₄

70㎛, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

(제 8 실시 예)

도 17에 제 8 실시 예의 표시 전극의 상면도를 나타낸다. 제 8 실시 예에서는 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22c, 22d, 23c, 23d)를 폭이 넓게 하고, 각 전극 갭 S₁∼S₃을 주 방전 갭 G에서 멀어질수록 작게 설정하고 있다. 그리고, 당해 표시 전극(22, 23)과 전면패널유리(21)의 사이에는 상기 표시 전극(22, 23)의 형상패턴에 맞추어 산화루테늄 등의 흑색재료를 함유하는 흑색 층(도시생략)을 설치함으로써 디스플레이의 시인성(視認性)을 높이고 있다.

여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 각각 설정하고 있다.

도 18은 제 8 실시 예의 PDP에서 L₄를 변화시킨 경우의 흑 비율과 밝은 부분(明個所)의 콘트라스트의 관계를 나타낸다. 도 18에서의 밝은 부분의 콘트라스트는 PDP의 표시 면에 대하여 수직조도 70Lx, 수평조도 150Lx 하에서 백색표시시와 흑색표시시의 휘도 비를 측정함으로써 구하였다.

일반적으로 PDP에서는 형광체 층이나 격벽 등이 백색이기 때문에, 패널표시면 측의 외광 반사가 크고, 밝은 부분에서의 콘트라스트 비는 20∼50 : 1 정도이다. 이에 대하여, 제 8 실시 예에서는 L₄를 증가시킴으로써, 충분한 방전규모를 얻으면서 상기 흑색층의 효과를 상승시킴으로써, 밝은 부분의 콘트라스트가 약 70 : 1로 매우 높은 비율을 실현할 수 있게 된다.

또, L₄의 값과 흑 비율을 증가시키면 밝은 부분의 콘트라스트는 더욱 상승하지만, 흑 비율을 지나치게 증가시키면 셀 개구율이 감소되어 휘도가 저하된다(흑 비율이 50%에서는 약 1할 정도 휘도가 저하된다). 이 때문에, 흑 비율은 최대 60% 정도까지가 바람직하다고 생각된다.

또, 제 8 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂

60㎛, 20㎛

L₃

70㎛, 20㎛

L₄

{0.3P - (L₁ + L₂ + L₃}㎛, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛의 범위라도 동일한 효과가 얻어지는 것을 알 수 있다.

또, 상기 흑색 층의 재료에는 니켈, 크롬, 철 등의 금속산화물을 함유하는 흑색재료를 이용해도 된다.

(제 9 실시 예)

9-1. 표시 전극의 구성

도 19에 제 9 실시 예의 표시 전극의 상면도를 나타낸다. 본 제 9 실시 예에서는 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22d, 23d)를 폭이 넓게 하고, 각 전극 갭 S₁∼S₃을 이 순서로 좁게 설정하고 있다. 또, 제 9 실시 예의 최대의 특징으로서, 각 라인부(22a∼22d, 23a∼23d)를 전기적으로 접속하는 쇼트 바(22Sb1∼22Sb3, 23Sb1∼23Sb3)를 무작위로 배치하고 있다. 쇼트 바(22Sb1∼22Sb3, 23Sb1∼23Sb3)는 여기서는 y방향을 길이방향으로 하는 띠 형으로 하고 있으나, 그 밖의 형상이어도 좋다.

제 9 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛이다.

9-2. 제 9 실시 예의 효과

이상의 구성을 갖는 제 9 실시 예의 PDP에서도 제 1 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

표 2에 제 9 실시 예의 PDP에 관한 성능측정 데이터(쇼트 바의 유무, 간격과 단선발생율(회/라인), 라인 저항값 및 단선의 회복(repair)성)를 나타낸다. 여기에서는 L₄를 50㎛∼85㎛까지 변화시켰을 때의 성능측정을 하였다. 또, 여기서 말하는 「회복성」이란 단선을 일으킨 라인부(22d, 23d)를 수리할 수 있는 난이도(표 중에서는

, △, ×의 순서로 난이도가 높아지는 것을 나타낸다)를 나타내는 것이다.

이 표 2에서 알 수 있는 바와 같이, 쇼트 바를 설치한 PDP는 쇼트 바가 없는 PDP에 비해 라인 저항값이 낮고, 단선의 발생확률도 15%에서 0.4%로 저하되어 매우 효과가 높은 것을 알 수 있다. 제 9 실시 예에서는 각 전극간에 쇼트 바를 설치하여 그 위치를 무작위로 배치함으로써, 단선의 발생확률을 감소시켜서 모아레(moire)가 억제된 양호한 표시성능을 기대할 수 있다.

또, 제 9 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 하였지만, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂

60㎛, 20㎛

L₃

70㎛, 40㎛

L₄

{0.3P-(L_l + L₂ + L₃)}㎛, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

80㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

(제 10 실시 예)

도 20에 제 10 실시 예의 PDP의 격벽(30)에 따른 부분단면도를 나타낸다(도 20에서는 방전공간(38)의 지면 안쪽이 격벽(30)이 된다). 제 10 실시 예의 표시 전극패턴은 제 9 실시 예와 마찬가지이지만, 도 20에 나타내는 바와 같이, 라인부(22d, 23d)의 주 방전 갭 G측과 반대 측에 상기 라인부의 길이방향을 따라 보조격벽(제 2 격벽)(34)을 설치한 것을 특징으로 한다. 이 보조격벽(34)은 한 쌍의 표시 전극(22, 23)을 구획하면서 격벽(제 1 격벽)(30)과 직교하여 매트릭스를 형성하도록 설치되어 있다.

제 10 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛, 격벽높이 H = 110㎛, 보조격벽높이 h = 60㎛, 보조격벽정상부 폭 W_alt = 60㎛, 보조격벽 저부 폭 W_alb = 100㎛로 하고 있다.

이러한 구성에 의하면, 제 9 실시 예의 효과에 덧붙여서, 이하의 효과도 얻어진다.

표 3에 제 10 실시 예의 PDP에서 Ipg(y방향에서 인접하는 2개의 각 셀간에서 이웃하는 라인부(22d, 23d)간의 거리)를 60㎛∼360㎛로 변화시킨 경우 및 보조격벽의 유무와 크로스토크에 의한 방전오류의 유무에 관한 각 데이터를 나타낸다.

이 표 3에서 알 수 있는 바와 같이, 보조격벽(34)이 없는 경우에는 Ipg가 약 300㎛ 이하가 되면 크로스토크에 기인하는 오 방전이 발생하기 쉽다. 이것은 PDP 구동시에 있어서 표시화면이 거칠어지거나 플리커가 발생하는 원인이 된다. 한편, 제 10 실시 예에서는 보조격벽(34)에 의해 Ipg가 120㎛ 정도까지 작더라도 크로스토크 등의 오 방전이 발생하지 않아서 양호한 표시성능이 얻어지는 것을 알 수 있다. 이것은 방전에 관한 플라즈마에 의해 발생한 하전입자 등의 프라이밍 입자나 진공자외영역에서의 공명선이 보조격벽(34)에 의해 방전 셀 주변부에서 인접 셀로 확산하는 것이 억제되었기 때문이다.

여기서, 보조격벽(34)의 높이 h(도 20 참조)를 증가시키면 크로스토크의 억제효과는 증가하지만, 격벽(30)의 높이 H와 동일한 정도까지 지나치게 높이면 제조공정시에 양호하게 방전공간(38) 내를 탈기하여 방전가스를 주입할 수 없게 된다. 이 때문에, 보조격벽(34)의 높이 h는 격벽(30)의 높이 H보다 10㎛ 이상 낮은 것이 바람직하다. 구체적으로는, 50㎛ 이상 120㎛ 이하의 범위로 하는 것이 바람직하다.

또, 보조격벽(34)의 정상부 폭 W_alt 및 저부 폭 W_alb는, 너무 넓게 취하면 방전규모를 저하시키기 때문에, 구체적으로는 특히 30㎛ 이상 300㎛ 이하의 폭이 바람직하다.

또, 제 10 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁, L₂ = 35㎛, L₃ = 45㎛, L₄ = 85㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛로 하였지만, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂

60㎛, 20㎛

L₃

70㎛, 20㎛

L₄

{0.3P - (L₁ + L₂ + L₃}㎛, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

80㎛, 50㎛

W_alt

450㎛, 60㎛

h

H-10㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

또, 이 보조격벽(34)은 다른 실시 예에 적용해도 된다.

(제 11 실시 예)

11-1. 표시 전극의 구성

도 21에 제 11 실시 예의 표시 전극의 상면도를 나타낸다. 제 11 실시 예에서는 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22d, 23d)를 폭이 넓게 하며, 각 전극 갭 S₁∼S₃을 일정하게 하고 있다. 또, 제 11 실시 예의 최대의 특징으로서, 각 라인부(22a∼22d, 23a∼23d)를 전기적으로 접속하는 쇼트 바(22Sbg, 23Sbg)를 녹색을 표시하는 방전 셀(G셀) 내에 배치한 것을 특징으로 한다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 전극간격 S(S₁∼S₃) = 70㎛, 쇼트 바 선 폭 W_sb = 40㎛로 하고 있다.

11-2. 제 11 실시 예의 효과

이상의 구성에 의하면, 제 1 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

즉, 도 22는 제 11 실시 예의 PDP에서의 구동전압 파형과 방전전류 파형의 시간변화를 나타내는 그래프이다. 이 도면에서 알 수 있는 바와 같이, 제 11 실시 예에 의한 구성의 전극구조에서는 방전전류 파형이 단일 피크이기 때문에, 1회의 구동펄스에서의 방전 발광이 1㎲ 이내에 종료하고, 또 구동펄스가 상승하고 나서 방전전류가 최대값을 나타내기까지의 시간 즉, 방전지연시간이 약 0.2㎲ 정도로 짧고, 2∼3㎲ 정도에서의 고속구동이 가능하다.

이어서, 표 4는 제 11 실시 예의 PDP에서의 R, G, B 각 셀의 최소유지전압 V_susmin의 쇼트 바 의존성을 나타내는 데이터이다.

이 표에서 알 수 있는 바와 같이, 쇼트 바가 셀 내에 없는 PDP에서는 R, G, B 각 셀의 V_susmin이 다르다. 여기서, 패널 전체에서의 최소인가전압은 가장 전압값이 높은 G 셀의 V_susmin 이상으로 설정하므로, 각 셀마다 V_susmin이 다르면 구동마진의 하한이 상승하는데, 그 때문에 구동전압의 설정마진이 좁아진다.

이에 대하여 본 제 11 실시 예에서는 G 셀 내에 쇼트 바(22Sbg, 23Sbg)를 설치함으로써 V_susmin을 10V 정도 저하하는 것이 가능하게 되어 있다. 이에 따라, R, G, B 사이에서의 V_susmin의 편차가 작아지고, 인가전압의 설정 값을 저하시켜 구동전압마진을 확대하는 것이 가능해졌다. 이는 G 셀에 설치한 쇼트 바에 따라서 이 부분에서의 표시 전극(22, 23)의 면적이 증가하고, G 셀에 축적되는 벽 전하량이 증가하여 방전개시전압이 저감된 것에 의한 것이라고 생각된다.

또, 제 11 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 전극간격 S₁∼S₄ = 70㎛, 쇼트 바 선 폭 V_sb = 40㎛로 하였으나 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50㎛

S

140㎛, 10㎛

W_sb

100㎛의 범위이더라도 동일한 효과가 얻어지는 것을 알 수 있다.

(제 12 실시 예)

도 23에 제 12 실시 예의 표시 전극의 상면도를 나타낸다. 제 12 실시 예는 한 쌍의 표시 전극(22, 23)을 각각 4개의 라인부(22a∼22d, 23a∼23d)로 구성하고, 이 중 라인부(22d, 23d)를 폭이 넓게 하고, 각 전극 갭 S₁∼S₃을 주 방전 갭 G에서 멀어질수록 좁게 하고 있다. 또, 각 라인부(22a∼22d, 23a∼23d)를 전기적으로 접속하는 쇼트 바(22Sbg, 22sbr, 23Sbg, 23sbr)를 녹색을 표시하는 셀(G셀) 내와 적색을 표시하는 셀(R셀) 내에 배치한 것을 특징으로 한다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛이다.

이러한 구성은 발광효율의 향상에 덧붙여서 이하의 효과도 얻도록 이루어진 것이다.

즉, R, G, B 각 셀을 구비하는 PDP에서는 일반적으로 R, G, B 각 셀의 Ts가 서로 다르기 때문에, 기입기간에서의 어드레스방전시의 방전지연시간도 다르다. 특히, R셀 및 G셀의 Ts가 크기 때문에, 이들 셀에서의 어드레스방전의 확률이 약간 낮고, 기입불량이 비교적 발생하기 쉬운 성질이 있다. 이것은 PDP 구동시에서 플리커 등을 발생하여 화질을 저하시키는 원인이 되고 있다.

이것을 개선하는 방법으로서, 기입펄스전압을 상승시키고 Ts를 감소시켜 기입시의 방전확률을 향상시키는 방법이 있으나, 데이터 드라이버회로의 소비전력이 증가하여 소비전력을 증가시킨다는 커다란 문제점이 생긴다.

이에 대하여, 제 12 실시 예는 발광효율의 개선과 함께 상기 문제에 대해서도 해결수단이 된다. 즉, R셀 및 G셀 내에 쇼트 바를 설치하고, 이들 셀에서 부분적으로 전극면적을 증가시켜 정전용량을 늘려 Ts의 단기화를 도모한다. 이로 인하여, 종래에 비하여 어드레스방전시의 방전확률이 한자리 수 정도 향상되어 플리커 등의 어드레스불량에 의한 화질열화가 개선된다. 또, 종래보다 낮은 어드레스방전전압 (V_data)이라도 양호한 표시성능이 얻어지기 때문에, 구동전압마진을 확대시키는 것도 가능하게 된다.

여기서, 표 5는 제 2 실시 예에 의한 구성의 PDP에서의 R, G, B 각 셀의 통계지연시간 Ts의 쇼트 바 의존성을 나타낸다.

이 표 5에서 알 수 있는 바와 같이 즉, 쇼트 바가 셀 내에 없는 PDP에서는 R, G, B 각 셀의 Ts가 서로 다르기 때문에, 기입기간에서의 어드레스방전시의 방전지연 시간도 다르다. 한편, 제 12 실시 예에 의한 전극구조를 이용한 PDP는 쇼트 바를 R셀 및 G셀 내에 배치함으로써 통계지연시간이 개선되어 방전확률의 불균형이 억제되어 있어 우수한 표시성능의 PDP가 실현 가능하게 되어 있는 것을 알 수 있다.

또, 제 12 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛로 하였으나，본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

(제 13 실시 예)

도 24에 제 13 실시 예의 표시 전극의 상면도를 나타낸다. 제 12 실시 예와의 차이는 쇼트 바(22sbb, 23sbb)를 청색을 표시하는 셀(B셀) 내에만 배치한 것이다. 여기서는, 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛로 설정하고 있다.

종래의 PDP에서는 일반적으로 R, G, B 각 셀의 휘도의 밸런스를 취하기가 어렵고, 패널의 색 온도가 5000∼7000K 정도에 머물러 있다. 이 패널의 색 온도를 11000K 정도까지 향상시키기 위해서는 예를 들어, PDP 구동시의 G셀이나 R셀의 휘도를 떨어뜨려 B셀의 휘도·색도에 맞춤으로써 화이트밸런스를 취하는 방법이 이루어지고 있으나, 디스플레이의 표시 휘도가 저하된다는 큰 문제점이 있다.

이에 대하여, 제 13 실시 예는 발광효율의 개선과 함께, 상기 문제점에 대해서도 해결할 수 있도록 구성되어 있다. 즉, B셀 내에 쇼트 바(22sbb, 23sbb)를 설치함으로써 B셀에서의 전극면적을 증가시켜 G셀, R셀에 대한 상대휘도를 향상시키고 있다. 이 때문에, 종래와 같이 디스플레이의 표시 휘도를 손상시키지 않고 패널의 색 온도를 개선할 수 있다.

여기서, 표 3은 제 13 실시 예에 의한 구성의 PDP에서의 백색표시시의 색 온도의 쇼트 바 의존성을 나타낸다.

이 표에서 알 수 있는 바와 같이, 제 13 실시 예의 PDP는 B셀 내에 배치한 쇼트 바(22sbb, 23sbb)에 의해 색 온도가 9500∼13000K로 매우 높은 PDP를 실현할 수 있다.

또, 제 13 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛으로 하였지만, 제 13 실시 예는 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

(제 14 실시 예)

도 25에 제 14 실시 예의 표시 전극의 상면도를 나타낸다. 제 12 실시 예와의 차이는 쇼트 바(22sb)를 스캔 전극(22)에만 배치한 것이다. 여기서는, 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛로 설정하고 있다.

여기서, 쇼트 바(22sb)는 R, G, B 각 셀의 어떤 스캔 전극(22)에 설치해도 된다. 제 14 실시 예에서는 모든 셀에 쇼트 바(22sb)를 설치하고 있다.

이러한 구성은 발광효율의 향상에 덧붙여서, 이하의 효과도 얻도록 이루어진 것이다.

즉, 일반적으로 PDP에서는 특정한 발광 화소를 선택하는 기입기간에 앞서, 패널 내의 모든 방전 셀의 벽 전하의 상태를 균일하게 하기 위한 초기화 방전을 적어도 1 필드에 1회 이상 행할 필요가 있다. 이 초기화 시에 패널 내의 모든 방전 셀이 일제히 발광(초기화 발광)하기 때문에 구동시에 패널에서 흑색을 표시하더라도 정확히 재현되지 않아(즉, 완전한 비 점등상태가 아니기 때문에), 콘트라스트 비가 뛰어나지 않은 원인이 되고 있었다. 이 때문에, 종래의 PDP에서는 예를 들어, 콘트라스트가 500 : 1 정도였다.

이에 대하여, 제 14 실시 예의 PDP에서는 스캔 전극(22)에 설치한 쇼트 바(22sb)에 의해 스캔 전극(22)의 면적이 증가되어 당해 스캔 전극(22)에 축적되는 벽전하량이 증가된다. 이로 인하여, 벽 전압이 증가하여 방전개시전압이 저하되므로, 초기화 방전시의 패널투입전력이 저하되고, 이때의 콘트라스트가 향상되어 우수한 표시성능을 발휘할 수 있게 되어 있다.

표 7은 제 14 실시 예에 의한 구성의 PDP에서의 초기화 전압(V_set) 및 콘트라스트의 쇼트 바 의존성을 나타낸다.

이 표에서 알 수 있는 바와 같이, 쇼트 바가 없는 비교 예에 비하여 쇼트 바를 스캔 전극에 설치한 PDP(제 14 실시 예)에서는 V_set가 저하하고 있는 것을 알 수 있다. 또, 이로 인하여, 콘트라스트가 종래의 2배로 개선되어 있는 것을 알 수 있다.

또, 제 14 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛로 하였으나, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

(제 15 실시 예)

도 26에 제 15 실시 예에 의한 표시 전극의 상면도를 나타낸다. 제 14 실시 예와의 차이는 쇼트 바(22sb)를 스캔 전극(22)의 중앙(라인부(22b, 22c)의 사이)에 배치한 것이다. 여기서는, 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛로 설정하고 있다.

이러한 구성에서도 상기 제 14 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과가 얻어진다.

즉, 쇼트 바(22sb)를 스캔 전극(22)의 중앙부에 설치함으로써 셀 내에서의 발광 휘도분포가 가장 높은 주 방전 갭 G 부근의 셀 개구율을 유지하면서, 비교적 넓은 전극면적을 확보할 수 있다. 따라서, 제 15 실시 예에 의하면, 단순한 복수 라인구조의 표시 전극보다 양호한 패널 휘도가 확보된다.

표 8은 제 5 실시 예에 의한 구성의 PDP에서의 데이터전압(V_data)의 쇼트 바 의존성을 나타낸다.

이 표에서 알 수 있는 바와 같이, 쇼트 바(22sb)를 설치한 셀에서는 초기화 전압(V_set)의 저감화에 성공하고 있다.

일반적으로, 구동시의 어드레스 방전전압의 펄스에는 200∼400V/㎲ 정도의 상승속도가 필요하게 된다. 어드레스방전에 관한 무효전력 W_Ld는,

W_Ld = Cp ·V_data ² ·f

(V_data : 어드레스 방전전압, Cp : 패널정전용량, f : 기입 주파수)

로 나타내고, 데이터전압의 2승에 비례한다. 제 15 실시 예에서는 어드레스 방전전압을 종래보다 2할 정도 삭감할 수 있어, 결과적으로 무효전력 W_Ld는 종래보다 36% 정도까지 저하시킬 수 있다.

또, 제 15 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 V_sb = 40㎛로 하였으나, 본 발명은 이것에 한정하는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₃

130㎛, 10㎛

W_sb

또, 제 15 실시 예에서는 쇼트 바(22sb)를 스캔 전극(22)의 중앙(라인부 (22b, 22c의 사이)에 설치하는 예를 나타내었으나, 이 이외에 예를 들어, 라인부 (22c, 22d) 사이에 설치해도 된다.

(제 16 실시 예)

도 27에 제 16 실시 예의 표시 전극의 상면도를 나타낸다. 제 15 실시 예와의 차이는 쇼트 바(22sb)를 스캔 전극(22)의 라인부(22a, 22b)의 사이에만 배치한 것이다. 여기서는 일례로서, 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극 갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 V_sb = 40㎛로 하고 있다.

이러한 구성에서도, 상기 제 14 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과가 얻어진다.

즉, 제 16 실시 예에서는 쇼트 바(22sb)를 라인부(22a, 22b)의 사이에 배치함으로써 주 방전 갭 G 부근의 벽 전하량 혹은 벽 전압이 증가되고, V_set, V_data가 저하되어 초기화 방전이나 어드레스방전이 용이하게 발생하도록 되어 있다. 또, V_set 및 V_data의 저하에 수반되어 초기화 불량 혹은 어드레스 불량이 개선되므로, 구동마진이 넓어져서 V_sus도 저감할 수 있다. 이로 인하여, 양호하게 패널의 소비전력을 억제하는 것이 가능해진다.

여기서, 표 9는 제 16 실시 예의 PDP에서의 V_set, V_sus, V_data의 쇼트 바 의존성을 나타낸다.

이 표에서 알 수 있는 바와 같이, 쇼트 바가 없는 전극구조의 패널에 비하여 쇼트 바를 스캔 전극의 주 방전 갭 측에 설치한 패널에서는 V_set, V_sus, V_data가 모두 구동전압의 저감에 성공하고 있다.

또, 제 16 실시 예에서는 방전 셀의 각 부분의 치수를 화소 피치 P = 1.08mm, 주 방전 갭 G = 80㎛, 전극 폭 L₁∼L₃ = 40㎛, L₄ = 80㎛, 제 1 전극갭 S₁ = 90㎛, 제 2 전극 갭 S₂ = 70㎛, 제 3 전극 갭 S₃ = 50㎛, 쇼트 바 선 폭 W_sb = 40㎛ 로 하였지만, 본 발명은 이것에 한정되는 것은 아니고, 0.5mm

P

1.4mm, 60㎛

G

140㎛, 10㎛

L₁, L₂, L₃

60㎛, L₁

L₄

3L₁, 50㎛

S₁

150㎛, 40㎛

S₂

140㎛, 30㎛

S₄

130㎛, 10㎛

W_sb

100㎛의 범위라도 동일한 효과가 얻어지는 것을 알 수 있다.

또, 제 16 실시 예에서는 쇼트 바(22sb)를 R, G, B 각 색 모든 셀에 설치하면서 R, G, B 각 셀에 대응하는 쇼트 바의 면적 SbR, SbG, SbB를 SbB

SbR

SbG로 하면 R, G 각 셀의 벽 전하가 B셀의 벽 전하에 대하여 증가하고, 어드레스방전시의 Ts가 감소하여, R, G, B 각 셀간의 방전지연의 차가 저감된다는 효과가 얻어지므로 바람직하다.

(제 17 실시 예)

17-1. 표시 전극의 구성

도 28에 제 17 실시 예의 표시 전극의 상면도를 나타낸다. 제 17 실시 예의 특징은 상기한 제 1 실시 예∼제 16 실시 예와는 크게 다르다. 즉, 여기서는 표시 전극(22(23))을 라인부(221(231))와, 이것에 전기적으로 접속하면서 주 방전 갭 G측에 설치된 내측 돌출부(222(232))로 구성하고 있다. 내측 돌출부(222, 232)는 서로 상하를 평행하게 대향시킨 내부를 제거한 사다리꼴 형상의 패턴으로 하고 있다. 여기서는, 일례로서 화소 피치 P = 1.08mm, 전극길이 L = 0.37mm, W_f = 220㎛로 하였다. 또, 표시 전극(22, 23)의 라인 저항을 저하시키기 위해 내측 돌출부의 선 폭 W₂

라인부 폭 W₁로 하고 있다.

이러한 표시 전극의 패턴은 PDP 구동시의 방전전류 파형 피크가 단일하게 되도록 하면서 우수한 발광효율이 얻어지도록 설정한 것이다.

17-2. 실시 예의 효과

이상의 구성에 의해서도 제 1 실시 예와 거의 동일한 효과가 얻어진다. 즉, 방전개시시에는 비교적 가는(전극면적이 작은) 돌출부(222, 232)에서 적은 정전용량으로 방전을 개시할 수 있고, 그 후는 라인부(221, 231)의 갭으로까지 방전규모를 확대할 수 있다. 이와 같이 방전개시전압을 억제할 수 있어, 양호한 전력절감을 기대할 수 있다.

또, 이것에 덧붙여 표시 전극(22, 23)에서 발생하는 방전의 전류 파형이 단일 피크이기 때문에, 1회의 구동펄스에서의 방전 발광이 1㎲ 이내에 종료한다. 이것에 덧붙여서 구동펄스가 상승하고 나서 방전전류가 최대값을 나타내기까지의 시간(즉 방전지연시간)이 약 0.2㎲ 정도로 짧으므로, 수㎲ 정도에서의 고속구동이 가능하여 높은 그래픽성능을 기대할 수 있다.

여기서, 도 29는 제 17 실시 예의 PDP에서의 W₁=W₂로 하였을 때의 표시 전극의 면적과 휘도의 관계를 나타낸다. 도 29에서 알 수 있는 바와 같이, 전극 폭이 40㎛ 이하에서는 표시 전극의 면적이 감소하고, 방전전류가 감소하기 때문에, 휘도가 감소된다. 반대로, 전극 폭이 80㎛ 이상에서는 표시 전극 면적이 증가하여 개구율이 감소하기 때문에, 휘도가 감소된다. 이 때문에, 제 17 실시 예에서는 전극 폭(라인부와 내측 돌출부의 각 폭)이 40∼80㎛의 범위에서 패널 휘도가 극대가 된다.

한편, 발광효율은 도 29에서 각 점과 원점을 연결하는 직선의 기울기로 나타낸다. 도 29에 의하면, 발광효율을 위해서는 전극 폭이 가는 편이 좋다고 할 수 있다. 이 때문에, 실제의 제작방법을 고려하면, 전극 폭은 각각 40

W₁

80(㎛), 10

W₂

40(㎛)로 하는 것이 바람직하다.

또, 제 17 실시 예에서는 방전 셀의 각 부분의 치수는 화소 피치 P = 1.08mm, 격벽간격을 화소 피치 P의 3분의 1, 전극길이 L = 0.37mm, W_f = 220㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.9mm

P

1.4mm, 0.05mm

L ＜0.4mm, 0.08mm

W_f

0.4mm의 범위이더라도 동일한 효과를 얻을 수 있다.

또, 돌출부(222, 232)의 y방향 측면부를 격벽(30)에 가까운 위치에 배치하면, 격벽(30) 근처의 형광체 층(31∼33)의 벽 전하를 이용하여 방전규모가 커지므로 바람직하다. 이것은 이하의 제 18 실시 예∼제 24 실시 예 중 어디에 적용해도 된다.

(제 18 실시 예)

도 30에 제 18 실시 예에 의한 표시 전극의 상면도를 나타낸다. 제 17 실시 예와 차이는 돌출부(222, 232)가 중공의 직사각형상패턴으로 되어 있는 것이다.이 때, 전극선 폭은 제 17 실시 예와 동일한 목적으로 W₂

W₁로 설정하고 있다.

이러한 구성에 의하면, 거의 제 17 실시 예와 동일한 효과가 얻어지는 외에, 이하의 효과를 얻을 수 있다.

도 31은 제 18 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계이다. 이 도면에서 알 수 있는 바와 같이, 전극 폭이 40㎛ 이하에서는 전극면적이 감소하여 방전전류가 감소하기 때문에, 휘도가 감소하고, 반대로, 전극면적이 70㎛ 이상에서는 전극면적의 증가에 의해 개구율이 감소하기 때문에, 휘도가 감소한다. 이 때문에, 제 18 실시 예에서는 전극 폭이 50∼80㎛의 범위에서 휘도가 극대가 된다. 한쪽의 발광효율은 도 31에서는 각 점과 원점을 연결하는 곡선의 기울기로 나타내기 때문에, 전극 폭은 가는 편이 좋은 것을 알 수 있다. 이것의 실제의 제작조건을 감안하여 정리하면 전극 폭은 각각 40

W₁

70(㎛), 10

W₂

40(㎛)가 바람직하다.

또, 제 18 실시 예에서는 일례로서 화소 피치 P =1.08mm, 격벽 간격을 화소 피치 P의 3분의 1, 전극길이 L = 0.37mm, W_f = 220㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.9mm

P

1.4mm, 0.05mm

L＜0.4mm, 0.08mm

W_f

0.4mm의 범위이더라도 동일한 효과를 얻을 수 있다.

(제 19 실시 예)

도 32의 (a), (b)에 제 19 실시 예에 관한 표시 전극의 상면도를 각각 나타낸다. 도 32의 (a)는 사다리꼴 돌출부를 갖고, 도 32의 (b)는 삼각형 돌출부를 갖는 표시 전극(22, 23)의 구성을 나타낸다. 이들의 제 19 실시 예와 제 17 실시 예와의 주된 차이는 주 방전 갭 G로부터 멀어질수록 돌출부 폭 W₂, W₃의 폭을 이 순서로 가늘게 한 점에 있다.

이러한 구성에 의해서도 제 17 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

즉, PDP 구동시에서, 폭이 넓은 돌출부 폭 W₂를 갖는 돌출부(222)부분에서 충분한 양의 정전용량을 확보함으로써, 주 방전 갭 G 부근에서 원활하게 방전을 개시한 후, 방전 플라즈마가 방전전극(여기서는 표시 전극)의 외측으로 성장하는 성질을 이용하여 돌출부 폭 W₃을 가늘게 해도 양호한 방전규모가 얻어진다. 이 가는 돌출부 폭 W₃에 의해 방전 플라즈마를 형광체가 도포된 격벽(30) 부근까지 유도하여 플라즈마 밀도의 저하가 억제된다. 이에 따라, 종래보다 방전에 필요하던 정전용량이 작아져 PDP의 소비전력을 절감할 수 있다.

여기서, 도 33은 제 19 실시 예에 의한 구성의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계를 나타낸다. 이 도면에서 알 수 있는 바와 같이, 전극 폭이 50㎛ 이하에서는 전극면적이 감소하여 방전전류가 감소하기 때문에, 휘도가 감소한다. 또, 전극 폭이 120㎛ 이상에서는 전극면적이 증가하여 개구율이 감소하기 때문에, 휘도가 감소한다. 이 밸런스를 취하기 위해, 제 19 실시 예에서는 전극 폭이 80∼120㎛의 범위에서 휘도가 극대가 된다. 한편, 발광효율은 각 점과 원점을 연결하는 직선의 경사로 나타내기 때문에, 전극 폭은 가는 편이 좋다. 이 때문에, 전극 폭은 각각 50

W₁

100(㎛), 10

W₂

50(㎛)가 바람직하다. 또, W₃에서는 10

W₃

40(㎛)의 범위가 바람직하다.

(제 20 실시 예)

도 34의 (a), (b)에 제 20 실시 예에 관한 표시 전극의 상면도를 각각 나타낸다. 도 34의 (a), (b)에 나타내는 바와 같이, 제 20 실시 예의 표시 전극(22, 23)은 모두 라인부(221, 231)와, y방향을 길이로 하는 띠 형상의 내측 돌출부(222, 232)를 구비하고 있다. 셀 내에서 하나의 표시 전극(22(23))에는 2개의 내측 돌출부(222(232))를 형성하고 있다. 여기서는, 전극 폭의 관계를 W₂

W₁로 하고 있고, 상기 제 17 실시 예와 동일한 효과를 도모하고 있다.

또, 제 20 실시 예의 특징으로서, 도 34의 (a)에 나타내는 예에서는 2개의 내측 돌출부(222(232)) 사이의 라인부(221(231)) 폭 W₃이 굵게 되어 있고, 당해 라인부(221(231))의 전기저항값을 저하시키면서 PDP 구동시의 초기화 발광을 상기 라인부(221(231))에서 차폐함으로써, 콘트라스트 비를 향상시킬 수 있도록 되어 있다.

또, 도 34의 (b)에 나타내는 예에서는 표시 전극(22, 23)에 외측 돌출부(223, 233)를 형성하고 있다. 이로 인하여, PDP 구동시에 라인부(221, 231)로부터 외측으로까지 방전규모를 확보할 수 있게 되어 있다.

도 35는 제 20 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계를 나타낸다. 도 35에서 알 수 있는 바와 같이, 전극 폭이 40㎛ 이하에서는 전극면적이 감소하여 방전전류가 감소하기 때문에, 패널 휘도가 저하된다. 반대로, 전극 폭이 70㎛ 이상에서는 전극면적의 증가에 의해 셀 개구율이 감소하여 패널 휘도가 저하된다. 이 밸런스를 취하기 위해, 제 20 실시 예에서는 전극 폭이 40∼70㎛의 범위에서 휘도가 극대가 되므로 바람직하다. 한편, 발광효율은 도 35에서, 각 점과 원점을 연결하는 직선의 기울기로 나타내기 때문에, 전극 폭은 가는 편이 좋다. 이 때문에, 전극 폭으로서는 각각 40

W₁

70(㎛), 10

W₂

70(㎛)가 바람직하다.

계속해서, 도 36에 제 20 실시 예에서의 셀의 휘도분포의 시산(試算) 결과를 나타낸다. 휘도분포는 전극을 분할하여 분할된 각 부분의 전극면적에 비례하여 휘도 분포의 적분값을 분배하여, 각각의 분포가 서로 중첩하는 셀 내부의 휘도분포로 하고, 셀 개구부로부터 가시광이 인출되는 것으로 하여 시산을 행하였다.

도 36에서 알 수 있는 바와 같이, 플라즈마 생성부분(방전개시부분)이 셀의 중심부(주 방전 갭 G 부근)에 있고, 셀의 외측으로 향하여 플라즈마가 성장하기 때문에, 셀의 중심부분의 휘도가 높다. 이 때문에, 띠 형상의 내측 돌출부(222, 232)를 갖는 본 제 20 실시 예에서는 플라즈마 생성부분과 성장부분의 중앙을 따라 셀 개구부가 확보되어 있기 때문에, 양호한 패널 휘도와 발광효율이 얻어지도록 되어 있다.

여기서, 표 10에 제 17 실시 예와 제 20 실시 예의 PDP의 패널 휘도와 발광효율의 비교를 나타낸다.

이 표에서 알 수 있는 바와 같이, 제 20 실시 예의 PDP는 고휘도이며 우수한 PDP를 실현할 수 있다. 이것은 내측 돌출부(222, 232)와 외측 돌출부(223, 233)를 조합하여 표시 전극(22, 23)을 구성하였기 때문이라고 생각된다.

또, 제 20 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 격벽간격을 화소 피치 P의 3분의 1, 전극길이 L = 0.37mm, 내측 돌출부의 합계 폭 W_f = 220㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고 0.9mm

P

1.4mm, 0.05mm

L＜ 0.4mm, 0.08mm

W_f

0.4mm의 범위이더라도 동일한 효과가 얻어진다.

(제 21 실시 예)

도 37의 (a), (b)에 제 21 실시 예의 표시 전극의 상면도를 나타낸다. 제 17 실시 예와의 차이는 내측 돌출부(222, 232)의 형상을 중공의 삼각형상 또는 중공의 포탄형상으로 하고, 서로 대향하는 내측 돌출부(222, 232)의 정점이 어긋나도록 표시 전극(22, 23)의 형상패턴을 셀 중심점에 대하여 점대칭으로 배치한 것이다. 이와 같이 내측 돌출부(222, 232)의 정점이 어긋나도록 배치하면 특히, 셀 크기가 작은 경우에 비교적 큰 표시 전극을 형성할 수 있다. 또, 방전 플라즈마의 이동거리(확대규모)가 길어지기(커지기) 때문에, 보다 많은 형광체 표면을 여기하는 것이 가능하게 되어 패널 휘도의 향상을 기대할 수 있는 이점이 있다.

이러한 구성에 의해서도 제 17 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과도 기대할 수 있다.

도 38은 제 21 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 표시 전극의 면적과 패널 휘도의 관계를 나타낸다. 도 38에서 알 수 있는 바와 같이, 전극 폭이 50㎛ 이하에서는 전극면적이 감소하여 방전전류가 감소하기 때문에, 휘도가 감소하고, 반대로, 전극 폭이 80㎛ 이상에서는 전극면적의 증가에 의해 개구율이 감소하기 때문에, 휘도가 감소된다. 이 때문에, 도 6의 전극패턴에서는 전극 폭이 50∼80㎛의 범위에서 휘도가 극대가 된다. 한편, 발광효율은 각 점과 원점을 연결하는 직선의 기울기로 나타내기 때문에, 전극 폭은 가는 편이 좋다. 이 때문에, 전극 폭은 각각 50

W₁

80(㎛), 10

W₂

50(㎛)가 바람직하다.

이어서, 표 11에 제 17 실시 예와 제 21 실시 예의 패널 휘도 및 발광효율의 비교를 나타낸다.

이 표에서 알 수 있는 바와 같이, 제 21 실시 예의 PDP는 제 17 실시 예의 PDP 이상으로 우수한 발광효율과 고휘도를 갖고 있는 것을 알 수 있다.

또, 제 21 실시 예에서는 일례로서 화소 피치 P = 1.08mm, 격벽 간격을 화소 피치 P의 3분의 1, 전극길이 L = 0.37mm, W_f = 220㎛로 하였으나, 본 발명은 이것에 한정되는 것은 아니고, 0.9mm

P

1.4mm, 0.05mm

L< 0.4mm, 0.08mm

W_f

0.4mm의 범위이더라도 동일한 효과가 얻어진다.

(제 22 실시 예)

22-1. 표시 전극의 구성

도 39의 (a), (b)에 제 22 실시 예에 의한 표시 전극의 상면도를 나타낸다. 제 22 실시 예에서는 도 39가 나타내는 바와 같이, 우선 유지 전극(23)이 라인부와 돌출부(232a, 232b)로 구성되어 있고, 이로 인하여 y방향 상하로 향하여 마름모꼴(도 39의 (a)) 또는 변형 육각형(도 39의 (b))의 돌출부가 설치된다. 그리고, 이들 돌출부(232a, 232b)와 대향하도록 라인부(22a, 22b)로 구성되는 스캔 전극(22)이 설치되어 있다. 이러한 구성에 의해, 제 22 실시 예에서는 셀 내에 주 방전 갭이 2개소 설치되어 있다. 도 39에서 라인부(22a, 22b, 231)의 폭 W₁은 돌출부(232a, 232b)의 폭 W₂보다 가늘게 형성되어 있고, 라인부(22a, 22b, 231)에서의 정전용량의 저감이 도모되고 있다.

이러한 구성에 의하면, 제 17 실시 예와 거의 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

표 12에 제 17 실시 예와 제 22 실시 예에서의 표시 전극과 패널 휘도 등의 성능비교 데이터를 나타낸다.

이 표에서 알 수 있는 바와 같이, 제 17 실시 예에 비하여 제 22 실시 예에서는 패널 휘도 및 발광효율이 높은 것을 알 수 있다. 유지방전은 PDP 구동시에서 주 방전 갭 G 부근으로부터 시작되고, 이 주 방전 갭 G 부근의 발광 휘도가 가장 높은 것이 알려져 있다. 이 때문에, 주 방전 갭 G를 2개소 갖는 제 22 실시 예에서는 우수한 패널 휘도를 발휘할 수 있었던 것으로 생각된다.

또, 제 22 실시 예에서는 스캔 전극(22)의 라인부(22a, 22b) 사이에 유지 전극(23)이 삽입되는 구성을 나타내었으나, 이것과는 반대로, 유지 전극(23)을 라인부(23a, 23b)로 구성하고, 이 사이에 스캔 전극(22)이 삽입되어 설치하도록 해도 된다.

(제 23 실시 예)

도 40의 (a), (b)에 제 23 실시 예에서의 표시 전극의 상면도를 나타낸다. 제 22 실시 예와의 차이는 셀 내에 유지 전극(23)이 삽입되도록 스캔 전극(22)의 라인부(22a, 22b)를 설치하고, 당해 라인부(22a, 22b)로부터 유지 전극(23)에 대향하여 중공사다리꼴형상(도 40의 (a)) 혹은 중공 삼각형상(도 40의 (b))의 돌출부(222a, 232a)를 설치함으로써 셀 내에 2개소의 주 방전 갭 G를 확보하고 있는 점이다.

이러한 구성은 이하의 이유에 의해 이루어진 것이다.

즉, 최근 들어 본 발명자들은 AC형 PDP에서의 셀 내의 방전이 발생할 때의 플라즈마의 성장과정을 Xe 발광의 시간공간분해측정 등에 의해 상세하게 검토해왔다. 그리고, 동일 플레이트면 상에 형성된 한 쌍의 표시 전극(22, 23)에서는 방전에 관한 플라즈마는 주 방전 갭 G에 면한 양극 측의 표시 전극의 측단부로부터 발생하고, 음극 측의 표시 전극의 측단부로 향하여 글로우가 성장하여 당해 방전이 셀 내 전체로 확산되는 것을 발견하였다. 또, 이것과 거의 동시에, 상기 양극 측의 표시 전극 상에도 발광 개소가 생기고, 그 발광위치는 방전이 지속되는 기간 중에 거의 불변인 것을 관찰하였다.

제 23 실시 예는 이 성질을 이용한 것으로, 유지방전을 시작하는 2개의 주 방전 갭 G가 셀 내의 중앙부분에 위치하고, 이 2개의 주 방전 갭 G에서 생긴 충분한 휘도의 방전이 서서히 돌출부(222a, 232a)를 따라 라인부(221a, 231a)에까지 넓어지도록 하고 있다.

표 13에 제 17, 22, 23 실시 예의 각 PDP에서의 표시성능비교(패널 휘도 및 발광효율의 비교)를 나타낸다.

이 표에서 알 수 있는 바와 같이, 다른 제 17 실시 예 및 제 22 실시 예에 비하여, 상기 효과에 의해 제 23 실시 예의 패널휘도 및 발광효율이 가장 우수하다는 것을 알 수 있다.

또, 제 23 실시 예에서는 제 22 실시 예와 마찬가지로, 표시 전극 패턴을 그대로 하고 스캔 전극(22)과 유지 전극(23)을 교체한 구조로 해도 된다.

(제 24 실시 예)

도 41의 (a), (b)에 제 24 실시 예의 표시 전극의 상면도를 나타낸다. 제 24 실시 예의 특징은 표시 전극(22, 23)이 라인부(221, 231)와, y방향을 길이방향으로 하는 띠 형상의 라인 형상 돌출부(도 41의 (a)) 또는 갈고리형상 돌출부(도 41의 (b))로 구성되어 있는 것이다. 이들 예에서는, 도 41의 (a)에서는 돌출부(222, 232)의 최단거리가 주 방전 갭 G가 되고, 도 41의 (b)에서는 돌출부(232)의 선단(돌출부(222))과 돌출부(232)(돌출부(222)의 선단)의 최단거리가 이것에 상당한다.

이러한 구성에 의해서도 제 17 실시 예와 동일한 효과가 얻어지는 외에, 이하의 효과도 얻어진다.

즉, 종래는 주 방전 갭 G를 크게 확보함으로써 발광효율을 향상시키는 경우가 있으나, 이것을 위해서는 일반적으로 높은 방전개시전압이 필요하게 된다. 이 대책으로서 셀 내의 방전가스압을 저하시키거나 방전가스 중의 Xe 농도를 저하시켜 방전개시전압을 억제하는 방법이 있으나, 이것에 의하면 패널 휘도가 저하되므로 발광효율이 우수하지 않게 되는 문제점이 있었다.

이에 대하여, 제 24a 및 24b 실시 예에서는 한 쌍의 표시 전극(22, 23)이 형성하는 주 방전 갭 G의 영역(제 24a 및 24b 실시 예에서는 돌출부(222, 232)의 y방향을 따른 측면)을 넓게 확보함으로써, 갭 값이 작아도 양호한 발광효율이 얻어지게 되어 있다.

다음의 표 14에 제 17 실시 예와 제 24a 및 24b 실시 예에 의한 PDP의 성능비교 데이터를 나타낸다.

이 표에서 알 수 있는 바와 같이, 제 24a 및 24b 실시 예에서는 패널휘도 및 발광효율이 모두 우수한 성능을 갖고 있는 것을 알 수 있다. 이것은 y방향을 따라 긴 돌출부(222, 232)에 충분한 정전량이 확보되어 양호한 방전규모와 발광효율이 확보되었기 때문이라고 생각된다.

본 발명은 텔레비전 특히, 고 선명도의 재현화상이 가능한 하이 텔레비전에 적용이 가능하다.

도 1은 제 1 실시 예의 표시 전극의 상면도.

도 2는 구동전압 파형과 방전전류 파형의 시간변화의 관계를 나타내는 파형도.

도 3은 점등전압(구동전압)과, 주 방전 갭 G와 전극간격 S(= S₁ = S₂)의 차 S-G의 관계에 의해 나타낸 방전전류 피크 횟수의 관계를 나타내는 그래프.

도 4는 제 2 실시 예에 관한 표시 전극패턴의 상면도.

도 5는 제 2 실시 예의 PDP에서의 주 방전 갭 G, 제 1 전극 갭 S₁, 제 2 전극 갭 S₂와 방전전류 피크 수의 관계를 나타내는 그래프.

도 6은 제 3 실시 예에 관한 표시 전극의 상면도.

도 7은 제 3 실시 예의 PDP에서의 주 방전 갭 G, 평균전극간격 S_ave, 각 전극간격차 △S와 방전전류 피크 수의 관계를 나타내는 그래프.

도 8은 제 2 실시 예 및 제 3 실시 예의 성능 비교도.

도 9는 제 4 실시 예에 관한 표시 전극의 상면도.

도 10은 제 4 실시 예의 PDP에서의 방전 발광 파형의 일례를 나타내는 그래프.

도 11은 제 5 실시 예에 관한 표시 전극의 상면도.

도 12는 제 5 실시 예에 의한 구성의 PDP에서의 주 방전 갭 G에 대한 제 1 전극 갭 S₁비(S₁/G)와, 전극 갭 비율(α= S_n ₊₁/S_n)에 관한 방전전류 피크 횟수의 관계를 나타내는 그래프.

도 13은 제 6 실시 예에 관한 표시 전극의 상면도.

도 14는 제 6 실시 예의 PDP에서의 구동전압 파형과 방전전류 파형의 시간변화의 관계를 나타내는 그래프.

도 15는 제 8 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 16은 제 6 실시 예 및 제 7 실시 예의 PDP에서의 전력-휘도 곡선을 나타내는 그래프.

도 17은 제 8 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 18은 제 8 실시 예의 PDP에서 L₄를 변화시킨 경우의 흑(黑) 비율과 명(明)개소 콘트라스트의 관계를 나타내는 그래프.

도 19는 제 9 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 20은 제 10 실시 예의 PDP의 격벽(30)에 따른 부분단면도를 나타내는 도면.

도 21은 제 11 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 22는 제 11 실시 예의 PDP에서의 구동전압 파형과 방전전류 파형의 시간변화를 나타내는 그래프.

도 23은 제 12 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 24는 제 13 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 25는 제 14 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 26은 제 15 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 27은 제 16 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 28은 제 17 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 29는 제 17 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 표시 전극의 면적과 휘도의 관계를 나타내는 그래프.

도 30은 제 18 실시 예에 의한 표시 전극의 상면도를 나타내는 도면.

도 31은 제 18 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계를 나타내는 그래프.

도 32는 제 19 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 33은 제 19 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계를 나타내는 그래프.

도 34는 제 20 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 35는 제 20 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 전극면적과 휘도의 관계를 나타내는 그래프.

도 36은 제 20 실시 예에서의 셀의 휘도분포의 시산(試算)결과를 나타내는 그래프.

도 37은 제 21 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 38은 제 21 실시 예의 PDP에서의 W₁ = W₂로 하였을 때의 표시 전극의 면적과 패널 휘도의 관계를 나타내는 그래프.

도 39는 제 22 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 40은 제 23 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 41은 제 24 실시 예의 표시 전극의 상면도를 나타내는 도면.

도 42는 일반적인 교류면 방전형 PDP의 주요구성을 나타내는 부분적인 단면사시도.

도 43은 PDP의 복수 쌍의 표시 전극(22, 23)(N행)과 복수의 어드레스전극 (28)(M행)이 형성하는 매트릭스를 나타내는 그래프.

도 44는 종래의 PDP를 이용한 화상표시장치의 블록개념도.

도 45는 PDP의 각 전극(스캔 전극, 유지 전극, 어드레스전극)에 각각 인가하는 구동파형의 일례를 나타내는 도면.

도 46은 종래의 교류구동형 PDP에서, 각 색 256계조를 표현하는 경우의 서브필드의 분할방법을 나타내는 도면.

Claims

대향하여 설치된 한 쌍의 기판 사이에 방전가스가 봉입된 복수의 셀이 매트릭스형상으로 배치되고, 상기 한 쌍의 기판 중 제 1 기판의 제 2 기판에 대향하는 면 상에 유지 전극 및 스캔 전극을 한 쌍으로 하여 이루어지는 복수 쌍의 표시 전극이 복수의 셀에 걸치는 상태로 배치된 가스방전패널에 있어서,

상기 유지 전극 및 상기 스캔 전극 각각은,

상기 매트릭스의 행 방향으로 연장된 복수 개의 라인부를 가지고,

또한, 상기 복수의 셀 중에서 랜덤하게 선택된 셀에서, 인접하는 2개의 라인부끼리를 전기적으로 접속하는 접속부를 구비하며,

한 쌍의 유지 전극 및 스캔 전극 사이를 주 방전 갭,

유지 전극 및 스캔 전극을 구성하는 각 라인부끼리의 간극을 라인부 갭으로 한 때,

상기 라인부 갭을 30㎛ 이상으로 하고,

상기 주 방전 갭과 상기 라인부 갭은 구동시에 상기 표시 전극의 방전전류 파형의 피크가 단일하게 되도록 설정되어 있는 가스방전패널.
제 1항에 있어서,

상기 주 방전 갭은 상기 라인부 갭보다 크게 되도록 설정되어 있는 가스방전패널.
제 1항에 있어서,

상기 복수 개의 라인부는 3개 이상인 가스방전패널.
제 1항에 있어서,

상기 라인부 갭의 피치는 상기 주 방전 갭에서 멀어짐에 따라서 좁아지는 가스방전패널.
제 4항에 있어서,

상기 라인부 갭의 피치는 등비급수적 또는 등차급수적으로 좁아지는 가스방전패널.
제 3항에 있어서,

상기 매트릭스의 열 방향에 따른 셀 크기가 480㎛∼1400㎛의 범위인 가스방전패널.
제 3항에 있어서,

셀 중에서의 모든 라인부 갭의 평균값을 S, 주 방전 갭의 값을 G로 할 때, G-60㎛
S
G + 20㎛의 관계식이 성립하는 가스방전패널.
제 1항에 있어서,

주 방전 갭에서 가장 먼 위치에 있는 라인부의 폭이 그 이외의 라인부의 폭 또는 모든 라인부의 평균 폭보다 광폭인 가스방전패널.
제 8항에 있어서,

상기 라인부의 폭은 상기 주 방전 갭에서 멀어짐에 따라서 두꺼워지는 가스방전패널.
제 8항에 있어서,

상기 복수 개를 n, 상기 매트릭스의 열 방향에 따른 셀 크기를 P, 주 방전 갭에서 가장 먼 위치에 있는 라인부의 폭을 L_n, 모든 라인부의 평균값을 L_ave로 할 때, 관계식 L_ave
L_n
{0.35P - (L₁ + L₂ + …… L_n _-1)}이 성립하는 가스방전패널.
제 1항에 있어서,

상기 주 방전 갭에서 가장 먼 위치에 있는 라인부의 저항값 R이 0.1Ω
R
80Ω의 범위의 값인 가스방전패널.
제 1항에 있어서,

주 방전 갭에 가장 가까운 제 1 라인부의 폭이 그 외의 라인부의 폭보다 좁 은 가스방전패널.
제 1항에 있어서,

주 방전 갭에 가장 가까운 제 1 라인부와 이에 인접하는 제 2 라인부의 각각의 폭이 그 외의 라인부의 폭 또는 라인부의 평균 폭보다 좁은 가스방전패널.
제 13항에 있어서,

상기 제 1 라인부의 폭을 L₁, 상기 제 2 라인부의 폭을 L₂로 한 때, 0.5L_ave
L₁ 및 L₂
L_ave의 각 관계식이 성립하는 가스방전패널.
제 1항에 있어서,

상기 접속부는 주 방전 갭에 가장 근접하는 라인부 갭보다도 먼 라인부 갭에 설치되어 있는 가스방전패널.
제 1항에 있어서,

상기 유지 전극 및 상기 스캔 전극은 모두 금속전극인 가스방전패널.
제 16항에 있어서,

상기 금속전극은 Cr/Cu/Cr의 적층 구조체 또는 Ag, Pt, Au, Al, Ni, Cr 중 적어도 어느 하나로 구성되어 있는 가스방전패널.
제 1항 또는 제 2항에 있어서,

상기 매트릭스의 행 방향을 길이방향으로 하여 배치된 복수의 제 1 격벽과, 당해 매트릭스의 열 방향을 길이방향으로 하여 배치된 복수의 제 2 격벽에 의해 상기 복수의 셀이 배치되어 있는 가스방전패널.
제 18항에 있어서,

상기 제 2 격벽의 높이는 상기 제 1 격벽보다 10㎛ 이상 낮은 가스방전패널.
제 18항에 있어서,

상기 제 2 격벽의 폭은 30㎛ 이상 300㎛ 이하의 범위로 설정되어 있는 가스방전패널.
제 18항에 있어서,

상기 제 2 격벽의 높이는 50㎛ 이상 120㎛ 이하의 범위로 설정되어 있는 가스방전패널.
제 1항에 있어서,

상기 표시 전극의 방전전류 파형이 단일하게 됨에 따라 나타나는 단일 피크의 발광 파형의 반값 폭을 Thw로 할 때, 50ns
Thw
700㎲의 범위인 가스방전패널.
제 1항에 있어서,

상기 제 1 기판과 상기 표시 전극 사이에 당해 표시 전극의 패턴에 맞춰서 흑색 층이 배치되어 있는 가스방전패널.
제 23항에 있어서,

상기 흑색 층은 니켈, 크롬, 철 중 적어도 어느 하나의 금속산화물, 또는 산화루테늄을 함유하는 가스방전패널.