KR100878411B1 - 캐패시터 내장 세라믹 기판 제조 방법 - Google Patents
캐패시터 내장 세라믹 기판 제조 방법 Download PDFInfo
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Abstract
도전성 비아홀을 통해 내부전극과 외부단자전극이 전기적으로 연결된 구조를 갖는 캐패시터 내장 세라믹 기판의 제조 방법에 있어서, 저유전율을 갖는 복수의 세라믹 시트와 글라스 시트 및 상기 글라스 시트보다 큰 유전율을 갖는 적어도 하나의 고유전체 박막을 마련하는 단계; 상기 글라스 시트 표면에 상기 내부전극을 형성하는 단계; 상기 고유전체 박막의 상기 도전성 비아홀이 통과할 영역에 상기 비아홀의 직경보다 큰 직경을 갖는 개구부를 형성하는 단계; 상기 글라스 시트 사이에 상기 고유전체 박막이 배치되고 최외곽층에 상기 세라믹 시트가 배치되도록 상기 글라스 시트, 고유전체 박막 및 세라믹 시트를 적층하고 상기 도전성 비아홀을 형성하는 단계; 상기 세라믹 시트의 노출된 표면에 상기 도전성 비아홀과 접촉하는 상기 외부단자전극을 형성하는 단계; 및 상기 외부단자전극이 형성된 적층구조물을 소성하여 상기 고유전체 박막 물질을 상기 글라스 시트 내로 확산시키는 단계를 포함하는 캐패시터 내장 세라믹 기판의 제조 방법이 개시된다.
고유전율, 저유전율, 캐패시터, 세라믹, 기판, 다층
Description
도 1은 종래의 캐패시터 내장 세라믹 기판의 측단면도이다.
도 2 내지 도 7은 본 발명의 캐패시터 내장 세라믹 기판 제조 방법의 공정 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
21a, 21b: 저유전율 세라믹 시트 22a-22d: 저유전율 글라스 시트
23a, 23b: 고유전체 박막 24a-24c: 내부전극
25a-25c: 도전성 비아홀 26a-26c: 외부단자전극
27a, 27b: 고유전체 확산 영역 28: 저유전율 영역
본 발명은 캐패시터를 내장한 세라믹 기판을 제조하는 방법에 관한 것으로, 더욱 상세하게는 외부단자전극과 내부전극을 전기적으로 연결하는 도전성 비아홀 주변에 저유전율을 갖는 영역이 형성되게 함으로써 상기 도전성 비아홀과 내부전극 사이에 기생 캐패시턴스가 발생하는 것을 방지할 수 있는 캐패시터를 내장한 세라믹 기판의 제조 방법에 관한 것이다.
최근 휴대용 전자기기 등에 포함되는 전자부품을 소형화 하기 위해서 반도체 소자를 배치하기 위한 세라믹 기판 등의 내부에 캐패시터 등과 같은 수동 소자를 내장하는 기술이 개발되어 왔다.
특히, TTL(Transistor Transistor Logic) 소자 또는 반도체 소자는 해당 회로에서의 출력이 특정 상태서 다른 상태로 변화할 때 전원라인에 큰 충격 전류가 발생할 수 있으므로, 이러한 충격 전류를 제거하기 위한 캐패시터를 TTL 소자 또는 반도체 소자의 전원 단자와 접지 사이에 반드시 구비하게 된다. 이러한 충격 전류를 제거하기 위한 캐패시터를 디커플링 캐패시터(Decoupling Capacitor)라고 한다. 상기 디커플링 캐패시터는 반도체 소자의 전원라인에 반드시 구비되어야 하므로, 이 디커플링 캐패시터를 반도체 소자를 배치하기 위한 세라믹 기판에 내장하게 되면 부품의 소형화에 많은 도움이 될 수 있다.
도 1은 종래의 캐패시터를 내장한 다층 세라믹 기판의 단면도이다. 종래의 캐패시터 내장 다층 세라믹 기판(10)은 복수의 세라믹 기판(11a, 11b, 12a, 12b)과 내부전극(13a-13c)과 외부단자전극(14a-14c)과 도전성 비아홀(via-hole)(15a-15c)를 포함하여 구성된다. 상기 내부전극(13a-13c)들 사이에서 캐패시턴스가 형성되 고, 각 내부전극(13a-13c)과 도전성 비아홀(15a-15c)로 각각 연결된 외부단자전극(14a-14c)이 캐패시터의 두 단자로 사용될 수 있다.
한편, 세라믹 기판에 내장된 캐패시터를 디커플링 캐패시터로 사용하기 위해서는 충분한 캐패시턴스를 확보하여야 하는데, 이를 위해, 상기 세라믹 기판(11a, 11b, 12a, 12b), 특히 내부전극(13a-13c) 사이에 배치되는 세라믹 기판(12a, 12b)은 통상적인 HTCC(High Temperature Cofired Ceramic) 또는 LTCC(Low Temperature Cofired Ceramic) 기판보다 높은 유전율(통상, "하이(High) K"라고도 함)을 갖는 재료로 형성되어야 한다.
그러나, 고유전율 재료로 세라믹 기판을 형성하는 경우에, 상기 내부전극(13a-13b)과 도전성 비아홀(15b-15c) 사이에도 고유전율 재료가 배치되기 때문에 원하지 않는 기생 캐패시턴스가 상기 내부전극(13a-13b)과 도전성 비아홀(15b-15c) 사이에 형성된다. 이러한 기생 캐패시턴스로 인해, 설계 시 기판에 내장된 캐패시터를 통해 얻고자 하는 효과를 얻을 수 없게 되는 문제점이 발생하게 된다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 고유전율 재료를 사용함으로써 충분한 캐패시턴스를 확보하면서 동시에, 내부전극과 도전성 비아홀 사이에서 발생하는 기생 캐패시턴스의 발생을 최소화할 수 있는 캐패시터 내장 세라믹 기판의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 기술적 구성으로서 본 발명은,
도전성 비아홀을 통해 내부전극과 외부단자전극이 전기적으로 연결된 구조를 갖는 캐패시터 내장 세라믹 기판의 제조 방법에 있어서,
저유전율을 갖는 복수의 세라믹 시트와 글라스 시트 및 상기 글라스 시트보다 큰 유전율을 갖는 적어도 하나의 고유전체 박막을 마련하는 단계;
상기 글라스 시트 표면에 상기 내부전극을 형성하는 단계;
상기 고유전체 박막의 상기 도전성 비아홀이 통과할 영역에 상기 비아홀의 직경보다 큰 직경을 갖는 개구부를 형성하는 단계;
상기 글라스 시트 사이에 상기 고유전체 박막이 배치되고 최외곽층에 상기 세라믹 시트가 배치되도록 상기 글라스 시트, 고유전체 박막 및 세라믹 시트를 적층하고 상기 도전성 비아홀을 형성하는 단계;
상기 세라믹 시트의 노출된 표면에 상기 도전성 비아홀과 접촉하는 상기 외부단자전극을 형성하는 단계; 및
상기 외부단자전극이 형성된 적층구조물을 소성하여 상기 고유전체 박막 물질을 상기 글라스 시트 내로 확산시키는 단계
를 포함하는 캐패시터 내장 세라믹 기판의 제조 방법을 제공한다.
바람직하게, 상기 고유전율 박막은, BaTiO3를 포함할 수 있다.
바람직하게, 상기 글라스 시트, 고유전체 박막 및 세라믹 시트를 적층하고 상기 도전성 비아홀을 형성하는 단계는, 상기 글라스 시트 사이에 상기 고유전체 박막이 배치되도록 상기 글라스 시트와 상기 고유전체 박막을 적층하는 단계; 상기 글라스 시트와 상기 고유전체 박막의 적층 구조물에 도전성 비아홀을 형성하는 단계; 상기 세라믹 시트에 도전성 비아홀을 형성하는 단계; 및 상기 도전성 비아홀이 형성된 세라믹 시트 및 상기 글라스 시트와 상기 고유전체 박막의 적층 구조물을 적층하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것이 아니며, 단지 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 상세한 설명에 참조되는 도면에서, 실질적으로 동일한 구성요소는 동일한 참조부호를 사용하여 설명될 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
도 2 내지 도 7은 본 발명의 캐패시터 내장 세라믹 기판의 공정 단면도이다. 도 2 내지 도 7을 참조하여, 본 발명의 캐패시터 내장 세라믹 기판의 제조 방법을 공정 순서대로 상세히 설명하기로 한다.
먼저, 도 2에 도시된 바와 같이 저유전율을 갖는 복수의 세라믹 시트(21a, 21b)와 글라스 시트(22a-22d) 및 고유전체 박막(23a, 23b)을 마련한다. 도 2는 추후 공정에서 내부전극 등을 형성한 후 적층될 순서대로 상기 세라믹 시트(21a, 21b)와 글라스 시트(22a-22d) 및 고유전체 박막(23a, 23b)을 도시하고 있으며, 추후 공정에서 형성될 도전성 비아홀이 형성될 위치(h1-h3)를 점선으로 도시하고 있다.
상기 복수의 세라믹 시트(21a, 21b)는 통상적인 HTCC 세라믹 분말 또는 LTCC 세라믹 분말을 이용하여 제조된 저유전율을 갖는 세라믹 시트이다. 또한, 상기 글라스 시트(22a-22d)는 글라스 재료를 첨가하여 제조된 세라믹 시트일 수 있다. 상기 글라스 재료로는 통상적으로 알려진 다양한 글라스 재료들이 적용될 수 있다. 예를 들어, 상기 공지의 글라스 재료로는 붕규산 글라스, 붕규산 아연계 글라스, 리튬 규산계 글라스, PbO계 글라스, BaO계 글라스, ZnO계 글라스 등이 사용될 수 있다. 또한, 상기 고유전체 박막(23a, 23b)은 고유전율 재료를 첨가한 세라믹 시트의 일종으로서, 상기 고유전율 재료로는 BaTiO3를 사용할 수 있다.
이어, 도 3에 도시된 것과 같이, 상기 글라스 시트(22a-22d) 표면에 상기 내부전극(24a-24c)을 형성한다. 상기 내부전극(24a-24c)은 도전성 금속 물질을 스크 린 프린트하는 방식으로 형성될 수 있다. 더하여, 상기 내부전극(24a-24c)은, 도전성 비아홀이 통과할 위치(h2-h3)에 상기 도전성 비아홀의 직경보다 큰 직경의 오픈영역이 형성되도록 인쇄될 수 있다.
이어, 도 4에 도시된 것과 같이, 고유전체 박막(23a, 23b)에 개구부(O1-O3)를 형성한다. 상기 개구부(O1-O3)는 도전성 비아홀이 통과할 영역(h2, h3)을 포함하도록 펀칭 공정에 의해 형성되는 것으로, 상기 개구부(O1-O3)의 직경(d2)은 상기 도전성 비아홀의 직경(d1)보다 충분히 큰 직경을 갖도록 형성된다. 이는 추후 공정에서 상기 고유전체 박막(23a, 23b)의 재료가 글라스 시트 내로 확산되더라도, 확산이 이루어진 영역(고유전율 영역)과 상기 도전성 비아홀 사이에 충분한 거리를 확보하기 위해서이다. 예를 들어, 상기 글라스 시트의 두께가 4 내지 10 ㎛인 경우, 상기 고유전체 박막(23a, 23b)과 상기 도전성 비아홀 사이의 거리는 100 내지 150 ㎛를 확보할 수 있도록 상기 개구부(O1-O3)가 형성될 수 있다.
이어 도 5에 도시된 바와 같이, 상기 글라스 시트(22a-22d) 사이에 상기 개구부가 형성된 고유전체 박막(23a, 23b)이 배치되고 최외곽층에 상기 세라믹 시트(21a, 21b)가 배치되도록 상기 글라스 시트(22a-22d), 고유전체 박막(23a, 23b) 및 세라믹 시트(21a, 21b)를 적층하고 상기 도전성 비아홀을 형성한다.
바람직하게, 이 공정은 다음과 같은 세부 공정들로 이루어질 수 있다. 먼저, 상기 글라스 시트(22a-22d) 사이에 상기 개구부가 형성된 고유전체 박막(23a, 23b) 이 배치되도록 상기 글라스 시트(22a-22d)와 고유전체 박막(23a, 23b)를 적층한 후, 펀칭 공정을 이용하여 비아홀을 형성한 후, 상기 비아홀에 도전성 금속 물질을 채워넣어 도전성 비아홀(25b, 25c)를 먼저 형성한다. 이어, 최외곽층으로 배치되는 상기 세라믹 시트(21a)에 펀칭 공정을 이용하여 비아홀을 형성한 후, 상기 비아홀에 도전성 금속 물질을 채워넣어 도전성 비아홀을 형성한다. 이어, 상기 도전성 비아홀이 형성된 세라믹 시트(21a) 및 상기 글라스 시트(22a-22d)와 상기 고유전체 박막(23a, 23b)의 적층 구조물을 적층하여 최종 적층 구조물을 완성할 수 있다. 도 5는 상기 도전성 비아홀이 형성된 세라믹 시트 및 상기 글라스 시트와 상기 고유전체 박막의 적층 구조물을 완성한 이 후의 공정단면도를 도시한 것이다.
상기 공정은 최종적으로 형성될 적층 구조물, 즉 최외곽에 상기 세라믹 시트(21a, 21b)가 배치되고 그 사이에 상기 글라스 시트(22a-22d)와 상기 고유전체 박막(23a, 23b)이 배치된 구조를 갖는 적층 구조물을 완성한 후, 펀칭 공정을 이용하여 비아홀을 형성하고 비아홀에 도전성 물질을 채워넣는 공정이 될 수도 있다.
이어, 도 6에 도시된 바와 같이, 최외곽에 배치된 세라믹 시트(21a)의 노출면에, 도전성 비아홀(25a-25c)와 전기적으로 접촉하는 외부단자전극(26a-26c)를 형성한다.
최종적으로, 도 7에 도시된 바와 같이, 최종 적층 구조물을 소성하여 상기 고유전체 박막을 구성하는 고유전율 재료를 상기 글라스 시트 내로 확산시킨다. 이 러한 공정을 통해, 세라믹 다층 기판 내의 내부 전극 사이에는 고유전율 재료가 확산된 영역(27a)가 형성됨으로써 내부전극 사이에는 높은 캐패시턴스를 확보할 수 있게 된다. 또한, 선행 공정에서, 고유전체 박막의 도전성 비아홀이 통과하는 영역에 도전성 비아홀의 직경보다 충분히 큰 직경을 갖는 개구부를 형성하였기 때문에 소성공정에 의해 고유전율 재료가 확산되더라도, 도전성 비아홀(25a-25c)에 인접한 영역에는 그대로 저유전율의 글라스 시트 재료가 배치된다. 이로써, 도전성 비아홀(25a-25c)와 내부전극(24a-24c) 사이에는 고유전율 재료가 배치되지 않음으로써 도전성 비아홀(25a-25c)과 내부전극(24a-24c) 사이에 발생하는 기생 캐패시턴스를 최소화 할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따르면, 내부전극과 내부전극 사이에는 고유전율을 갖는 재료가 배치되게 함으로써 충분한 캐패시턴스를 확보할 수 있으면서, 이와 동시에 내부전극과 도전성 비아홀 사이에는 저유전율의 재료가 배치되게 함으로써 내부전극과 도전성 비아홀 사이에서 발생하는 기생 캐패시턴스의 발생을 최소화할 수 있는 효과가 있다.
Claims (3)
- 도전성 비아홀을 통해 내부전극과 외부단자전극이 전기적으로 연결된 구조를 갖는 캐패시터 내장 세라믹 기판의 제조 방법에 있어서,저유전율을 갖는 복수의 세라믹 시트와 글라스 시트 및 상기 글라스 시트보다 큰 유전율을 갖는 적어도 하나의 고유전체 박막을 마련하는 단계;상기 글라스 시트 표면에 상기 도전성 비아홀이 통과할 영역에 상기 비아홀의 직경보다 큰 직경의 오픈영역이 형성된 상기 내부전극을 형성하는 단계;상기 고유전체 박막의 상기 도전성 비아홀이 통과할 영역에 상기 비아홀의 직경보다 큰 직경을 갖는 개구부를 형성하는 단계;상기 글라스 시트의 내부전극이 형성되지 않은 면들 사이에 상기 개구부가 형성된 고유전체 박막이 배치되고 최외곽층에 상기 세라믹 시트가 배치되도록 상기 글라스 시트, 고유전체 박막 및 세라믹 시트를 적층한 적층 구조물을 형성하는 단계;상기 적층 구조물의 외부면으로부터 상기 내부전극과 접촉하는 상기 도전성 비아홀을 형성하는 단계;상기 적층 구조물의 외부면에 상기 도전성 비아홀과 접촉하는 상기 외부단자전극을 형성하는 단계; 및상기 외부단자전극이 형성된 상기 적층 구조물을 소성하여 상기 고유전체 박막 물질을 상기 글라스 시트 내로 확산시키는 단계를 포함하는 캐패시터 내장 세라믹 기판의 제조 방법.
- 제1항에 있어서, 상기 고유전율 박막은,BaTiO3를 포함하는 것을 특징으로 하는 캐패시터 내장 세라믹 기판의 제조 방법.
- 제1항에 있어서,상기 글라스 시트, 고유전체 박막 및 세라믹 시트를 적층하고 상기 도전성 비아홀을 형성하는 단계는,상기 글라스 시트 사이에 상기 고유전체 박막이 배치되도록 상기 글라스 시트와 상기 고유전체 박막을 적층하는 단계;상기 글라스 시트와 상기 고유전체 박막의 적층 구조물에 도전성 비아홀을 형성하는 단계;상기 세라믹 시트에 도전성 비아홀을 형성하는 단계; 및상기 도전성 비아홀이 형성된 세라믹 시트 및 상기 글라스 시트와 상기 고유전체 박막의 적층 구조물을 적층하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장 세라믹 기판의 제조 방법.
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| US6985349B2 (en) | 2001-12-13 | 2006-01-10 | Harris Corporation | Electronic module including a low temperature co-fired ceramic (LTCC) substrate with a capacitive structure embedded therein and related methods |
| JP2006196877A (ja) | 2004-12-02 | 2006-07-27 | E I Du Pont De Nemours & Co | 厚膜コンデンサ、内部に厚膜コンデンサを埋め込んだプリント基板、ならびにそのようなコンデンサの形成方法およびプリント基板の形成方法 |
-
2007
- 2007-01-25 KR KR1020070007897A patent/KR100878411B1/ko not_active IP Right Cessation
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