KR100872897B1

KR100872897B1 - Ｐｆｃ 및 안정기 제어 ｉｃ

Info

Publication number: KR100872897B1
Application number: KR1020067023440A
Authority: KR
Inventors: 토마스 제이. 리바리치
Original assignee: 인터내쇼널 렉티파이어 코포레이션
Priority date: 2004-04-08
Filing date: 2005-04-08
Publication date: 2008-12-10
Also published as: WO2005101921A8; GB2428526A; KR20070009679A; EP1736037A2; EP1736037A4; WO2005101921A3; CN101208997A; US20050225265A1; WO2005101921A2; US7977893B2; GB0621355D0; GB2428526B; FI20065645L; DE112005000783T5; US20080054824A1; US7298099B2

Abstract

IRS21681D는 모든 타입의 형광 램프(lamp)들을 구동하도록 설계된 완전히 통합되고 완전히 보호되는 600V 안정기 제어 IC이다. IRS21681D는, 안정기 성능을 증가 시키기위해 부가적인 개선점을 가지며, 널리 보급된 IR2166 제어 IC를 기초로 하고 있다. PFC 회로는 임계 전도 모드에서 동작하고, 높은 RF, 낮은 THD, 그리고 DC 버스 조절을 제공한다. IRS21681D 특징은, 프로그램가능한 예열, 실행 주파수들, 프로그램가능 예열 시간, 프로그램가능 점화 램프(ramp), 프로그램가능 PFC 과전류 보호, 그리고 프로그램가능 엔드-오브-라이프 보호를 포함한다. 램프 발화의 고장으로부터 보호, 필라멘트 고장으로부터의 보호, 엔드-오브-라이프 보호, DC 버스 부족-전압 재설정과 같은 (자동 재시작 기능뿐만 아니라) 광범위한 보호 특징들이 설계에 포함된다. IRS2168D은 추가로 폐-루프 하프-브리지 점화 전류 조절과 신규한 폴트 카운터를 가진다. IRS21681D는 IRS2168D와 달리 점화 동안 램핑 업하고 첫번째 과전류 폴트에서 셧다운 한다. IRS21681D와 IRS2168D 두 가지 모두는 16-핀 PDIP 또는 16-핀 좁은 몸체 SOIC 패키지들 가운데 어느 하나 내에서 이용 가능하다.

안정기, IC, PFC

Description

ＰＦＣ 및 안정기 제어 ＩＣ{PFC AND BALLAST CONTROL IC}

본 출원은 가출원 제60/560,875호(2004.04.08. 출원)의 우선권을 주장하며, 상기 가출원을 기초로 한다. 그리고 상기 가출원은 참조로 본원에 편입된다.

본 출원은 그 전체가 본원에 참조로 편입되는 미국 가출원 제60/482,334호(IR-2199 PROV)(2003.06.24. 출원)와 관련되어 있다. 상기 '334 가출원은 IR2166(S)와 IR2167(S) PFC 안정기 제어 IC(본원에서 배경기술의 대상이 된다)의 세부적인 설명을 포함한다. 상기 '334 가출원은 또한 미국 특허 제6,617,805호와 몇몇의 다른 특허들과 공개된 논문들을 참조하고, 모두 참조로 본원에 편입된다. 또한 제10/875,474호(2004.06.23. 출원)와; 제10/615,710호(2003.07.08. 출원)를 참조하라(양쪽 모두 참조로 본원에 편입된다).

본 발명은 안정기 제어 IC에 관한 것이다. 특히 형광 램프들을 구동하기 위한 것이고, 그리고 더 상세히는 IC 상에 부가적인 PFC 회로를 가지는 안정기 제어 IC에 관한 것이다.

본 발명의 몇몇 양상들은 널리 보급된 IR2166과 IR2167 안정기 제어 IC(이들 모두 International Rectifier Corporation에 의해 제조된 것이다.)에 신뢰성과 부가적인 기능들을 제공할 수 있다. 상세한 설명은 www.irf.com에서 얻을 수 있으며 상기 언급된 관련 출원과 논문들, 특히 제60/482,344호에서도 얻을 수 있다. 따라서, 배경기술의 상세한 설명은 자유롭게 얻을 수 있고 본원 포함될 필요는 없다.

본 발명의 몇몇 양상들은 International Rectifier IRS21681D와 IRS2168D 역률 보정 및 안정기 제어 IC 내에 통합되고, 또한 이 기술분야의 당업자들에 의해 다른 디바이스들과 환경에 적합하게 될 수도 있다.

IRS21681D는 모든 타입의 형광 램프(lamp)들을 구동하도록 설계된 완전히 통합되고 완전히 보호되는 600V 안정기 제어 IC이다. IRS21681D는, 안정기 성능을 증가 시키기위해 부가적인 개선점을 가지며, 널리 보급된 IR2166 제어 IC를 기초로 하고 있다. PFC 회로는 임계 전도 모드(cirtical conduction mode)에서 동작하고, 높은 RF, 낮은 THD, 그리고 DC 버스 조절을 제공한다. IRS21681D 특징은, 프로그램가능한 예열, 실행 주파수들, 프로그램가능 예열 시간, 프로그램가능 점화 램프(ramp), 프로그램가능 PFC 과전류 보호, 그리고 프로그램가능 엔드-오브-라이프(end-of-life) 보호를 포함한다. 램프 발화의 고장으로부터 보호, 필라멘트 고장으로부터의 보호, 엔드-오브-라이프 보호, DC 버스 부족-전압 재설정(reset)과 같은 (자동 재시작 기능뿐만 아니라) 광범위한 보호 특징들이 설계에 포함된다.

IRS2168D은 추가로 폐-루프 하프-브리지(half-bridge) 점화 전류 조절과 신규한 폴트 카운터(fault counter)를 가진다. IRS21681D는 IRS2168D와 달리 점화 동안 램핑 업(ramping up)하고 첫번째 과전류 폴트에서 셧다운(shut down)한다.

IRS21681D 상태도(도 4)를 참조하면, 점화 또는 실행 모드로부터 폴트 모드로 가기 위해서 단지 CS 핀(CS pin) > 1.25 V인 단일 이벤트(event)가 필요하다는 것을 알 수 있다. 예열 모드에서, CS 핀 과전류는 디스에이블된다. 타이밍도(도 8)에서 아래쪽에 있는 확대된 이미지들을 참조하라. 가운데 이미지는 점화 램프(ramp)를 보여준다. 그리고 전류는 램핑 업하고 안정기는, CS > 1.25 V이면 바로, 셧오프(shut off)(폴트 모드)한다는 것을 알 수 있다.

IRS2168D 상태도(도 5)를 참조하면, CS 핀 과전류는 예열 모드와 실행 모드에서 인에블 되지만 폴트 모드로 가기 위해서는 60 싸이클의 연속 폴트들(내부 폴트 카운터)을 필요로 한다는 것을 알 수 있다. 점화 동안, 폴트 모드는 디스에이블된다. 대신에 점화 조절 회로는 CS 핀이 1.25 V로 제한되도록 하고, 따라서 최대 점화 전류와 안정기 출력단의 전압을 제한한다. 전류가 점화의 지속 시간 동안 조절되는 것을 보여주는 타이밍도(도 9)를 또한 참조하라.

IRS21681D와 IRS2168D 두 가지 모두는 16-핀 PDIP 또는 16-핀 좁은 몸체 SOIC 패키지(16-pin narrow body SOIC package)들 가운데 어느 하나 내에서 이용 가능하다.
본 발명에서 제공되는 형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC는, 상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며, 상기 안정기 제어 및 드라이버 회로는 상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하고, 상기 전류 감지 신호들을 수신하며 그리고 상기 출력단에서의 과전류 폴트에 응답하여, 탐지 신호를 제공하며, 그리고 상기 탐지 신호에 응답하여 상기 드라이브 회로가 상기 드라이브 신호들을 제공하는 것을 멈추게 하도록 하는 폴트 탐지 회로를 포함한다.
본 발명에서 제공되는 형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 방법은, 상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 수정함으로써 상기 전류 감지 신호들에 응답하는 단계와; 상기 전류 감지 신호들을 수신하며 그리고 상기 출력단에서의 과전류 폴트에 응답하여, 탐지 신호를 제공하며, 그리고 상기 탐지 신호에 응답하여 상기 드라이브 회로가 상기 드라이브 신호들을 제공하는 것을 멈추게 하도록 하는 단계를 포함한다.

IC의 특징들은 아래에서 요약된다:

하나의 IC 내에 PFC, 안정기 제어, 그리고 하프-브리지 드라이버(half-bridge driver)

임계-전도 모드 부스트-타입(boost-type) PFC

프로그램가능 PFC 과전류 보호

프로그램가능 하프-브리지 과전류 보호

프로그램가능 예열 주파수

프로그램가능 예열 시간

프로그램가능 점화 램프(ramp)

프로그램가능 실행 주파수

전압-제어 오실레이터(Votage-Controlled Oscillator, VCO)

엔드-오브-라이프 윈도우 비교기 핀

DC 버스 부족-전압 리세트(reset)

램프(lamp) 제거/자동-재시작 셧다운 핀

내부 부트스트랩(bootstrap) MOSFET

내부 15.8V(IRS2168D 내에서는 15.6V) 제너 클램프 다이오드(zener clamp diode)(V_CC 상에서)

마이크로파워 스타트업(micropower startup)(200μA)

래치 내성(latch immunity) 및 ESD 보호

IRS2168D는 추가로 다음을 가진다.

폐-루프 전류 조절

내부 60-이벤트 전류 감지 업/다운 폴트 카운터

IRS21681D 대 IR2166 비교

새로운 PFC 과전류 감지 핀

증가된 VBUS 조절 전압 공차(tolerance)

증가된 PFC 온-타임 범위(on-time range)

감소된 PFC 최소 온-타임

새로운 VCO 오실레이터 및 프로그램가능 점화 램프

고정된 내부 1.2㎲(IRS2168D에서는 1.4㎲) HO 및 LO 데드타임(deadtime)

노(No) CPH 내부 충전 전류(VCC에 연결된 RCPH)

노 폴트 카운터(IRS2168D에서는, CS 핀 폴트 카운터는 점화 모드를 제외한 모든 모드들에서 활성화된다.)

점화 및 실행 동안 인에이블(enable)되는 단일-이벤트 과전류(IRS2168D에서는,새로운 폐-루프 점화 전류 조절)

증가된 SD 핀 셧다운 전압 스레시홀드 히스테리시스(threshold hysteresis)

30 ㎂ OTA에 대한 변경된 EOL 핀 내부 2 V 바이어스(bias)

내부 부트스트랩 MOSFET

본 발명의 다른 특징들과 장점들은 첨부되는 도면을 참조하여 다음에 나오는 본 발명의 실시예들의 설명으로부터 명백하게 될 것이다.

도 1은 IC의 일반적인 응용을 보여주는 배선도이다.

도 2와 도 3은 각각 IRS21681D와 IRS2168D 칩의 배선 블록도이다.

도 4와 도 5는 각각 IRS21681D와 IRS2168D의 동작 모드를 보여주는 상태도이다.

도 6과 도 7은 각각 IRS21681D와 IRS2168D 내에서의 리드 할당(lead assignment)들과 정의(definition)들을 보여준다.

도 8은 IRS21681D의 안정기 섹션(section)에 대한 타이밍도를 보여준다.

도 9는 IRS2168D의 안정기 섹션에 대한 타이밍도를 보여준다.

도 10은 스타트-업 및 서플라이 회로를 보여준다.

도 11은 스타트-업 동안 V_CC 서플라이 전압 대 시간의 관계를 보여주는 그래프이다.

도 12는 예열 회로를 보여주는 배선 블록도이다.

도 13은 예열 및 오실레이터 기능들에 관한 타이밍도이다.

도 14는 점화 회로를 보여준다.

도 15는 점화 조절에 관한 타이밍도이다.

도 16은 폴트 카운터에 대한 타이밍도이다.

도 17은 부스트 컨버터(boost converter)의 배선도이다.

도 18은 라인 입력 전압의 반 사이클을 동안, 사인파 라인 입력 전압(실선), 평활화된 사인파 라인 입력 전류(점선), 그리고 삼각파 PFC 인덕터 전류를 보여주는 그래프이다.

도 19는 PFC 제어 회로의 단순화된 배선도이다.

도 20은 PFC 제어 회로의 세부화된 블록도이다.

도 21은 인덕터 전류와 PFC 핀, ZX 핀, 그리고 OC 핀 신호들을 보여주는 타 이밍도이다.

도 22는 AC 라인 제로-크로싱(AC line zero-crossing)들 가까이에서의 온-타임 조절(modulation)을 보여주는 타이밍도이다.

도 23은 컴포넌트 값을 선택하는데 사용하기 위한 RFMIN 대 주파수의 그래프이다.

다음의 기능적인 설명들은 주로 IRS2168D를 설명하는 것이고 두 실시예들 간의 차이는 이미 언급되었다.

안정기 섹션

부족-전압 락-아웃 모드( Under - voltage Lock - Out Mode , UVLO )

부족-전압 락-아웃 모드(UVLO)는 VCC가 IC의 턴-온 스레시홀드 아래에 있을 때의 IC 상태로 정의된다. IC의 다른 모드들을 식별하기 위해, 도 5에서의 상태도를 참조하라. IRS2168D 부족전압 락-아웃은 400㎂ 보다 적은 초 저 서플라이 전류(ultar low supply current)를 유지하도록 설계되고, 그리고, 하이-사이드(high-side) 및 로우-사이드(low-side) 출력 드라이버들이 활성화되기 전에 IC가 완전히 기능을 다하는 것을 보증하도록 설계된다. 도 10은 스너버 차지 펌프(snubber charge pump)와 함께 IRS2168D의 마이크로-파워 스타트-업 전류를 사용하는 하프-브리지 출력(R_VCC, C_VCC1, C_VCC2, C_SNUB, D_CP1그리고 D_CP2)으로부터의 효율적인 전압 서플라이를 보여준다.

VCC 커패시터들(C_VCC1과 C_VCC2)은, 서플라이 저항(R_VCC)를 통과하는 전류에서 IC에 의해 유도된 스타트-업 전류를 뺀 전류에 의해 충전된다. 이 저항은는 안정기에 대해서, 원하는 AC 라인 입력 전압 턴-온 스레시홀드를 설정하도록 선택된다. VCC에서의 전압이 IC 스타트-업 스레시홀드(UVLO+)를 초과하고 SD 핀이 4.5 볼트 이하일때, IC는 턴온되고 LO는 발진하기 시작한다. VCC에서의 커패시터들은 IC 동작 전류 증가로 인해 방전하기 시작한다(도 11). 하이-사이드 서플라이 전압(VB-VS)은, 커패시터(C_BS)가 각 LO 스위칭 싸이클의 LO 온-타임 동안 내부 부트스트랩 MOSFET를 통해 충전됨에 따라, 증가하기 시작한다. VB-VS 전압이 하이-사이드 스타트-업 스레시 홀드(UVBS+)를 초과하면, HO는 발진(oscillate)하기 시작한다. 내부 부트스트랩 MOSFET의 RDSon으로 인하여, UVBS+ 이상으로 VB-VS를 충전하는데, 수 사이클의 LO가 소요될 수 있다.

LO와 HO가 모두 발진할 때, 외부 MOSFET들(MHS와 MLS)는 50% 듀티 싸이클(duty cycle), 그리고 1.6㎲의 비-오버랩핑(non-overlapping) 데드타임으로 턴온 및 턴오프 된다. 하프-브리지 출력(핀 VS)은 DC 버스 전압과 COM 사이에서 스위칭을 시작한다. LO의 턴-오프와 HO의 턴-온 사이의 데드타임 동안, 하프-브리지 출력 전압은, 스너버 커패시터(C_NUB)에 의해 결정된 dv/dt 비율로, COM에서 DC 버스 전압으로 전이한다. 스너버 커패시터가 충전함에 따라, 전류는 차지 펌프 다이오드(charge pump diode)(D_CP2)를 통해 VCC로 흐를 수 있다. 하프-브리지 출력의 수 스위칭 싸이클 후에, IC의 내부 15.6V 제너 클램프와 차지 펌프는 서플라이 전압으로서 역할한다. 커패시터(C_VCC2)는 VCC 방전 시간 동안 IC 전류를 공급하며, 차지 펌프가 서플라이 역할을 하기 전에 VCC가 UVLO- 이하로 감소하지 않도록 충분히 커야한다. 커패시터(C_VCC1)은 노이즈 필터링(noise filtering)을 위해 공급되며, VCC와 COM 사이에 직접 그리고 가능한 가깝게 놓여 지고, 0.1㎌보다 더 작으면 안 된다. 저항 R1과 R2는, 하프-브리지의 하드-스위칭(hard-switching) 동안 또는 램프 점화 동안, 차지 펌프로부터 VCC로 흐를 수 있는 고 전류를 제한하기 위해 필요하다. 내부 부트 스트랩 MOSFET와 서플라이 커패시터(C_BS)는 하이 사이드 드라이버 회로에 대한 서플라이 전압을 포함한다. UVLO 모드 동안, 하이-사이드 및 로우-사이드 드라이버 출력(HO와 LO)은 모두 로우(low)이고, 내부 오실레이터는 디스에이블(disable)되고, 그리고 핀 CPH는 예열 시간을 재설정하기 위해 내부적으로 COM에 연결된다.

예열 모드( Preheat Mode , PH )

VCC가 UVLO 파저티브-고잉 스레시홀드(positive-going threshhold)(UVLO+)를 초과할 때, IRS2168D는 예열 모드로 들어간다. 핀 CPH를 COM에 연결하는 내부 MOSFET는 턴오프 되고, 그리고 외부 저항(도 12)은 외부 예열 타이밍 커패시터(CPH)를 충전하기 시작한다. LO 및 HO는, 더 높은 소프트-스타트 주파수(soft-start frequency)에서 발진하기 시작하고, 예열 주파수로 빠르게 램핑 다운하기 시작한다. VCO 핀은 내부 MOSFET를 통해 COM에 연결되고, 그래서 예열 주파수는, 저항들(RFMIN과 RPH)의 병렬 결합에 의해 형성된 FMIN에서의 등가 저항에 의해, 결정된다. 핀 CPH에서의 전압이 2/3*VCC를 초과하고 IC가 점화 모드에 들어갈 때 까지, 주파수는 예열 주파수로 유지된다. 예열 모드 동안, 핀 CS 의 과전류 보호와 60-싸이클 연속 과전류 폴트 카운터 모두 인에이블(enable)된다. PFC 회로는 고-이득 모드(PFC 섹션을 참조)에서 동작하고, 그리고 DC 버스 전압이 일정한 레벨에서 조절되도록 한다.

점화 모드( Ignition Mode , IGN )

IRS2168D 점화 모드는, CPH가 1/3*VCC에서 2/3*VCC까지 충전하는 제 2 시간으로서 정의된다. 핀 CPH의 전압이 제 1 시간 동안 2/3*VCC를 초과하면, 핀 CPH는 내부 MOSFET를 통해 1/3*VCC까지 빠르게 방전된다(도 13과 도 14 참조). 내부 MOSFET가 턴오프 되고 그리고 핀 CPH 의 전압은 다시 증가하기 시작한다. 핀 VCO에서의 내부 MOSFET는 턴오프 되고 그리고 저항 RPH는 COM으로부터 분리된다. FMIN 핀에서의 등가 저항은, 핀 VCO에서의 외부 커패시터(C_VCO)와 저항 R_PH에 의해 프로그램된 비율로, 병렬 결합(RPH//RFMIN)에서 RFMIN로 증가한다. 이것은 동작 주파수가 예열 주파수로부터 점화 주파수를 통과하여 최종 실행 주파수까지 부드럽게 램핑 다운하도록 한다. 이 점화 램핑 동안, 주파수는 램프를 점화하기 위해 램프 출력단의 공진 주파수를 통과하여 스위핑(sweeping) 한다.

핀 CS 의 과전류 스레시홀드는 비-발화(non-strike) 또는 개방-필라멘트 램프(lamp) 폴트 조건에 대항하여 안정기를 보호한다. 핀 CS 의 전압은, 외부 전류 감지 저항 RCS를 통해 흐르는, 로우어 하프-브리지(lower half-bridge) MOSFET 전류에 의해 정의된다. 이 저항은 안정기 출력단의 최대 피크 점화 전류(그리고 그에 따른 피크 점화 전압)를 프로그램한다. 만약 이 전압이 1.25V의 내부 스레시홀드를 초과한다면, 점화 조절 회로는 VCO 전압을 약간 방전시켜 주파수를 약간 증가시킨다(도 15참조). CS 핀에서 VCO 핀으로의 싸이클 별 피드백(cycle-by-cycle feedback)은 각 싸이클의 주파수를 조절하여, 점화 모드의 전체 지속 시간 동안 전류의 진폭을 제한할 것이다. CPH가 상기 제 2 시간 동안 2/3*VCC를 초과하면, IC는 실행 모드로 들어가고 폴트 카운터는 인에이블(ebable)된다. 점화 조절은 실행 모드 내에서 활성화된 채로 유지될 것이나, 60 연속 과전류 폴트들 후에는 폴트 모드로 들어가고 게이트 드라이버 출력들 HO, LO 및 PFC는 로우(low)로 래치(latch)될 것이다. 점화 모드 동안, PFC 회로는 고-이득 모드로 동작하고, DC 버스 전압이 일정한 레벨로 조절되도록 한다. 고-이득 모드는 DC 버스가 램프 점화 또는 점화 조절 동안 감소하지 않도록 한다.

실행 모드( Run Mode , RUN )

일단, VCC가 상기 제 2 시간 동안 2/3*VCC를 초과하면, IC는 실행 모드로 들어간다. CPH는 VCC까지 계속 충전된다. 동작 주파수는 (점화 램핑 후에) 최소 주파수에 있고, FMIN 핀의 외부 저항(RFMIN)에 의해 프로그램된다. 만약 하드-스위칭이 임의의 시간에 하프-브리지에서 발생한다면(개방-필라멘트, 램프 제거, 등), 전류 감지 저항(RCS) 양단 전압은 1.25 볼트의 내부 스레시홀드을 초과할 것이고 폴트 카운터는 카운팅을 시작할 것이다(도 14 참조). 만약 연속 과전류 폴트들의 수가 60을 초과한다면, IC는 폴트 모드로 들어가며, 게이트 드라이버 출력들 HO, LO 및 PFC는 로우로 래치될 것이다. 실행 모드 동안, 엔드-오브-라이프(end-of-life:EOL) 윈도우(window) 비교기와 DC 버스 부족-전압 리세트(DC Bus Under-voltage Reset) 모두 인에이블(enable) 된다.

DC 버스 부족-전압 리세트(DC Bus Under-voltage Reset)

만약 DC버스가 브라운-아웃 라인 조건(brown-out line condition) 또는 과-부하 상태 동안에 너무 낮게 감소한다면, 램프 공진 출력단은 공진 주변으로 쉬프트(shift) 할 수 있다. 이것은 하프-브리지 스위치에 손상을 줄 수 있는 하프-브리지에서의 하드 스위칭을 일으키거나, DC 버스가 너무 많이 감소하여 램프가 꺼질 수 있다. 이로부터 보호하기 위해, VBUS 핀은 3.0V 부족-전압 리세트 스레시홀드를 포함한다. IC가 실행 모드에 있고 VBUS 핀에서의 전압이 3.0V 이하로 감소할 때, VCC는 내부 MOSFET를 통해 UVLO- 스레시홀드로까지 방전될 수 있고 모든 게이트 드라이버 출력들은 로우 래치될 것이다. 적절한 안정기 설계를 위해, 설계자는, AC 라인 입력 전압이 안정기의 최소 정격 입력 전압 이하로 떨어질 때까지, DC 버스가 하락하지 않도록 PFC 섹션의 과전류 한계를 설정해야 한다(PFC 섹션 참조). PFC 과전류 한계가 올바르게 설정되면, DC 버스 전압은, 로우-라인 상태(low-line conditions) 동안 과전류에 도달할 때, 감소하기 시작할 것이다. VBUS 핀에서 측정된 전압은 내부 3.0V 스레시홀드 이하로 감소할 것이며, 안정기는 명료하게(cleanly) 턴오프 될 것이다. 그러면, VCC로의 풀-업 저항(pull-up resistor)(RVCC)은, AC 입력 라인 전압이 VCC가 UVLO+를 초과하는 상태로 다시 충분히 높이 증가할 때, 안정기를 다시 턴온시킬 것이다. RVCC는 최소 특정 안정기 입력 전압에서 안정기를 턴온시키도록 설정되어야 하고, PFC 과전류는 이 레벨 이하의 수준으로 설정되어야 한다. 이 히스테리시스(hysteresis)는 결과적으로 안정기의 명료한(clean) 턴온 및 턴오프를 가능하게 할 것이다.

SD / EOL 및 CS 폴트 모드( SD / EOL and CS Fault Mode )

만약에 SD/EOL 핀에서의 전압이 3V를 초과하거나 실행 모드 동안 1 이하로 감소한다면, 엔드-오브-라이프(EOL) 폴트 상황이 발생하고, IC는 폴트 모드로 들어간다. LO, HO, 및 PFC 게이트 드라이버 출력들은 '로우' 상태로 모두 래치 오프된다. CPH가 예열 시간을 재설정하도록 COM으로 방전되고, VCO는 주파수를 재설정하기 위하여 COM으로 방전된다. 폴트 모드를 빠져나오기 위해, VCC는 UVLO- 이하로 감소될 수 있고(안정기 파워 오프) 또는 SD 핀은 5V 이상으로 증가될 수 있다(램프 제거). 이들 중 어떤 것도 IC가 UVLO 모드로 들어가게 할 것이다(상태도 도 5를 참조). 일단 VCC가 UVLO+ 이상이고(안정기 파워 온) SD가 5V 이상으로 올라갔다 다시 3V 이하로 내려오면(램프 재-삽입), IC는 예열 모드로 들어가서 다시 발진하기 시작할 것이다.

전류 감지 기능은, CS 핀에서의 전압이 LO의 60 연속 싸이클 동안 1.25V보다 커진 후에만, IC가 폴트 모드로 들어가게 할 것이다. CS 핀에서의 전압은 LO와 AND 연산 되고(도 16 참조) 그래서 LO 온-타임 또는 DC 동안 발생하는 펄스들로 동작할 것이다. 만약에 과전류 폴트들이 연속적이지 않다면, 그러면 내부 폴트 카운터는 폴트가 없을 때 각 싸이클을 카운트 다운할 것이다. 만약에 과전류 폴트가 단지 몇 싸이클 동안에만 발생하고 그 다음에 다시 발생하지 않는다면, 카운터는 결국 제로(0)로 리세트될 것이다. 과전류 폴트 카운터는 예열 및 실행 모드 동안 인에이블되고, 점화 모드 동안 디스에이블된다.

안정기 설계 방정식

주의 : 아래의 설계 방정식들의 결과는, IC 공차, 구성요소 공차, 그리고 내부 비교기 응답 시간으로 인한 오실레이터 오버-슈트(over-shoot) 및 언더-슈트(under-shoot)로 인해 실제 측정치와 약간 다를 수 있다.

단계 1 : 실행 주파수를 프로그램

실행 주파수는 FMIN 핀에서의 타이밍 저항 RFMIN로 프로그램된다. 실행 주파수는 다음과 같다:

요구된 실행 주파수에 대한 RFMIN 값을 선택하기 위해 RFMIN 대 주파수 그래프(도 23)를 사용한다.

단계 2 : 예열 주파수를 프로그램

예열 주파수는 타이밍 저항들(RFMIN 및 RPH)로 프로그램된다. 타이밍 저항들은 예열 시간 동안 병렬로 연결된다. 따라서 예열 주파수는 다음과 같다:

요구된 예열 주파수에 대해 REQUIV 값을 선택하기 위해 RFMIN 대 주파수 그래프(도 23)를 사용한다. 따라서 RPH는 다음과 같다:

단계 3 : 예열 시간을 프로그램

예열 시간은 핀 CPH 의 외부 커패시터가 2/3*VCC까지 충전되는데 걸리는 시간으로 정의된다. VCC에 연결된 외부 저항(RCPH)은 커패시터 CPH를 충전시킨다. 따라서 예열 시간은 다음과 같다:

단계 4 : 점화 램프(ramp) 시간을 프로그램

점화 램프(ramp) 시간은 핀 VCO 의 외부 커패시터가 2V까지 충전되는데 결리는 시간으로 정의된다. FMIN에 연결된 외부 타이밍 저항(RPH)은 커패시터 CVCO를 충전시킨다. 따라서 점화 램프(ramp) 시간은 다음과 같다:

단계 5 : 최대 점화 전류를 프로그램

최대 점화 전류는 외부 저항 RCS 및 1.25V의 내부 스레시홀드로 프로그램된다. 이 스레시홀드는 안정기의 과전류 한계를 결정하며, 주파수가 점화 동안 공진으로 램핑 다운할 때 여기에 도달할 수 있으며, 램프(lamp)는 점화하지 않는다. 최대 점화 전류는 다음과 같다:

PFC 설계 방정식

단계 1 : PFC 인덕터 값 계산:

단계 2 : 피크 PFC 인덕터 전류를 계산:

주의 : PFC 인덕터는 특정 안정기 동작 온도 범위를 통해 i _PK 에서 포화 되지 않는다. 적당한 코어 사이징(core sizing)과 에어-갭핑(air-gapping)이 인덕터 설계시 고려되어야 한다.

단계 3 : PFC 과전류 저항 ROC 값을 계산:

단계 4 : 스타트-업 저항 RVCC 값을 계산:

PFC 섹션( PFC Section )

대부분의 전자식 안정기에서, 회로가 AC 입력 라인 전압에 대해 순 저항성 부하로 동작하는 것이 매우 바람직하다. 회로가 순 저항과 매칭(matching)하는 정도는 입력 전압과 입력 전류 사이의 위상 시프트(phase shift)로 측정되고, 입력 전류 파형의 모양이 얼마나 잘 사인파 입력 전압의 모양과 매칭하는지에 의해 측정된다. 입력 전압과 입력 전류 사이 위상각의 코사인이 역률(Power Factor, PF)로 정의된다. 그리고 입력 전류 파형의 모양이 얼마나 잘 입력 전압의 모양과 매칭하는 지는 전체 고조파 일그러짐(Total Harmonic Distortion, THD)에 의해 결정된다. 1.0의 역률(최대치)은 제로 위상 시프트에 대응하고, 0%의 THD는 순 사인파 파형(일그러짐이 없음)을 나타낸다. 이러한 이유로 인해, 높은 PF와 낮은 THD를 가지는 것이 바람직하다. 이것을 달성하기 위해, IR2168D는 능동 역률 보정(Power Factor Correction, PFC) 회로를 포함한다.

IR2168D 내에서 구현된 제어 방법은 임계-전도 모드(Critical-Conduction Mode, CCM) 내에서 실행되는 브스트-타입 컨버터(도 17)에 대한 것이다. 이것은, PFC MOSFET의 각 스위칭 싸이클 동안, 인덕터 전류가 제로까지 방전하고 PFC MOSFET를 다시 턴온시키기 전까지, 회로가 기다리는 것을 의미한다. PFC MOSFET은 라인 입력 주파수(50에서 60 Hz)보다 더 높은 주파수(>10KHz)에서 턴온 및 턴오프된다.

스위치 MPFC가 턴온될 때, 인덕터 LPFC는 정류된 라인 입력 (+)와 (-)(LPFC 내의 전류가 선형으로 충전하도록 함) 사이에 연결된다. MPFC가 턴오프될 때, LPFC는 정류된 라인 입력 (+)와 DC 버스 커패시터 CBUS사이에 (다이오드 DPFC를 통해) 연결되고, 그리고 LPFC 내에 저장된 전류는 CBUS 내로 흐른다. MPFC가 고 주파수에서 턴온 및 턴오프되고 CBUS 상에서의 전압이 특정 전압까지 충전된다. IR2168D의 폐루프는, 계속적으로 DC 버스 전압을 모니터링(monitoring)하고 이에 대응하여 MPFC의 온-타임을 조정함으로써, 이 전압을 고정된 값에 조절한다. 증가하는 DC 버스에 대해 온-타임은 감소되고, 감소하는 DC 버스에 대해 온-타임은 증가한다. 이러한 네거티브 피드백 제어(negative feed back)는, 평균 인덕터 전류가 부드럽게 높은 역률과 낮은 THD에 대해 저-주파수 라인 입력 전압을 따르도록, 느린 루프 속도와 낮은 루프 이득으로 수행된다. 따라서 MPFC의 온-타임은 라인 전압의 수 싸이클을 통해 (이후에 설명되는 추가적인 조절로) 고정된 것으로 보인다. 고정된 온-타임, 그리고 제로까지 방전하는 인덕터 전류에 의해 결정되는 오프-타임으로, 하나의 시스템이 되는데, 여기서 스위칭 주파수는, AC 입력 라인 전압의 제로 크로싱 가까이에서의 고 주파수로부터 피크들에서의 더 낮은 주파수까지, 일정하게 변하고 자유롭게 움직인다(도 18).

라인 입력 전압이 낮으면(제로 크로싱 가까이에서), 인덕터 전류는 소량 충전하고, 방전 시간이 빨라져서 높은 스위칭 주파수를 발생시킬 것이다. 입력 라인 전압이 높으면(피크 가까이에서), 인덕터 전류는 더 많이 충전하여, 방전 시간은 더 길어져 더 낮은 스위칭 주파수를 발생시킬 것이다.

IR2168D의 PFC 제어 회로(도 19)는 5개의 제어 핀을 포함한다: VBUS, COMP, ZX, PFC, 및 OC. VBUS 핀은 외부 저항 전압 분배기를 통해 DC 버스 전압을 측정한다. COMP 핀은 MPFC의 온-타임을 프로그램하고 그리고 외부 커패시터로 피드백 루프의 속도를 프로그램한다. ZX 핀은 PFC 인덕터로부터의 2차 권선을 사용하여 언제 인덕터 전류가 각 스위칭 싸이클 당 제로로 방전하는지를 탐지한다. PFC 핀은 외부 MOSFET(MPFC)에 대한 로우-사이드 게이트 드라이버 출력이다. OC 핀은 MPFC를 통해 흐르는 전류를 감지하고 한 싸이클 한 싸이클 과전류 보호를 수행한다.

VBUS 핀은, DC 버스 전압을 조절하기 위해, 고정된 내부 4V 기준 전압에 대해 조절된다(도 20). 피드백 루프는, COMP 핀에서의 외부 커패시터에 전류를 싱킹(sinking) 또는 소싱(sourcing)하는, 연산 상호컨덕턴스 증폭기(Operational Transconductance Amplifier, OTA)에 의해 수행된다. 결과적으로 COMP 핀에서의 전압은 내부 타이밍 커패시터(C1, 도 20)의 충전을 위한 스레시홀드를 설정하고, 따라서 MPFC의 온-타임을 프로그램한다. 안정기 섹션의 예열 및 점화 모드 동안, OTA의 이득은, DC 버스 레벨을 빠르게 올리고, 높은 레벨로 설정되고 그리고 점화 동안에 발생할 수 있는 DC 버스 상에서의 과도기를 최소화하도록 설정된다. 그 다음으로, 실행 모드 동안, 이득은 높은 역률과 낮은 THD를 달성하기 위해 더 느린 루프 속도에 필요한 더 낮은 레벨로 감소된다.

MPFC의 오프-타임은 LPFC 전류가 제로로 방전하는 데 걸리는 시간에 의해 결정된다. 제로 전류 레벨은, 외부 전류 제한 저항 RZX를 통해 ZX 핀에 연결되는, LPFC 의 2차 권선에 의해 탐지된다. 내부 2V 스레시홀드를 초과하는 파저티브-고잉 에지(positive-going edge)는 오프-타임의 시작을 신호한다. 1.7V 이하로 떨어지는 ZX 핀의 네거티브-고잉 에지(negative-going edge)는, LPFC 전류가 오프-타임의 종료를 신호하는 제로로 방전하고 MPFC가 다시 턴온 될 때, 발생할 수 있다(도 21). 안정기 섹션(폴트 모드), DC 버스 상에서의 과전압 또는 부족-전압 조건에 의해 탐지된 폴트로 인해 PFC 섹션이 디스에이블 될 때까지, 또는, ZX 핀 전압의 네거티브 변이(negative transition)가 발생하지 않을 때까지, 싸이클은 그 자체를 무한히 되풀이한다. 만약에 ZX 핀의 네거티브 에지가 발생하지 않는다면, 와치-도그 타이머(watch-dog timer)가 COMP 핀의 전압에 의해 프로그램된 온-타임 지속 시간 동안 MPFC를 턴온시킬 때까지, MPFC는 오프인 채로 남아있을 것이다. 올바른 파저티브-고잉 신호 및 네거티브-고잉 신호가 ZX 핀에서 탐지되고 정상 PFC 동작이 다시 시작될 때까지 와치-도그 펄스는 400㎲ 마다 발생한다. 만약에 온-타임 동안 OC 핀이 1.2V 과전류 스레시홀드를 초과한다면, PFC 출력은 턴오프 할 것이다. 그러면, 회로는 ZX 핀에서의 네거티브-고잉 변이 또는 와치-도그 타이머로부터의 턴-온 동안, PFC 출력을 다시 턴온할 때까지 기다릴 것이다.

온-타임 조절 회로

라인 입력 전압의 전체 싸이클을 통해 MPFC의 고정된 온-타임은, 자연스럽게 사인파 모양의 라인 입력 전압을 따르는 피크 인덕터 전류를 산출한다. 평활화되고(smoothed) 균분된(averaged) 라인 입력 전류는 높은 역률을 위해서 라인 입력 전압과 동상(in phase)이지만, 전류의 개별적으로 더 높은 고조파들 뿐만 아니라 전체 고조파 일그러짐(THD)도 역시 너무 높을 수 있다. 이것은 대부분 라인 입력 전압의 제로-크로싱들 가까에서의 라인 전류의 크로스-오버 일그러짐(cross-over distortion)에 기인한 것이다. 국제 표준화 기구들이 수용할 수 있고 일반적인 시장에서의 요구사항을 충족시킬 수 있는 낮은 고조파를 성취하기 위해, 추가적인 온-타임 조절 회로가 PFC 제어에 추가되었다. 라인 입력 전압이 제로-크로싱들에 근접함에 따라, 이 회로는 동적으로 MPFC의 온-타임을 증가시킨다(도 22). 이것은 피크 LPFC 전류 그리고 평활화된 라인 입력 전류가 라인 입력 전압의 제로-크로싱들 가까이에서 약간 더 높게 증가하게 한다. 이것은 라인 입력 전류 내에서 크로스-오버 일그러짐의 양을 감소시키고, 이것이 THD 및 더 높은 고조파를 낮은 레벨로 감소시킨다.

DC 버스 과전압 보호(Over-Voltage Protection, OVP)

만약에 과전압이 DC 버스 상에서 발생하고, VBUS 핀이 내부 4.3V 스레시홀드를 초과한다면, PFC 출력은 디스에이블 된다(로직 '로우'로 세트). DC 버스가 다시 감소하고 VBUS 핀이 내부 4.15V 스레시홀드 이하로 감소할 때, 와치-도그 펄스가 PFC 핀에서 강제되고 정상 PFC 동작이 다시 시작된다.

DC 버스 부족-전압 리세트

입력 라인 전압이 감소할 때, MPFC의 온-타임이 DC 버스 일정하게 유지하기 위해 증가한다. OC 핀이 내부 1.2V 과전류 스레시홀드를 초과할 때까지, 라인 전압이 계속 감소하기 때문에, 온-타임은 계속 증가할 것이다. 이때, 온-타임은 더 이상 증가할 수 없고, PFC는 더 이상 DC 버스가 주어진 부하 파워에 대해 고정되도록 하기 위해 충분한 전류를 공급할 수 없다. 이것은 DC 버스가 감소하기 시작하도록 할 것이다. 감소하는 DC 버스는 VBUS 핀이 내부 3V 스레시홀드 이하로 감소하도록 할 것이다(도 20). 이것이 발생할 때, VCC는 내부적으로 UVLO-까지 방전된다. IR2168D는 UVLO 모드로 들어가고, PFC 및 안정기 섹션들은 디스에이블된다. VCC에 대한 스타트-업 서플라이 저항은, 마이크로-파워 스타트-업 전류와 함께, DC 버스가 떨어지기 시작하는 레벨 이상의 AC 라인 입력 전압에서 안정기가 턴온 하도록 설정되어야한다. OC 핀에서의 전류-감지 저항은 최대 PFC 전류를 설정하고 따라서 MPFC의 최대 온-타임을 설정한다. 이것은 PFC 인덕터의 포화를 막고, 안정기에 대한 최소 로우-라인 입력 전압을 프로그램한다. VCC에 대한 마이크로-파워 서플라이 저항과 OC 핀에서의 전류-감지 저항은 안정기에 대한 온 및 오프 입력 라인 전압 스레시홀드를 프로그램한다. 이러한 스레시홀드가 올바르게 설정되면, 안정기는 VBUS 핀에서의 3V 부족-전압 스레시홀드로 인하여 턴오프 될 것이고 VCC에 대한 서플라이 저항으로 인한 더 높은 전압(히스테리시스)에서 다시 턴온 될 것이다(히스테리시스).

본 발명이 특정 실시예와 관련하여 설명되었을 지라도, 다른 많은 변형과 수 정 및 이용이 가능하다는 것은 이 기술분야의 숙련된 자들에게는 명백하다. 따라서 본 발명은 여기서 개시된 특정 실시예에 한정되지 않는다.

Claims

형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는:

상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하며;

상기 전류 감지 신호들을 수신하며 그리고 상기 출력단에서의 과전류 폴트에 응답하여 탐지 신호를 제공하며, 그리고 상기 탐지 신호에 응답하여 상기 드라이브 회로가 상기 드라이브 신호들을 제공하는 것을 멈추게 하도록 하는 폴트 탐지 회로를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 1항에 있어서,

상기 폴트 탐지 회로는 소정의 수의 하나 이상의 연속적인 탐지 신호들이 카운트될 때까지 상기 드라이브 신호들의 종료를 지연시키는 내부 폴트 카운터를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 1항에 있어서,

상기 안정기 제어 및 드라이버 회로는 예열, 점화, 및 실행 모드들을 포함하는 다수의 동작 모드들을 가지며, 상기 폴트 탐지 회로는 상기 예열 및/또는 상기 점화 모드에서 디스에이블(disable)되고,

상기 안정기 제어 및 드라이버 회로는 상기 점화 모드에서 소정 시간 동안 상기 출력단에 조절된 전류를 제공하며, 만약에 점화가 상기 소정 시간 동안 일어나지 않는다면 상기 드라이브 신호들을 끝내는 점화 전류 조절 회로를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 2항에 있어서,

상기 탐지 신호 각각은, 상기 드라이브 신호들 중 하나와 일치하는 과전류 조건에 부합하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 4항에 있어서,

상기 내부 폴트 카운터는, 드라이브 신호가 상기 출력단에서의 과전류 조건과 일치하지 않을 때 탐지 신호들 카운트를 줄이는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는 상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하며;

여기서 상기 안정기 제어 및 드라이버 회로은 예열 및 점화 모드들을 포함하는 다수의 동작 모드들을 가지며;

타이밍 커패시터와 상기 커패시터를 충전하는 회로를 더 포함하며;

상기 안정기 제어 및 드라이버 회로는 상기 타이밍 커패시터가 제 1 소정 전압까지 충전될 때까지 예열 모드로 유지되며, 그 다음으로 상기 커패시터를 제 2 소정 전압까지 방전시키고, 그 다음으로 상기 커패시터가 다시 상기 제 1 소정 전압에 도달할 때까지 점화 모드로 유지되는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 6항에 있어서,

상기 타이밍 커패시터와 상기 커패시터를 충전하는 회로는 상기 IC의 외부에 있는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 6항에 있어서,

상기 IC는 상기 제 1 소정 전압으로부터 상기 제 2 소정 전압까지 상기 타이밍 커패시터를 빠르게 방전시키는 내부 스위칭 회로를 가지는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 공진 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는 상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하며;

여기서 상기 안정기 제어 및 드라이버 회로는 예열, 점화, 및 실행 모드들을 포함하는 다수의 동작 모드들을 가지며;

여기서 상기 드라이브 회로는 상기 드라이브 신호들을 제공하는 가변 주파수 오실레이터를 포함하고, 상기 오실레이터의 동작 주파수는 상기 IC의 FMIN 핀에서의 전류에 응답하며, 상기 FMIN 핀은 전압 소스에 그리고 상기 오실레이터에 연결되고;

상기 실행 모드에서, 상기 전류는 상기 전압 소스와 그리고 상기 FMIN 핀에 연결된 저항 RFMIN에 의해 결정되는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 9항에 있어서,

상기 전류는 상기 FMIN 핀 및 상기 IC의 핀 VCO에 연결된 저항 RPH와 그리고 상기 RFMIN 저항과의 병렬 결합에 의해 상기 예열 모드에서 결정되며, 상기 IC는 RPH를 분리시키기 위해 실행 모드에서 개방되고 그러나 RPH를 RFMIN과 병렬로 연결하기 위해 예열 모드에서 폐쇄되는 상기 핀 VCO에 연결된 내부 스위치를 가지는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 10항에 있어서,

상기 핀 VCO에 연결되고 그리고 예열 모드에서의 최대 주파수에서 실행 모드에서의 최소 주파수까지의 사이에서 주파수 범위를 변화시키기 위해 상기 VCO 핀에서 가변 전압을 제공하는 커패시터 CVCO를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 11항에 있어서,

상기 주파수 범위는 상기 램프를 점화시키는 공진 주파수를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 공진 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는 상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는 EOL 핀에서 램프 전압 신호를 수신하고 그리고 상기 램프 전압이 소정의 범위보다 크거나 작을 때 EOL 폴트 신호를 발생시키는 엔드-오브-라이프(EOL) 윈도우 비교기를 포함하며; 그리고

상기 소정의 범위 내의 중간 레벨에서 상기 램프 전압 신호를 바이어싱(biasing)하도록 상기 EOL 핀에 연결된 바이어스 회로를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 13항에 있어서,

상기 바이어스 회로는 연산 상호컨덕턴스 증폭기를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 공진 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 안정기 제어 및 드라이버 회로를 포함하며;

상기 안정기 제어 및 드라이버 회로는 상기 드라이브 신호들을 제공하는 드라이브 회로를 포함하며;

상기 공진 출력단에 제공되는 DC 버스 전압을 조절하는 역률 보정(PFC) 회로를 포함하며;

상기 PFC 회로는 스위칭 디바이스를 포함하며; 그리고

상기 PFC 회로 내에서 전류를 탐지하고 그리고 상기 전류가 소정 레벨을 초과할 때 상기 전류를 제한하기 위해 상기 스위칭 디바이스를 제어하는 과전류 회로를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
제 15항에 있어서,

상기 과전류 회로는 PFC 스위칭 기간의 매 싸이클 마다 상기 전류를 제한하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 IC.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 방법에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 단계와;

상기 전류 감지 신호들을 수신하며 그리고 상기 출력단에서의 과전류 폴트에 응답하여 탐지 신호를 제공하며, 그리고 상기 탐지 신호에 응답하여 상기 드라이브 회로가 상기 드라이브 신호들을 제공하는 것을 멈추게 하도록 하는 단계를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 17항에 있어서,

소정의 수의 하나 이상의 연속적 탐지 신호들이 카운트될 때까지 상기 드라이브 신호들의 종료를 지연시키기 위해 상기 탐지 신호들을 카운트하는 단계를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 18항에 있어서,

상기 탐지 신호 각각은, 상기 드라이브 신호들 중 하나와 일치하는 과전류 조건에 부합하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 19항에 있어서,

드라이브 신호가 상기 출력단에서의 과전류 조건과 일치하지 않을 때 탐지 신호들 카운트를 줄이는 단계를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 17항에 있어서,

예열, 점화, 및 실행 모드들을 포함하는 다수의 동작 모드들을 제공하고, 상기 폴트 탐지 회로는 상기 예열 및/또는 상기 점화 모드에서 디스에이블되고, 그리고 상기 점화 모드에서 소정 시간 동안 상기 출력단에 조절된 전류를 제공하는 점화 전류 조절을 제공하며, 그리고 만약에 점화가 상기 소정 시간 동안 일어나지 않는다면 상기 드라이브 신호들을 끝내는 단계를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 방법에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 단계와;

예열 및 점화 모드들을 포함하는 다수의 동작 모드들을 제공하는 단계와;

타이밍 커패시터와 그리고 상기 커패시터를 충전하는 회로를 제공하는 단계와;

상기 타이밍 커패시터가 제 1 소정 전압까지 충전될 때까지 예열 모드로 유지되며, 그 다음으로 상기 커패시터를 제 2 소정 전압까지 방전시키고, 그 다음으로 상기 커패시터가 다시 상기 제 1 소정 전압에 도달할 때까지 점화 모드로 유지되는 단계를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 22항에 있어서,

상기 제 1 소정 전압으로부터 상기 제 2 소정 전압까지 상기 타이밍 커패시터를 빠르게 방전시키는 단계를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
형광 램프 공진 출력 회로를 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 방법에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력 회로를 통과하는 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 단계와;

예열, 점화, 및 실행 모드들을 포함하는 다수의 동작 모드들을 제공하는 단계와;

상기 드라이브 신호들을 제공하는 가변 주파수 발생시키고, 상기 주파수는 FMIN 핀에서의 전류에 응답하며, 그리고 상기 FMIN 핀을 전압 소스에 연결하고,

상기 실행 모드에서, 저항 RFMIN을 상기 FMIN핀에 연결함으로써 상기 전류를 결정하는 단계를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 24항에 있어서,

상기 전류는 상기 FMIN 핀 및 상기 IC의 핀 VCO에 연결된 저항 RPH와 그리고 상기 RFMIN 저항과의 병렬 결합에 의해 상기 예열 모드에서 결정되며, 상기 IC는 RPH를 분리시키기 위해 실행 모드에서 개방되고 그러나 RPH를 RFMIN과 병렬로 연결하기 위해 예열 모드에서 폐쇄되는 상기 핀 VCO에 연결된 내부 스위치를 가지는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 25항에 있어서,

예열 모드에서의 최대 주파수에서 실행 모드에서의 최소 주파수까지의 사이에서 주파수 범위를 변화시키기 위해 상기 VCO 핀에서 가변 전압을 제공하도록 커패시터 CVCO를 상기 핀 VCO에 연결하는 단계를 더 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 26항에 있어서,

상기 주파수 범위는 상기 램프를 점화시키는 공진 주파수를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
형광 램프 공진 출력 회로를 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 방법에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력 회로에서의 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 단계와;

엔드-오브-라이프(EOL) 윈도우 비교기에서 램프 전압 신호를 수신하고 그리고 상기 램프 전압이 소정의 범위보다 크거나 작을 때 EOL 폴트 신호를 발생시키는 단계와; 그리고

상기 소정의 범위 내의 중간 레벨에서 상기 램프 전압 신호를 바이어싱(biasing)하는 단계를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
형광 램프 공진 출력단을 포함하는 부하 회로에 파워를 전달하는 파워 서플라이 회로를 제어하는 IC에 있어서,

상기 파워 서플라이 회로에 드라이브 신호들을 제공하고, 상기 출력단을 통과하는 전류를 가리키는 전류 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 변경함으로써 상기 전류 감지 신호들에 응답하는 단계와;

스위칭 디바이스를 포함하는 PFC 회로에 의해 상기 공진 출력단에 제공되는 DC 버스 전압을 조절함으로써 역률을 보정하는 단계와; 그리고

상기 IC에 포함된 과전류 회로에 의해 상기 PFC 회로 내 전류를 탐지하고, 그리고 상기 전류가 소정 레벨을 초과할 때 상기 전류를 제한하기 위해 상기 스위칭 디바이스를 제어하는 단계를 포함하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
제 29항에 있어서,

상기 과전류 회로는 PFC 스위칭 기간의 매 싸이클 마다 상기 전류를 제한하는 것을 특징으로 하는 파워 서플라이 회로를 제어하는 방법.
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