KR100871880B1 - Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device - Google Patents
Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device Download PDFInfo
- Publication number
- KR100871880B1 KR100871880B1 KR1020060050566A KR20060050566A KR100871880B1 KR 100871880 B1 KR100871880 B1 KR 100871880B1 KR 1020060050566 A KR1020060050566 A KR 1020060050566A KR 20060050566 A KR20060050566 A KR 20060050566A KR 100871880 B1 KR100871880 B1 KR 100871880B1
- Authority
- KR
- South Korea
- Prior art keywords
- phase
- phase change
- change material
- current
- crystalline
- Prior art date
Links
- 239000012782 phase change material Substances 0.000 title claims abstract description 83
- 230000008859 change Effects 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000013078 crystal Substances 0.000 claims abstract description 28
- 230000007704 transition Effects 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 4
- 230000002708 enhancing effect Effects 0.000 claims 1
- 238000010304 firing Methods 0.000 description 91
- 230000004044 response Effects 0.000 description 26
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 14
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000009826 distribution Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
상변화 메모리 장치의 메모리 셀의 리셋 전류를 감소시키는 방법을 제공한다. 이 방법은 제 1 결정상을 포함하는 상 변화 물질의 적어도 일부를 제 2 결정상 및 비결정상 중 하나로 변환시키는 것을 구비한다. 상기 제 2 결정상은 상기 제 1 결정상보다 용이하게 상기 비결정상으로 천이한다. 예를 들면, 상기 제 1 결정상은 육방 밀집 구조일 수 있으며, 상기 제 2 결정상은 면심 입방 구조일 수 있다.A method of reducing reset current of a memory cell of a phase change memory device is provided. The method comprises converting at least a portion of the phase change material comprising the first crystalline phase into one of the second crystalline phase and the amorphous phase. The second crystal phase transitions to the amorphous phase more easily than the first crystal phase. For example, the first crystal phase may have a hexagonal dense structure, and the second crystal phase may have a face-centered cubic structure.
상 변화, 결정상, 비결정상, 육방 밀집, 면심 입방 Phase change, crystalline phase, amorphous phase, hexagonal density, face center cubic
Description
도 1은 종래 기술의 상 변화 메모리 장치의 구조를 도시한다.1 shows the structure of a phase change memory device of the prior art.
도 2a는 도 1의 상기 메모리 셀을 프로그래밍하는데 적용되는 셋 및 리셋 펄스를 도시한다.2A illustrates a set and reset pulse applied to programming the memory cell of FIG. 1.
도 2b는 도 2a에 적용된 펄스들의 결과로서 상기 메모리 셀의 저항 상태를 도시한다.FIG. 2B shows the resistance state of the memory cell as a result of the pulses applied to FIG. 2A.
도 3은 도 1의 상기 메모리 셀 내의 상기 상 변화 물질의 프로그래밍 가능한 체적을 도시한다.3 illustrates a programmable volume of the phase change material in the memory cell of FIG. 1.
도 4는 파이어링 수행 이전의 상 변화 물질의 셋 저항 분포를 도시하는 다이어그램이다.4 is a diagram showing the distribution of set resistance of phase change material before firing.
도 5는 파이어링 수행 이후의 상 변화 물질의 셋 저항 분포를 도시하는 다이어그램이다. 5 is a diagram showing the distribution of set resistance of phase change material after firing.
도 6은 본 발명의 실시예에 따른 파이어링 방법을 도시하는 순서도이다.6 is a flowchart illustrating a firing method according to an embodiment of the present invention.
도 7은 본 발명에 따른 상 변화 메모리 장치를 도시하는 블록도이다.7 is a block diagram illustrating a phase change memory device according to the present invention.
도 8은 도 7의 구동 유닛을 도시하는 개략도이다.8 is a schematic diagram illustrating the drive unit of FIG. 7.
도 9는 도 7의 상기 상 변화 메모리 장치의 동작을 도시하는 타이밍도이다.FIG. 9 is a timing diagram illustrating an operation of the phase change memory device of FIG. 7.
도 10a 및 도 10b는 본 발명에 따른 상기 상 변화 물질에 적용되는 상기 파이어링 전류의 실시예들을 도시한다.10A and 10B show embodiments of the firing current applied to the phase change material according to the present invention.
도 11은 파이어링 전류의 변화 비율에 대한 리셋 전류의 변화 비율을 도시한다.11 shows the change ratio of the reset current to the change ratio of the firing current.
도 12는 상기 리셋 전류에 대한 파이어링 동작의 횟수의 효과를 도시한다.12 shows the effect of the number of firing operations on the reset current.
도 13은 상기 셋 및 리셋 상태 사이의 저항 차이에 대한 상기 파이어링 동작의 효과를 도시한다.13 illustrates the effect of the firing operation on the resistance difference between the set and reset states.
도 14a 및 도 14b는 상기 리셋 전류에 대한 상기 충격 파이어링의 특정 예를 도시한다.14A and 14B show specific examples of the impact firing for the reset current.
도 15는 본 발명에 따른 파이어링의 다른 실시예를 도시한다.15 shows another embodiment of firing according to the present invention.
도 16은 본 발명에 따른 파이어링 동작의 또 다른 실시예를 도시한다.16 illustrates another embodiment of a firing operation in accordance with the present invention.
본 발명은 상 변화 메모리 장치의 메모리 셀 내의 상 변화 물질의 일부를 리셋하기 위한 리셋 전류를 감소시키는 방법 및 상 변화 메모리 장치에 관한 것이다.The present invention relates to a method and method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device.
도 1은 종래 기술의 상 변화 메모리 셀의 구조를 도시한다. 도시한 바와 같이, 하부 절연층(102)이 기판(100) 위에 형성된다. 제 1 콘택홀(105)은 상기 하부 절연층(102) 내에 형성되며, 하부 전극(113)(히터인 경우도 있음)은 상기 제 1 콘택홀(105) 내에 형성된다. 통상적으로, 상기 하부 전극(113)은 TiAlN, TiN 등으로 이루어진다. 상 변화 물질(115)은 상기 하부 전극(113) 위의 상기 하부 절연층(102) 상에 형성된다. 통상적으로, 상기 상 변화 물질은 Ge2Sb2Te5 등과 같은 칼코겐화물이다. 상부 전극(119)이 상기 상 변화 물질(115) 상에 형성된다. 상기 상부 전극(119)은 TiN, TaN, WN 등으로 형성될 수 있다. 상부 절연층(122)이 상기 기판(100) 위에 형성된다. 제 2 콘택홀(125)은 상기 상부 절연층(122) 내에 형성되어 상기 상부 전극(119)의 일부를 노출한다. 전도성 플러그(127)는 상기 제 2 콘택홀(125) 내에 형성된다. 상기 전도성 플러그(127)는 W, Al, Cu 등으로 형성될 수 있다. 금속 패턴(129)(예를 들면, 전도성 라인)은 그 후 상기 플러그(127)와 접촉하는 상기 상부 절연층(122) 위에 형성될 수 있다. 상기 금속 패턴은 상기 플러그(127)와 동일한 물질로 형성될 수 있다. 통상적으로, 상기 금속 패턴(129)은 도 1의 상기 상 변화 메모리 셀의 상기 상 변화 메모리 장치의 비트라인이다.1 shows the structure of a phase change memory cell of the prior art. As shown, a lower
도 1의 상기 메모리 셀은 상기 상 변화 물질(115)에 대해 열을 가함으로써 프로그래밍 가능하다. 상기 열의 인가는 전류를 상기 상 변화 물질(115)(예를 들면, 전류를 상기 상부 전극(119)에 인가함으로써)을 통과시킴으로써 수행될 수 있다. 도 2a는 상기 전류 리셋 펄스와 상기 상 변화 물질(115)을 프로그래밍하기 위한 전류 셋 펄스를 도시한다. 도 2a에 도시한 바와 같이, 상기 리셋 펄스는 짧은 기간 동안 공급되는 고 전류인 반면, 상기 셋 펄스는 긴 시간 동안 공급되는 저 전 류이다. 도 2b에 도시된 바와 같이, 상기 리셋 펄스는 상기 상 변화 물질(115)의 저항을 증가시키는 효과를 갖는 반면, 상기 셋 펄스는 상기 상 변화 물질(115)의 저항을 낮추는 효과를 갖는다. 저항의 변화는 대략 상기 상 변화 물질(115)의 상태 변화만큼 일어난다. 상기 리셋 펄스는 도 3에 도시된 바와 같이 상기 상 변화 물질의 프로그래밍 가능한 체적이 비결정질이 되도록 한다. 대조적으로, 상기 셋 펄스는 상기 상 변화 물질(115)의 프로그래밍 가능한 체적이 결정질이 되도록 한다. 더욱 높은 저항의 비결정상태는 일반적으로 로직 "1"의 저장에 해당하고, 더욱 낮은 저항의 결정질 상태는 로직 "0"의 저장에 해당한다.The memory cell of FIG. 1 is programmable by applying heat to the
저 전력 소비를 유지하기 위해, 상기 리셋 전류 및 상기 셋 전류를 모두 상대적으로 낮게 하는 것이 바람직하다. 그러나, 상기 리셋 작업의 결과로서의 상기 상 변화 물질의 저항이 상기 셋 작업 후의 상기 상 변화 물질의 저항에 대해 가능한 한 큰 차이를 갖는 것도 바람직하다. 일반적으로, 상기 리셋 전류가 감소함에 따라, 상기 리셋 및 셋 상태 사이의 저항 차이는 축소된다. 따라서, 바람직하지 않은 타협이 낮은 셋 및 리셋 전류를 얻기 위한 시도 사이에 존재하는 반면, 상기 셋 및 리셋 저항에 있어서 바람직한 차이를 유지시키기도 한다.In order to maintain low power consumption, it is desirable to make both the reset current and the set current relatively low. However, it is also desirable for the resistance of the phase change material as a result of the reset operation to have as much difference as possible with respect to the resistance of the phase change material after the set operation. In general, as the reset current decreases, the resistance difference between the reset and set states is reduced. Thus, while undesired compromises exist between attempts to achieve low set and reset currents, they also maintain desirable differences in the set and reset resistances.
미국공개특허 US2005/0029502 A1호는 상 변화 물질을 결정 상태로 변화시키기 위한 셋 프로그램 동작의 속도를 개선시킬 수 있는 방법을 제공한다.US 2005/0029502 A1 provides a method that can speed up the set program operation to change a phase change material to a crystalline state.
본 발명이 이루고자 하는 기술적 과제는 상 변화 메모리 셀의 리셋 전류를 감소시킬 수 있는 방법을 제공하는 데 있다.An object of the present invention is to provide a method capable of reducing the reset current of a phase change memory cell.
본 발명이 이루고자 하는 다른 기술적 과제는 상 변화 메모리 셀의 리셋 전류를 감소시키기에 적합한 상 변화 메모리 소자를 제공하는 데 있다.Another object of the present invention is to provide a phase change memory device suitable for reducing a reset current of a phase change memory cell.
본 발명은 상 변화 메모리 장치의 메모리 셀 내의 상 변화 물질의 일부를 리셋하기 위한 리셋 전류를 감소시키는 방법 및 상 변화 메모리 장치를 제공한다. 상기 방법은 제 1 결정상을 포함하는 상 변화 물질의 적어도 일부를 제 2 결정상 및 비결정상 중 하나로 변환시키는 것을 포함한다. 상기 제 2 결정상은 상기 제 1 결정상보다 용이하게 상기 비결정상으로 천이한다. 예를 들면, 상기 제 1 결정상은 육방 밀집 구조일 수 있으며, 상기 제 2 결정상은 면심 입방 구조일 수 있다. The present invention provides a method and phase change memory device for reducing a reset current for resetting a portion of phase change material in a memory cell of a phase change memory device. The method includes converting at least a portion of the phase change material comprising the first crystalline phase into one of the second crystalline phase and the amorphous phase. The second crystal phase transitions to the amorphous phase more easily than the first crystal phase. For example, the first crystal phase may have a hexagonal dense structure, and the second crystal phase may have a face-centered cubic structure.
일 실시예에 있어서, 상기 변환은 열 처리를 통해 수행된다. 예를 들면, 상기 상 변화 물질의 용융점보다 높은 온도에서의 급속 열처리 (RTA: Rapid Thermal Annealing) 공정이 상기 제 1 결정상을 상기 비결정상으로 변환하도록 수행될 수 있다. In one embodiment, the conversion is performed via heat treatment. For example, a Rapid Thermal Annealing (RTA) process at a temperature above the melting point of the phase change material may be performed to convert the first crystalline phase into the amorphous phase.
다른 실시예에 따라, 상기 열처리는 상기 상 변화 메모리 장치를 일정 기간 동안 상기 상 변화 물질의 용융점보다 낮은 온도에서 베이킹 하여 상기 제 1 결정상을 상기 제 2 결정상으로 변환하도록 하는 단계를 포함할 수 있다. According to another embodiment, the heat treatment may include baking the phase change memory device at a temperature lower than the melting point of the phase change material for a predetermined period to convert the first crystal phase into the second crystal phase.
본 발명의 다른 실시예에 있어서, 상기 변환 단계는 전류를 상기 상 변화 물질에 인가함으로써 달성된다. 예를 들면, 상기 변환 단계가 수행되지 않는 경우, 상기 인가된 전류는 상기 리셋 전류보다 크다. 더욱 상세한 예로서, 상기 변환 단계가 수행되지 않는 경우, 상기 인가된 전류는 상기 리셋 전류의 1.1배일 수 있다. 본 발명의 다른 실시예에 있어서, 전류의 인가는 전술한 바와 같이 상기 상 변화 메모리 장치의 베이킹 후에 수행된다.In another embodiment of the present invention, the converting step is accomplished by applying a current to the phase change material. For example, if the conversion step is not performed, the applied current is greater than the reset current. As a more detailed example, when the conversion step is not performed, the applied current may be 1.1 times the reset current. In another embodiment of the present invention, the application of the current is performed after baking of the phase change memory device as described above.
본 발명의 다른 실시예에 있어서, 상기 리셋 전류의 감소는 혼합된 상 상태의 상기 상 변화 물질의 적어도 일부를 단일 상 상태로 변환함으로써 얻어진다. 예를 들면, 혼합된 결정상 상태의 상기 상 변화 물질의 적어도 일부는 단일 상 상태로 변화된다. 상기 상 상태는 미결정질 상일 수도 있고, 단일 결정 상일 수도 있다.In another embodiment of the present invention, the reduction of the reset current is obtained by converting at least a portion of the phase change material in a mixed phase state into a single phase state. For example, at least a portion of the phase change material in the mixed crystalline state changes to a single phase state. The phase state may be a microcrystalline phase or a single crystalline phase.
본 발명은 또한 상 변화 메모리 장치에 관한 것이다.The invention also relates to a phase change memory device.
일 실시예에 있어서, 상기 상 변화 메모리 장치는 상부 전극, 하부 전극, 및 상기 상/하부 전극들 사이에 배치되는 상 변화 물질을 포함한다. 상기 상 변화 물질은 전체적으로 단일 상일 수도 있고, 상기 단일 상은 비결정상 및 면심 입방 상 중 하나일 수 있다. In example embodiments, the phase change memory device may include an upper electrode, a lower electrode, and a phase change material disposed between the upper and lower electrodes. The phase change material may be a whole single phase, and the single phase may be one of an amorphous phase and a face-centered cubic phase.
일 실시예에 있어서, 상기 상 변화 물질은 상기 하부 전극과 접촉하는 하부, 및 잔여 부분을 포함한다. 상기 하부는 제 1 결정상 및 비결정상 중 하나일 수 있다. 상기 잔여 부분은 적어도 제 2 결정상을 포함한다. 상기 제 1 결정상은 상기 제 2 결정상보다 용이하게 상기 비결정상으로 천이한다.In one embodiment, the phase change material includes a bottom in contact with the bottom electrode, and a remaining portion. The lower portion may be one of a first crystalline phase and an amorphous phase. The remaining portion comprises at least a second crystalline phase. The first crystal phase transitions to the amorphous phase more easily than the second crystal phase.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
도 1에 도시된 바와 같은 상 변화 메모리 셀들을 채용하는 상 변화 메모리 장치의 동작 전에, 파이어링 동작이 수행될 수 있다. 파이어링 동작은 상기 상 변화 물질의 적어도 일부 내에 열을 발생시켜, 상기 상 변화 물질을 수반하는 차후 작업 중에 개선된 결과를 얻을 수 있도록 하는 작업이다. 본 발명에 따른 하나의 개선 예는 감소한 리셋 전류이다.Before the operation of the phase change memory device employing the phase change memory cells as shown in FIG. 1, a firing operation may be performed. The firing operation is a task that generates heat in at least a portion of the phase change material so that improved results can be obtained during subsequent operations involving the phase change material. One refinement example according to the invention is a reduced reset current.
도 4는 초기 파이어링 수행 이전의 상 변화 물질의 셋 저항 분포를 설명하는 도면이다. 도 4를 참조하면, 영역(i)에 있어서, 상기 셋 저항값들은 넓게 분포하며, 평균 셋 저항값은 높다. 따라서, 판독 작업시, 결점들이 발생할 수 있고, 그에 따라, 수율은 감소할 수 있다.4 is a view for explaining the distribution of the set resistance of the phase change material before the initial firing. Referring to FIG. 4, in the region i, the set resistance values are widely distributed, and the average set resistance value is high. Thus, in the reading operation, defects may occur, and thus the yield may be reduced.
도 5는 상기 초기 파이어링 수행 이후 상 변화 물질의 셋 저항 분포를 설명하는 도면이다. 도 5를 참조하면, 영역(ii)에 있어서, 상기 셋 저항값들은 좁은 폭으로 균일하게 분포되며, 평균 셋 저항값은 상기 초기 파이어링 수행 이전의 상기 상 변화 물질의 것보다 낮다. 상기 초기 파이어링 동작은 상기 상 변화 메모리 장치의 더욱 안정한 판독 동작을 제공하도록 수행된다.5 is a diagram illustrating a set resistance distribution of a phase change material after the initial firing. Referring to FIG. 5, in region (ii), the set resistance values are uniformly distributed in a narrow width, and the average set resistance value is lower than that of the phase change material before the initial firing. The initial firing operation is performed to provide a more stable read operation of the phase change memory device.
예시적인 목적으로, 본 발명의 실시예는 상기 상 변화 메모리 셀들이 도 1에 도시된 상기 구조를 갖는 것으로 가정하여 설명될 것이다. 그러나, 당업자라면 다른 상 변화 메모리 셀 구조가 본 발명의 실시예들로서 사용될 수 있다는 것을 알 수 있을 것이다.For illustrative purposes, the embodiment of the present invention will be described assuming that the phase change memory cells have the structure shown in FIG. However, it will be apparent to one skilled in the art that other phase change memory cell structures may be used as embodiments of the present invention.
도 6은 본 발명의 일 실시예에 따른 초기 파이어링 방법을 설명하는 순서도이다. 도 6을 참조하면, 본 발명의 실시예에 따른 상기 상 변화 물질을 갖는 상기 상 변화 메모리 장치의 초기 파이어링 방법(300)은 복수의 메모리 어레이 블록 중 하나를 선택하는 단계(310), 상기 선택된 메모리 어레이 블록의 워드 라인들을 순차적으로 이네이블하는 단계(320), 및 상기 선택된 메모리 셀 어레이 블록의 비트라인들에 파이어링 전류를 인가하는 단계(330)를 포함한다. 상기 파이어링 전류는 리셋 전류보다 크며, 이는 상기 상 변화 물질이 리셋 상태가 되도록 한다.6 is a flowchart illustrating an initial firing method according to an embodiment of the present invention. Referring to FIG. 6, in the
도 7은 본 발명에 따른 상기 상 변화 메모리 장치(400)의 일 실시예를 설명하는 블록 다이어그램이다. 도 7을 참조하면, 상기 상 변화 메모리 장치(400)는 복수의 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi), 카운터 클럭 발생부(410), 디코딩부(420) 및 구동부(440)를 포함한다. 각각의 메모리 셀 어레이 블록(BLK1, BLK2 ~ BLKi)은 도 1에 도시된 바와 같은 상 변화 메모리 셀들을 포함한다. 상기 카운터 클럭 발생부(410)는 외부 클럭 신호(EXCLK) 및 파이어링 모드 신호(XWIF)에 응답하여 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)을 출력하되, 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)은 각기 다른 주기를 갖는다.7 is a block diagram illustrating an embodiment of the phase
상기 디코딩부(420)는, 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)에 응답하여, 상기 복수의 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi) 중 하나를 선택하는 블록 어드레스(BLKADD), 상기 선택된 메모리 셀 어레이 블록의 워드 라인들을 이네이블 시키는 워드 라인 어드레스(WLADD), 및 상기 선택된 메모리 셀 어레이 블록의 리던던트 워드 라인들을 이네이블 시키는 리던던트 워드 라인 어드레스(REDADD)를 출력한다.The
상기 구동부(440)는 상기 파이어링 모드 신호(XWIF)에 응답하여 파이어링 전류(IFC)를 상기 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi)로 인가한다. The
본 발명의 실시예에 따른 상기 상 변화 메모리 장치 및 상기 초기 파이어링 방법은 도 6 및 도 7을 참조하여 설명할 것이다. 상기 상 변화 메모리 장치(400) 내의 상기 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi)은 복수의 상 변화 메모리 셀들(미도시)을 포함한다. 상기 카운터 클럭 발생부(410)는 상기 외부 클럭 신호(EXCLK) 및 상기 파이어링 모드 신호(XWIF)에 응답하여 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)을 출력하되, 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)은 각기 다른 주기를 갖는다.The phase change memory device and the initial firing method according to an embodiment of the present invention will be described with reference to FIGS. 6 and 7. The memory cell array blocks BLK1 and BLK2 to BLKi in the phase
클럭 신호 주기를 갖는 상기 외부 클럭 신호(EXCLK)는 외부로부터 입력되어 상기 초기 파이어링 동작 수행시 상기 초기 파이어링 모드에서만 활성화된다. 상기 파이어링 모드 신호(XWIF)는 상기 펄스 변화 메모리 장치(400)가 상기 개시 파이어링 모드인 때에 발생한다.The external clock signal EXCLK having a clock signal period is input from the outside and is activated only in the initial firing mode when the initial firing operation is performed. The firing mode signal XWIF is generated when the pulse
상기 카운터 클럭 발생부(410)는 복수의 카운터들을 포함한다. 상기 카운터들의 출력은 상기 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi)을 순차적으로 선택하도록 디코딩되어 상기 초기 파이어링 동작이 수행될 수 있도록 한다.The
상기 카운터 클럭 발생부(410)는 상기 제 1 내지 제 n 로우 카운터들(RC1, RC2 ~ RCn), 상기 리던던트 카운터(RDDC), 및 상기 제 1 내지 제 m 칼럼 카운터들(CC1, CC2 ~ CCm)을 포함한다.The
상기 제 1 내지 제 n 로우 카운터들(RC1, RC2 ~ RCN)은 상기 파이어링 모드 신호(XWIF)에 응답하여 온 또는 오프 되며, 상기 외부 클럭 신호(EXCLK)에 응답하여 제 1 내지 제 n 로우 카운터 클럭 신호들(RCCLK1, RCCLK2 ~ RCCLKn)을 발생시키되, 상기 제 1 내지 제 N 로우 카운터 클럭 신호들(RCCLK1, RCCLK2 ~ RCCLKn)은 상기 제 1 카운터 클럭 신호(CCLK1)를 구성한다.The first to nth low counters RC1 to RCN are turned on or off in response to the firing mode signal XWIF, and the first to nth low counters in response to the external clock signal EXCLK. The clock signals RCCLK1 and RCCLK2 to RCCLKn are generated, but the first to Nth low counter clock signals RCCLK1 and RCCLK2 to RCCLKn constitute the first counter clock signal CCLK1.
상기 리던던트 카운터(RDDC)는 상기 파이어링 모드 신호(XWIF)에 응답하여 온 또는 오프 되며, 상기 외부 클럭 신호(EXCLK)에 응답하여 상기 제 2 카운터 클럭 신호(CCLK2)를 발생시킨다. 상기 제 1 내지 제 m 칼럼 카운터들(CC1, CC2 ~ CCm)은 상기 파이어링 모드 신호(XWIF)에 응답하여 온 또는 오프 되며, 상기 외부 클럭 신호(EXCLK)에 응답하여 제 1 내지 제 m 칼럼 카운터 클럭 신호들(CCCLK1, CCCLK2 ~ CCCLKm)을 발생시키되, 상기 제 1 내지 제 m 칼럼 카운터 클럭 신호들(CCCLK1, CCCLK2 ~ CCCLKm)은 상기 제 3 카운터 클럭 신호(CCLK3)를 구성한다.The redundant counter RDDC is turned on or off in response to the firing mode signal XWIF and generates the second counter clock signal CCLK2 in response to the external clock signal EXCLK. The first to m th column counters CC1, CC2 to CCm are turned on or off in response to the firing mode signal XWIF, and the first to m th column counters in response to the external clock signal EXCLK. The clock signals CCCLK1 and CCCLK2 to CCCLKm are generated, but the first to m th column counter clock signals CCCLK1 and CCCLK2 to CCCLKm constitute the third counter clock signal CCLK3.
상기 제 2 내지 제 n 로우 카운터들(RC2 ~ RCn)은 상기 이전의 로우 카운터로부터 출력되는 캐리(C)에 응답하여 순차적으로 동작된다. 상기 리던던트 카운터(RDDC)는 상기 제 n 로우 카운터(RCn)로부터 출력되는 상기 캐리(C)에 응답하여 동작된다. 상기 제 1 칼럼 카운터(CC1)는 상기 리던던트 카운터(RDDC)로부터 출력되는 상기 캐리(C)에 응답하여 동작된다. 상기 제 2 내지 제 m 칼럼 카운터들(CC2 ~ CCm)은 상기 이전의 칼럼 카운터로부터 출력되는 상기 캐리(C)에 응답하여 순차적으로 동작된다.The second to nth row counters RC2 to RCn are sequentially operated in response to the carry C output from the previous low counter. The redundant counter RDDC is operated in response to the carry C output from the nth low counter RCn. The first column counter CC1 is operated in response to the carry C output from the redundant counter RDDC. The second to mth column counters CC2 to CCm are sequentially operated in response to the carry C outputted from the previous column counter.
상기 카운터 클럭 발생부(410)의 동작은 도 9의 타이밍도를 참조하여 상세하게 설명하고자 한다. 도 9는 도 7의 상기 상 변화 메모리 장치의 동작을 설명하는 타이밍도이다.The operation of the
상기 제 1 내지 제 n 로우 카운터들(RC1, RC2 ~ RCN), 상기 리던던트 카운터(RDDC), 및 상기 제 1 내지 제 m 칼럼 카운터들(CC1, CC2 ~ CCm)은 상기 외부 클럭 신호(EXCLK) 및 상기 파이어링 모드 신호(XWIF)에 응답하여 그들 자신의 카운트 동작을 수행한다. 상기 파이어링 모드 신호(XWIF)가 디스에이블 되면, 상기 카운터 클럭 발생부(410)의 카운터들도 오프 된다. 또한, 상기 제 2 로우 카운터(RC2)는 상기 제 1 로우 카운터(RC1)에 의해 생성되는 상기 캐리(C)에 응답하여 동작된다. 상기 제 3 로우 카운터(RC3)는 상기 제 2 로우 카운터(RC2)에 의해 생성되는 상기 캐리(C)에 응답하여 동작된다. 상기 리던던트 카운터(RDDC)는 상기 n 로우 카운터(RCn)에 의해 생성되는 상기 캐리(C)에 응답하여 동작된다. 상기 제 1 칼럼 카운터(CC1)는 상기 리던던트 카운터(RDDC)에 의해 생성되는 상기 캐리(C)에 응답하여 동작된다. 마찬가지로, 상기 제 m 칼럼 카운터(CCm)는 상기 m-1 칼럼 카운터(미도시)에 의해 생성되는 상기 캐리(C)에 응답하여 동작된다. 이러한 방식으로, 상기 카운터 클럭 발생부(410)의 카운터들은 순차적으로 동작된다.The first to nth row counters RC1 and RC2 to RCN, the redundant counter RDDC, and the first to mth column counters CC1 and CC2 to CCm are connected to the external clock signal EXCLK and They perform their own count operation in response to the firing mode signal XWIF. When the firing mode signal XWIF is disabled, the counters of the
도 9에 도시된 바와 같이, 상기 카운터 클럭 발생부(410)의 카운터들로부터 생성되는 신호들의 주기들은 순차적으로 두 배씩 증가한다. 즉, 상기 제 1 내지 제 n 로우 카운터들(RC1, RC2 ~ RCn)로부터 출력되는 상기 제 1 내지 제 n 로우 카운터 클럭 신호들(RCCLK1, RCCLK2 ~RCCLKn)은 순차적으로 두 배씩 증가한다. 상기 리던던트 카운터(RDDC)로부터 출력되는 상기 제 2 카운터 클럭 신호(CCLK2)의 주기는 상기 제 n 로우 카운터(RCn)로부터 출력되는 상기 제 n 로우 카운터 클럭 신호(RCCLKn)의 주기의 두 배이다. 상기 제 1 칼럼 카운터(CC1)로부터 출력되는 상기 제 1 칼럼 카운터 클럭 신호(CCCLK1)의 주기는 상기 리던던트 카운터(RDDC)로부터 출력되는 상기 제 2 카운터 클럭 신호(CCLK2)의 주기의 두 배이다. 마찬가지로, 상기 제 2 내지 제 m 카운터 클럭 신호들(CCCLK2 ~ CCCLKm)의 주기들은 순차적으로 두 배씩 증가한다. 따라서, 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)은 순차적으로 발생한다. 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)은 상기 디코딩부(420)로 입력된다.As shown in FIG. 9, the periods of the signals generated from the counters of the
상기 디코딩부(420)는, 상기 제 1 내지 제 3 카운터 클럭 신호들(CCLK1, CCLK2, CCLK3)에 응답하여, 상기 복수의 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi) 중 하나를 선택하는 상기 블록 어드레스(BLKADD), 상기 선택된 메모리 셀 어레이 블록의 워드 라인들을 이네이블 시키는 상기 워드 라인 어드레스들(WLADD), 및 상기 선택된 메모리 셀 어레이 블록의 리던던트 워드 라인을 이네이블 시키는 상기 리던던트 워드 라인 어드레스(REDADD)를 출력한다. 상기 디코딩부(420)는 로우 디코더(425), 리던던트 디코더(430), 및 칼럼 디코더(435)를 포함한다. 상기 로우 디코더(425)는 상기 워드 라인 어드레스들(WLADD)을 출력하며, 이들은 상기 제 1 카운터 클럭 신호(CCLK1)에 응답하여 순차적으로 이네이블 된다. 즉, 상기 로우 디코더(425)는 주기가 서로 다른 제 1 내지 제 n 로우 카운터 클럭 신 호(RCCLK1, RCCLK2 ~RCCLKn)를 수신하여 디코딩한 후 디코딩 결과를 워드라인 어드레스(WLADD)로서 출력한다. 상기 워드 라인 어드레스들(WLADD)은 상기 선택된 메모리 셀 어레이 블록의 워드라인들을 최상위 비트부터 최하위 비트까지 순차적으로 이네이블 시킨다.The
상기 리던던트 디코더(425)는 제 2 카운터 클럭 신호(CCLK2)에 응답하여 상기 리던던트 워드 라인 어드레스(REDADD)를 출력한다. 상기 칼럼 디코더(435)는 상기 블록 어드레스(BLKADD)를 출력하며, 이는 상기 제 3 카운터 클럭 신호(CCLK3)에 응답하여 상기 복수의 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi) 중 하나를 선택한다. 상기 칼럼 카운터(435)는 주기가 서로 다른 상기 제 1 내지 제 m 칼럼 카운터 클럭 신호들(CCCLK1, CCCLK2 ~ CCCLKm)을 수신 및 디코딩한 후, 상기 디코딩 결과를 상기 블록 어드레스(BLKADD)로서 출력한다. 상기 블록 어드레스(BLKADD)는 상기 선택된 메모리 셀 어레이 블록의 모든 비트 라인들을 이네이블 시킨다. 상기 카운터 클럭 발생부(410)로부터 출력되는 상기 클럭 신호들을 수신 및 디코딩하는 상기 디코딩부(420)의 구조는 다양할 수 있다. The
상기 구동부(440)는 파이어링 모드 신호(XWIF)에 응답하여 파이어링 전류(IFC)를 상기 메모리 셀 어레이 블록들(BLK1, BLK2 ~ BLKi)로 인가한다. 상기 구동부(440)의 동작이 도 8을 참조하여 설명된다. 도 8은 도 7의 구동부(440)를 설명하는 도면이다. 도 8을 참조하면, 상기 구동부(440)는 제 1 단이 파이어링 전압(VPP)에 연결되고 제 2 단이 상기 메모리 셀 어레이 블록의 비트라인들(BL0, BL1 ~ BLp)에 연결되며 게이트에 파이어링 모드 신호(XWIF)가 연결되는 다수개의 트랜지스터들(TR1 ~TRl)을 구비한다. 상기 트랜지스터들(TR1 ~ TRl)은 상기 비트라인들(BL0, BL1 ~ BLp)로 상기 파이어링 전류(IFC)를 인가할 수 있기에 적당한 사이즈를 가진다.The
도 8은 k+1 개의 워드라인들과 p+1 개의 비트라인들 및 1개의 리던던트 워드라인(WLred)을 구비하는 제 1 메모리 셀 어레이 블록(BLK1)만을 도시하고 있다.FIG. 8 illustrates only the first memory cell array block BLK1 having k + 1 word lines, p + 1 bit lines, and one redundant word line WLred.
블록 어드레스(BLKADD)는 파이어링 동작의 처음에는 제 1 메모리 셀 어레이 블록(BLK1)을 자동으로 선택한다. 그리고 제 1 카운터 클럭 신호(CCLK1)를 수신하는 상기 로우 디코더(425)가 상기 워드라인 어드레스(WLADD)를 출력하여 상기 제 1 메모리 셀 어레이 블록(BLK1)의 상기 워드라인들(WL0, WL1 ~ WLk)을 순차적으로 이네이블 시킨다. 즉, 제일 먼저 상기 제 1 워드 라인(WL0)이 이네이블 된다. 상기 구동부(440)는 상기 제 1 메모리 셀 어레이 블록(BLK1)의 비트라인들(BL0, BL1 ~ BLp)로 파이어링 전류(IFC)를 인가한다. 그러면, 상기 제 1 워드라인(WL0)에 연결된 상기 메모리 셀 어레이의 상 변화 물질들에 대하여 초기 파이어링 동작이 수행된다.The block address BLKADD automatically selects the first memory cell array block BLK1 at the beginning of the firing operation. The
다음으로 상기 제 1 워드라인(WL0)이 디스에이블 되고 상기 제 2 워드라인(WL1)이 이네이블 된다. 그러면 상기 제 2 워드라인(WL1)에 연결된 상기 메모리 셀 어레이의 상 변화 물질들에 대하여 초기 파이어링 동작이 수행된다. 이와 같은 방법으로 제 k 워드라인(WLk) 및 리던던트 워드라인(WLred)에 연결된 상기 메모리 셀 어레이의 상 변화 물질들에 대하여 초기 파이어링 동작이 수행된다. 그러면 상기 제 1 메모리 셀 어레이 블록(BLK1)의 초기 파이어링 동작이 완료된다. 상기 카 운터 클럭 발생부(410)의 제 1 내지 제 n 로우 카운터들(RC1, RC2 ~ RCn) 및 리던던트 카운터(RDDC)는 순차적으로 동작되어 순차적으로 상기 제 1 내지 제 n 로우 카운터 클럭들(RCCLK1, RCCLK2 ~ RCCLKn) 및 제 2 카운터 클럭(CCLK2)을 출력하므로, 상기 제 1 내지 제 k 워드라인들(WL0, WL1 ~ WLk) 및 리던던트 워드라인(WLred)은 순차적으로 이네이블 된다.Next, the first word line WL0 is disabled and the second word line WL1 is enabled. Then, an initial firing operation is performed on the phase change materials of the memory cell array connected to the second word line WL1. In this manner, an initial firing operation is performed on the phase change materials of the memory cell array connected to the k-th word line WLk and the redundant word line WLred. Then, the initial firing operation of the first memory cell array block BLK1 is completed. The first to nth low counters RC1, RC2 to RCn and the redundant counter RDDC of the
상기 리던던트 워드라인(WLred)이 디스에이블 되면, 상기 제 1 내지 제 m 칼럼 카운터들들(CC1, CC2 ~ CCm)의 동작에 의하여 상기 칼럼 디코더(435)는 상기 블록 어드레스(BLKADD)를 출력하고 상기 블록 어드레스(BLKADD)는 상기 제 2 메모리 셀 어레이 블록(BLK2)을 선택한다. 이는 도 9의 타이밍도로부터 알 수 있다. 상기 제 2 메모리 셀 어레이 블록(BLK2)이 선택되면, 상기 제 1 내지 제 n 워드 라인(미도시) 및 리던던트 워드 라인(미도시)이 순차적으로 이네이블 되고, 파이어링 동작이 수행된다.When the redundant word line WLred is disabled, the
상기 파이어링 전압(VPP)은 전원 전압 레벨과 같거나 그보다 큰 전압 레벨을 가진다. 그리고, 연결되는 메모리 셀 어레이의 수를 고려하여 전압 레벨을 더 높이거나 낮출 수 있다. 상기 파이어링 전압(VPP)는 본 발명의 다른 실시예들에서 더욱 상세히 설명될 것이다. 상기 파이어링 전류(IFC)는 상기 리셋 전류보다 더 큰 전류이며, 본 발명의 다른 실시예들에서 더욱 상세히 설명될 것이다. The firing voltage VPP has a voltage level equal to or greater than the power supply voltage level. In addition, the voltage level may be increased or decreased in consideration of the number of memory cell arrays connected thereto. The firing voltage VPP will be described in more detail in other embodiments of the present invention. The firing current IFC is a larger current than the reset current and will be described in more detail in other embodiments of the present invention.
상기 구동부(440)는 상기 블록 어드레스(BLKADD) 및 파이어링 모드 신호(XWIF)에 응답하여 상기 파이어링 전류(IFC)를 상기 블록 어드레스(BLKADD)에 의해서 선택된 상기 상 변화 메모리 셀 어레이의 비트 라인들로만 인가하도록 제어하 는 제어부(510)를 더 구비할 수 있다. 즉, 상기 선택된 메모리 셀 어레이 블록으로만 파이어링 전류(IFC)가 인가될 수 있도록 함으로써, 좀 더 정확한 파이어링 동작The driving
을 수행할 수 있다. 상기 제어부(510)는 낸드 게이트일 수 있다. 즉, 상기 블록 어드레스(BLKADD)와 파이어링 모드 신호(XWIF)가 모두 하이 레벨로 이네이블 되는 경우에만, 상기 낸드 게이트의 출력은 로우 레벨이 되어 트랜지스터들(TR1 ~ TRl)을 턴 온 시킨다. 상기 트랜지스터들(TR1 ~ TRl)은 피모스 트랜지스터로서 표시되어 있으나, 이에 한정되는 것은 아니다.Can be performed. The
본 발명의 실시예에 따른 상 변화 메모리 장치(400)는 외부에서 입력되는 신호를 외부 클럭 신호(EXCLK), 파이어링 모드 신호(XWIF), 파이어링 전압(VPP), 전원 전압 및 접지 전압 등으로 최소화함으로써, 하나의 웨이퍼(Wafer)에 대하여 많은 칩들을 한꺼번에 테스트할 수 있다.The phase
본 출원의 발명자들은, 상기 결정성 상태에서, 상기 상 변화 물질이 육방 밀집(HCP) 결정 구조 및 면심 입방(FCC) 결정 구조의 혼합이라는 것을 발견하였다. 상기 FCC 결정 구조는 상기 HCP 결정 구조보다 대략 제곱 크기 정도로 더 큰 저항을 제공한다. 그러나, 발명자들은 상기 FCC 결정 구조를 비결정상으로 변환하는데 필요한 에너지보다 더 많은 양의 에너지가 상기 HCP 결정 구조를 상기 비결정상으로 변환하는데 필요하다는 것을 발견하였다. 전술한 다른 방식에 있어서, 상기 FCC 상태가 상기 HCP보다 결정-비결정 천이에 있어 더욱 바람직한바, 이는 상기 FCC 상태가 결정상태에서 비결정 상태로 더욱 용이하게 천이하기 때문이다.The inventors of the present application have found that in the crystalline state, the phase change material is a mixture of hexagonal dense (HCP) crystal structures and face centered cubic (FCC) crystal structures. The FCC crystal structure provides a resistance that is about on the order of magnitude larger than the HCP crystal structure. However, the inventors have found that more energy is needed to convert the HCP crystal structure to the amorphous phase than the energy required to convert the FCC crystal structure to the amorphous phase. In another manner described above, the FCC state is more desirable for crystal-amorphous transitions than the HCP because the FCC state transitions more easily from a crystalline state to an amorphous state.
본 발명자들은 또한, 충분히 높은 파이어링 전류 또는 온도를 인가함으로써, 상기 상 변화 물질 또는 그의 일부(예를 들면, 프로그래밍 가능한 체적)가 비결정질 또는 FCC 결정상으로 변화할 수 있음을 발견하였다. 게다가, 본 발명자들은 이러한 파이어링 이후, 셋 시점에, 상기 상 변화 물질의 프로그래밍 가능한 체적이 상기 FCC 결정 상태를 달성할 것임을 발견하였다. 그 결과, 본 발명자들은, 상기 파이어링 전류를 적절히 선택함으로써, 그들이 상기 리셋 상태를 달성하는데 필요한 리셋 전류를 감소시킬 수 있다는 것을 발견하였다. 이러한 파이어링은 또한 상기 셋 상태의 저항을 감소시키지만, 파이어링 이전에 존재하는 것보다 큰, 상기 셋 및 리셋 저항 사이의 마진을 제공한다. The inventors have also found that by applying a sufficiently high firing current or temperature, the phase change material or portion thereof (eg, programmable volume) can change to an amorphous or FCC crystalline phase. In addition, the inventors have discovered that, after this firing, at three time points, the programmable volume of the phase change material will achieve the FCC crystalline state. As a result, the inventors have found that by appropriately selecting the firing currents, they can reduce the reset currents necessary to achieve the reset state. Such firing also reduces the resistance of the set state, but provides a margin between the set and reset resistors that is greater than that present prior to firing.
도 10a는 본 발명에 따라 인가되는 파이어링 전류의 일 실시예를 도시한다. 상기 파이어링 전류의 인가는 전술한 실시예와 마찬가지로 수행될 수 있다. 도시한 바와 같이, 상대적으로 높은 전류 펄스를 인가함으로써, 상기 상 변화 물질은 파이어링 후에 비결정상으로 변환된다. 도 10a에 도시된 바와 같이, 이는 차후 동작 중에 더욱 낮은 리셋 전류를 요구하는 결과를 초래한다.10A illustrates one embodiment of a firing current applied in accordance with the present invention. The application of the firing current may be performed in the same manner as in the above-described embodiment. As shown, by applying a relatively high current pulse, the phase change material is converted to an amorphous phase after firing. As shown in FIG. 10A, this results in requiring a lower reset current during subsequent operation.
도 10b는 본 발명의 또 다른 실시예를 도시한다. 본 실시예에 있어서, 동일한 고 파이어링 전류가 인가되고, 그 후, 점차 낮은 전류가 인가된다. 이러한 파이어링 동작의 결과, 상기 상 변화 물질은 상기 고 저항 FCC 결정 상태로 변환된다. 그러나, 동일한 효과가 얻어진다. 즉, 동일한 저 리셋 전류 및 저 셋 저항 상태가 얻어진다.Figure 10b shows another embodiment of the present invention. In this embodiment, the same high firing current is applied, and then gradually lower current is applied. As a result of this firing operation, the phase change material is converted into the high resistance FCC crystal state. However, the same effect is obtained. That is, the same low reset current and low set resistance state are obtained.
도 11은 상기 리셋 전류에 대한 파이어링 전류의 효과를 도시한다. 특히, 이는 상기 초기 프리-파이어링 리셋 전류에 대한 상기 파이어링 전류의 비율 증가에 대한 상기 리셋 전류의 비율 감소를 보여준다. 여기서, 상기 리셋 펄스의 폭은 500 나노초에서 설정되며, 이는 도 10a의 실시예와 일치한다. 즉, 상기 파이어링은 상기 상 변화 물질이 비결정상을 획득하도록 한다. 도시한 바와 같이, 상기 리셋 전류가 상기 초기 프리-파이어링 리셋 전류보다 높게 증가함에 따라, 포스트-파이어링 리셋 전류는 감소한다. 특히, 상기 파이어링 전류가 상기 초기 리셋 전류의 10% 내지 20% (예를 들면, 상기 초기 리셋 전류의 1.1 내지 1.2배) 또는 그 이상까지 증가하는 경우, 상기 리셋 전류가 상당량 감소하게 된다.11 shows the effect of firing current on the reset current. In particular, this shows a decrease in the ratio of the reset current to an increase in the ratio of the firing current to the initial pre-firing reset current. Here, the width of the reset pulse is set at 500 nanoseconds, which is consistent with the embodiment of FIG. 10A. In other words, the firing allows the phase change material to acquire an amorphous phase. As shown, as the reset current increases above the initial pre-firing reset current, the post-firing reset current decreases. In particular, when the firing current increases to 10% to 20% (eg, 1.1 to 1.2 times the initial reset current) or more of the initial reset current, the reset current is substantially reduced.
도 12는 상기 리셋 전류에 대한 파이어링의 횟수의 효과를 도시한다. 상기 초기 프리-파이어링 리셋 전류보다 20% 큰 파이어링 전류(예를 들면, 상기 초기 리셋 전류의 1.2배) 및 500 나노초(파이어링 이후 비결정상을 획득하는)의 펄스 폭에 대하여, 도 12는 이러한 파이어링의 횟수에 따른 리셋 전류의 변화를 도시한다. 도시한 바와 같이, 이러한 도면은 상기 리셋 전류가 다중 파이어링의 통전에 그다지 영향받지 않는다는 것을 도시한다.12 shows the effect of the number of firings on the reset current. For a firing current 20% greater than the initial pre-firing reset current (e.g., 1.2 times the initial reset current) and a pulse width of 500 nanoseconds (acquiring an amorphous phase after firing), FIG. The change of the reset current according to the number of such firings is shown. As shown, this figure shows that the reset current is not very affected by the energization of multiple firings.
도 13은 상기 리셋 및 셋 상태 사이의 저항 마진에 대한 본 발명에 따른 파이어링의 효과를 도시한다. 도 13의 왼쪽에는 파이어링 이전의 상기 리셋 및 셋 상태의 저항 분포가 도시되어 있다. 도 13의 오른쪽에는 파이어링 이후의 상기 리셋 및 셋 상태의 저항 분포가 도시되어 있다. 도 13에 도시된 바와 같이, 파이어링 이전에, 상기 셋 및 리셋 분포는 거의 중첩한다. 그 결과, 메모리 결함이 발생할 수 있다. 대조적으로, 파이어링 이후, 훨씬 큰 마진이 상기 셋 및 리셋 분포 사이에 존재하여 많은 수의 메모리 결함이 현저히 감소한다.Figure 13 shows the effect of firing according to the invention on the resistance margin between the reset and set states. The left side of FIG. 13 shows the resistance distribution of the reset and set states before firing. 13 shows the distribution of the resistance in the reset and set states after firing. As shown in Figure 13, prior to firing, the set and reset distributions almost overlap. As a result, memory defects may occur. In contrast, after firing, a much larger margin exists between the set and reset distributions, which significantly reduces the number of memory defects.
도 14a 및 도 14b는 본 발명에 따른 파이어링 공정으로 인한 두 가지 개선예를 도시한다. 도 14a는 상기 파이어링이 비결정상을 획득하는 경우를 도시하며, 도 14b는 상기 파이어링이 FCC 결정 상을 획득하는 경우를 도시한다. 도시한 바와 같이, 전술한 실시예에 있어서, 상기 초기 리셋 전류보다 20% 큰 파이어링 전류(예를 들면, 상기 초기 리셋 전류의 1.2배)가 도 14a 및 도 14b의 예로서 선택되었다. 이러한 도면들은 또한 상기 리셋 전류의 감소는 도 11의 예로부터 예상되는 바와 같이 20% 더 크다는 것을 보여준다.14A and 14B show two improvements due to the firing process according to the present invention. FIG. 14A shows a case in which the firing acquires an amorphous phase, and FIG. 14B shows a case in which the firing acquires an FCC crystal phase. As shown, in the above-described embodiment, a firing current 20% larger than the initial reset current (for example, 1.2 times the initial reset current) was selected as the example of FIGS. 14A and 14B. These figures also show that the reduction of the reset current is 20% greater as expected from the example of FIG. 11.
도 15는 본 발명의 다른 실시예를 도시한다. 도시한 바와 같이, 단계 S1510에서, 상기 반도체 메모리 소자는 일정 온도에서 일정 시간 동안 베이킹 되어 상기 상 변화 물질이 HCP 결정 상태를 갖도록 한다. 예를 들면, 상기 온도는 상기 상 변화 물질의 용융점 이하이다. 본 실시예에 있어서, 상기 상 변화 물질의 프로그래밍 가능한 체적 및 잔여 부분은 상기 HCP 결정 구조를 갖는다. 다음, 단계 S1512에서, 상기 파이어링 전류는 도 10b에 도시된 실시예에 따라 인가되어 상기 프로그래밍 가능한 체적이 상기 FCC 결정 상태를 갖도록 한다. 상기 상 변화 물질의 잔여 부분은 상기 HCP 결정 상태로 남게 된다.15 shows another embodiment of the present invention. As shown, in step S1510, the semiconductor memory device is baked at a predetermined temperature for a predetermined time so that the phase change material has an HCP crystal state. For example, the temperature is below the melting point of the phase change material. In this embodiment, the programmable volume and residual portion of the phase change material have the HCP crystal structure. Next, in step S1512, the firing current is applied according to the embodiment shown in FIG. 10B such that the programmable volume has the FCC determined state. The remaining portion of the phase change material remains in the HCP crystal state.
도 16은 본 발명의 또 다른 실시예를 도시한다. 전술한 실시예는 상기 상 변화 물질에 대한 전류의 인가에 의해 상기 파이어링 동작을 달성한다. 전술한 바와 같이, 상기 전류가 인가되면, 열이 발생하게 된다. 상기 상 변화 물질에 열을 가하기 위해 전류를 사용하는 대신, 열이 보다 직접적으로 가해질 수 있다. 예를 들면, 도 16은 단계 S1610에서, 급속 열처리 공정이 상기 상 변화 메모리 셀들을 포함하는 반도체 장치에 대해 수행된다는 것을 보여준다. 상기 급속 열처리는 충분한 온도에서 충분한 시간 동안 수행되어 상기 상 변화 물질을 비결정상태로 변화시킨다. 예를 들면, 상기 온도는 상기 상 변화 물질의 용융점보다 높다.Figure 16 shows another embodiment of the present invention. The above-described embodiment achieves the firing operation by applying a current to the phase change material. As described above, when the current is applied, heat is generated. Instead of using a current to heat the phase change material, heat may be applied more directly. For example, FIG. 16 shows that in step S1610, a rapid heat treatment process is performed for the semiconductor device including the phase change memory cells. The rapid heat treatment is performed at a sufficient temperature for a sufficient time to change the phase change material to an amorphous state. For example, the temperature is higher than the melting point of the phase change material.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명은 상 변화 메모리 셀의 리셋 전류를 현저히 감소시키기 위한 방법을 제공한다. 또한, 상기 상 변화 메모리 셀의 셋 및 리셋 상태 사이의 저항 차이를 증가시킬 수 있는 장점이 있다.As described above, the present invention provides a method for significantly reducing the reset current of a phase change memory cell. In addition, there is an advantage in that the resistance difference between the set and reset states of the phase change memory cell can be increased.
Claims (30)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/420,933 US7606064B2 (en) | 2003-09-08 | 2006-05-30 | Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device |
US11/420,933 | 2006-05-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070115542A KR20070115542A (en) | 2007-12-06 |
KR100871880B1 true KR100871880B1 (en) | 2008-12-03 |
Family
ID=38856449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060050566A KR100871880B1 (en) | 2006-05-30 | 2006-06-05 | Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5101159B2 (en) |
KR (1) | KR100871880B1 (en) |
CN (1) | CN101106174B (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8134857B2 (en) * | 2008-06-27 | 2012-03-13 | Macronix International Co., Ltd. | Methods for high speed reading operation of phase change memory and device employing same |
JP2010020811A (en) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | Semiconductor memory device |
JP4846813B2 (en) | 2009-03-12 | 2011-12-28 | 株式会社東芝 | Nonvolatile semiconductor memory device |
CN105869671B (en) * | 2016-03-25 | 2018-09-25 | 中国科学院上海微系统与信息技术研究所 | Phase-changing memory unit write initial method and its array write initial method |
CN110797064A (en) * | 2019-10-31 | 2020-02-14 | 重庆邮电大学 | Low-power-consumption phase change memory initialization operation method |
JPWO2023012930A1 (en) * | 2021-08-04 | 2023-02-09 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093619A (en) | 2003-09-16 | 2005-04-07 | Sumio Hosaka | Recording element |
KR20050085533A (en) * | 2002-12-13 | 2005-08-29 | 오보닉스, 아이엔씨. | Memory and access devices |
KR20050099589A (en) * | 2004-04-10 | 2005-10-13 | 삼성전자주식회사 | Method for manufacturing phase-change memory element |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5414271A (en) * | 1991-01-18 | 1995-05-09 | Energy Conversion Devices, Inc. | Electrically erasable memory elements having improved set resistance stability |
US5596522A (en) * | 1991-01-18 | 1997-01-21 | Energy Conversion Devices, Inc. | Homogeneous compositions of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements |
DE102004016408B4 (en) * | 2003-03-27 | 2008-08-07 | Samsung Electronics Co., Ltd., Suwon | Phase change memory module and associated programming method |
KR100498493B1 (en) * | 2003-04-04 | 2005-07-01 | 삼성전자주식회사 | Low current and high speed phase-change memory and operation method therefor |
DE102004039977B4 (en) * | 2003-08-13 | 2008-09-11 | Samsung Electronics Co., Ltd., Suwon | Programming method and driver circuit for a phase change memory cell |
US7005665B2 (en) * | 2004-03-18 | 2006-02-28 | International Business Machines Corporation | Phase change memory cell on silicon-on insulator substrate |
-
2006
- 2006-06-05 KR KR1020060050566A patent/KR100871880B1/en active IP Right Grant
-
2007
- 2007-05-09 JP JP2007124975A patent/JP5101159B2/en active Active
- 2007-05-21 CN CN2007101041742A patent/CN101106174B/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050085533A (en) * | 2002-12-13 | 2005-08-29 | 오보닉스, 아이엔씨. | Memory and access devices |
JP2005093619A (en) | 2003-09-16 | 2005-04-07 | Sumio Hosaka | Recording element |
KR20050099589A (en) * | 2004-04-10 | 2005-10-13 | 삼성전자주식회사 | Method for manufacturing phase-change memory element |
Also Published As
Publication number | Publication date |
---|---|
KR20070115542A (en) | 2007-12-06 |
CN101106174A (en) | 2008-01-16 |
JP2007323800A (en) | 2007-12-13 |
CN101106174B (en) | 2011-06-08 |
JP5101159B2 (en) | 2012-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7606064B2 (en) | Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device | |
EP1617437B1 (en) | Phase change memory device and programming and controlling methods | |
US7292466B2 (en) | Integrated circuit having a resistive memory | |
KR100871880B1 (en) | Method for reducing a reset current for resetting a portion of a phase change material in a memory cell of a phase change memory device and the phase change memory device | |
US8614911B2 (en) | Energy-efficient row driver for programming phase change memory | |
JP2008192278A (en) | Resistive memory including selective refresh operation | |
JP2008152904A (en) | Resistive memory including refresh operation | |
JP2008059736A (en) | Memory cell programmed using temperature controlled set pulse | |
JP2008310960A (en) | Method for programming phase-change substance | |
EP2896045B1 (en) | Complementary decoding for non-volatile memory | |
US8605522B2 (en) | Semiconductor memory apparatus, and successive program control circuit and program method therefor | |
US11830548B2 (en) | Systems and methods for stabilizing cell threshold voltage | |
US8817532B2 (en) | Semiconductor memory apparatus, and set program control circuit and program method therefor | |
US8891320B2 (en) | Semiconductor memory apparatus, and divisional program control circuit and program method therefor | |
US7755952B2 (en) | Semiconductor memory device and writing control method thereof | |
US10978146B2 (en) | Single-ended phase-change memory device and reading method | |
US8102702B2 (en) | Phase change memory and operation method of the same | |
KR20190102870A (en) | Operation method and resistive memory device for reducing write latency |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20141031 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20191031 Year of fee payment: 12 |