KR100871701B1 - 3 비트 데이터를 차동 모드로 송수신하는 신호 전송 장치및 방법 - Google Patents

3 비트 데이터를 차동 모드로 송수신하는 신호 전송 장치및 방법 Download PDF

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Abstract

본 발명은 3개 전송 라인을 이용하여 3 비트 데이터를 차동 모드로 송수신하는 신호 전송 장치 및 방법에 대하여 개시된다. 신호 전송 장치는, 3개의 전송 라인들과, 제1 내지 제3 송신 데이터들을 암호화하여 다수개의 전압 레벨들로 출력되는 제1 내지 제3 전송 데이터들을 발생하고, 전송 라인들로 전송하는 신호 송신부, 그리고 제1 내지 제3 전송 데이터들을 수신하고, 제1 내지 제3 전송 데이터들 간의 중간 레벨을 모니터링하여 제1 내지 제3 수신 데이터로 복원하는 신호 수신부를 포함한다. 신호 전송 장치는, 3개의 전송 라인들을 이용하여 8가지 패턴의 3 비트 랜덤 데이터 통신이 가능하다.
Figure R1020070016121
3 비트 데이터 통신, 신호 전송 장치, 중간 레벨

Description

3 비트 데이터를 차동 모드로 송수신하는 신호 전송 장치 및 방법{Signal transceiver with ternary level differential signaling}
도 1은 종래의 차동 신호 전송 장치를 설명하는 도면이다.
도 2는 도 1의 신호 수신부를 확대하여 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 신호 전송 장치를 설명하는 도면이다.
도 4는 도 3의 인코더를 설명하는 도면이다.
도 5는 도 4의 버퍼부를 설명하는 도면이다.
도 6a 내지 도 6f는 도 4의 인코딩부를 설명하는 회로 다이어그램이다.
도 7은 도 3의 출력 드라이버를 설명하는 도면이다.
도 8은 도 3의 차동 증폭기들을 설명하는 도면이다.
도 9는 도 3의 중간 레벨 검출기들을 설명하는 도면이다.
도 10은 도 9의 중간 레벨 검출기의 동작을 설명하는 도면이다.
도 11은 도 3의 플립플롭들을 설명하는 도면이다.
도 12는 도 3의 디코더를 설명하는 도면이다.
도 13은 도 3의 신호 전송 장치를 시뮬레이션한 결과를 나타내는 도면이다.
본 발명은 신호 전송 장치 및 방법에 관한 것으로, 특히 3개 전송 라인을 이용하여 3 비트 데이터 통신을 가능케 하는 신호 전송 장치 및 방법에 관한 것이다.
바이너리 데이터의 전송은, 하나의 전송 라인들의 신호가 바이너리 데이터의 하나의 비트에 대응하는, 싱글 엔디드 인터페이스에 의해 주로 구현되었다. 바이너리 싱글 엔디드 인터페이스는 노이즈가 없는 환경에서는 효과적으로 사용된다. 그러나, 고속 데이터 전송을 위해 데이터의 전압 스윙폭이 작아지는 환경에서는 노이즈 등으로 인하여, 바이너리 싱글 엔디드 인터페이스는 데이터 수신을 정확히 할 수 없다. 이에 따라, 2개의 전송 라인을 이용하여 차동 신호를 전송하는 차동 엔디드 인터페이스가 개발되었다. 차동 엔디드 인터페이스는 2개의 전송 라인을 이용하여 2개 상태 즉, 1 비트의 데이터를 전송한다.
차동 엔디드 인터페이스는 데이터 전송 효율, 즉 데이터 비트 수/전송 라인 수가 1/2이다. 더 높은 데이터 전송 효율을 구현하기 위하여, 전류 루프를 이용하는 차동 신호 전송 장치 및 방법이 개발되었다. 도 1은 종래의 차동 신호 전송 장치를 설명하는 도면이다. 도 1을 참조하면, 차동 신호 전송 장치는 신호 송신부에서 신호 수신부로 데이터를 전송하는 데 3개의 전송 라인들(330a, 330b, 330c)을 이용한다. 신호 수신부(320)는 포트 Pa, Pb, Pc를 통하여 신호 송신부(320)에서 발생되는 신호를 수신한다. 각 포트들 Pa, Pb, Pc 사이에는 제1 내지 제3 매칭 수단들(340a, 340b, 340c)이 내장된다.
신호 수신부(320)는 제1 내지 제3 매칭 수단들(340a, 340b, 340c)에 흐르는 전류의 방향에 의해 포트 Pa, Pb, Pc의 전압 크기가 다르게 나타난다. 신호 수신부(320)는 포트 Pa, Pb, Pc의 전압 크기의 순서에 따라 6개 상태의 데이터를 인식한다. 도 2에 도시된 바와 같이, 전류의 방향이 Pc→Pb→Pa이면, 각 포트의 전압 크기는 Vc>Vb>Va로 나타나고, 제1 상태로 칭한다. 전류의 방향이 Pb→Pa→Pc이면, 각 포트의 전압 크기는 Vb>Va>Vc로 나타나고, 제2 상태로 칭한다. 전류의 방향이 Pb→Pc→Pa이면, 각 포트의 전압 크기는 Vb>Vc>Va로 나타나고, 제3 상태로 칭한다. 전류의 방향이 Pa→Pc→Pb이면, 각 포트의 전압 크기는 Va>Vc>Vb로 나타나고, 제4 상태로 칭한다. 전류의 방향이 Pc→Pa→Pb이면, 각 포트의 전압 크기는 Vc>Va>Vb로 나타나고, 제5 상태로 칭한다. 전류의 방향이 Pa→Pb→Pc이면, 각 포트의 전압 크기는 Va>Vb>Vc로 나타나고, 제6 상태로 칭한다.
6개 상태, 즉 6개 패턴의 데이터 정보는 2.58 비트 데이터를 전송하는 것이 되고, 데이터 전송 효율 효율은 2.58/3으로 향상된다. 그러나, 차동 신호 전송 장치는 8개 패턴의 3개 비트 데이터를 송수신하는 데이터 통신에는 완전하지 못한 문제점이 있다.
본 발명의 목적은 3개 전송 라인을 이용하여 3 비트 데이터를 통신을 가능케 하는 신호 전송 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 신호 전송 장치를 이용한 신호 전송 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 신호 전송 장치는, 3개의 전송 라인들, 제1 내지 제3 송신 데이터들을 암호화하여 다수개의 전압 레벨들로 출력되는 제1 내지 제3 전송 데이터들을 발생하고, 전송 라인들로 전송하는 신호 송신부, 그리고 제1 내지 제3 전송 데이터들을 수신하고, 제1 내지 제3 전송 데이터들 간의 중간 레벨을 모니터링하여 제1 내지 제3 수신 데이터로 복원하는 신호 수신부를 포함한다.
본 발명의 실시예들에 따라, 제1 내지 제3 전송 데이터들 각각은 전송 라인들 각각에 형성되는 전류 경로에 의해 다수개의 전압 레벨들을 갖는다.
본 발명의 실시예들에 따라, 신호 송신부는, 제1 내지 제3 송신 데이터들을 암호화하여 업 신호들과 다운 신호들을 발생하는 인코더와, 업 신호들과 다운 신호들에 응답하여 턴온되는 스위치들의 개수에 따라 제1 내지 제3 전송 데이터들의 전압 레벨들이 결정되는 출력 드라이버를 포함할 수 있다.
본 발명의 실시예들에 따라, 인코더는, 제1 내지 제3 송신 데이터들을 입력하여 제1 내지 제6 인코딩 신호들을 발생하는 버퍼부와, 제1 내지 제6 인코딩 신호들을 입력하여 제1 내지 제3 업 신호들과 제1 내지 제3 다운 신호들을 발생하는 인코딩부를 포함할 수 있다.
본 발명의 실시예들에 따라, 출력 드라이버는, 기준 전압과 공통 전압을 비교하고 제1 및 제2 바이어스 신호들을 발생하는 바이어스부와, 제1 및 제2 바이어스 신호들에 응답하여 인에이블되고 제1 내지 제3 업 신호들 각각과 제1 내지 제3 다운 신호들 각각에 응답하여 턴온되는 다수개의 스위치들을 포함하는 스위치부를 포함할 수 있다.
본 발명의 실시예들에 따라, 신호 수신부는, 전송 라인들을 통하여 전달되는 제1 내지 제3 전송 데이터들 중 2개 데이터들끼리 전압 차이를 감지 증폭하는 차동 증폭부, 차동 증폭부의 출력 신호들을 입력하여 레벨 신호들을 발생하는 중간 레벨 검출부, 차동 증폭부의 출력 신호들과 중간 레벨 검출부의 레벨 신호들 각각을 센싱하여 센싱 신호들을 발생하는 플립플롭부와, 그리고 플립플롭부의 출력 신호들을 디코딩하여 제1 내지 제3 수신 데이터들을 출력하는 디코더를 포함할 수 있다.
본 발명의 실시예들에 따라, 차동 증폭부는, 제1 전송 데이터와 제2 전송 데이터 사이의 전압 차를 감지 증폭하는 제1 차동 증폭기, 제2 전송 데이터와 제3 전송 데이터 사이의 전압 차를 감지 증폭하는 제2 차동 증폭기, 그리고 제3 전송 데이터와 제1 전송 데이터 사이의 전압 차를 감지 증폭하는 제3 차동 증폭기를 포함할 수 있다.
본 발명의 실시예들에 따라, 중간 레벨 검출부는, 제1 차동 증폭기의 출력 신호를 제2 및 제3 차동 증폭기들의 출력 신호들과 비교하여 제1 레벨 신호를 발생하는 제1 중간 레벨 검출기와, 제3 차동 증폭기의 출력 신호를 제1 및 제2 차동 증폭기들의 출력 신호들과 비교하여 제2 레벨 신호를 발생하는 제2 중간 레벨 검출기를 포함할 수 있다.
본 발명의 실시예들에 따라, 플립플롭부는, 제1 차동 증폭기의 출력 신호를 센싱하여 제1 및 제2 센싱 신호들을 발생하는 제1 플립플롭, 제2 차동 증폭기의 출력 신호를 센싱하여 제3 및 제4 센싱 신호들을 발생하는 제2 플립플롭, 제3 차동 증폭기의 출력 신호를 센싱하여 제5 및 제6 센싱 신호들을 발생하는 제3 플립플롭, 제1 중간 레벨 검출기의 제1 레벨 신호를 센싱하여 제7 및 제8 센싱 신호들을 발생하는 제4 플립플롭, 그리고 제2 중간 레벨 검출기의 제2 레벨 신호를 센싱하여 제9 및 제10 센싱 신호들을 발생하는 제5 플립플롭을 포함할 수 있다.
본 발명의 실시예들에 따라, 디코더는, 제7 및 제9 센싱 신호들에 응답하여 제1 센싱 신호 또는 제2 센싱 신호를 제1 수신 데이터로 출력하는 제1 수신 데이터 발생부, 제3 센싱 신호를 제2 수신 데이터로 출력하는 제2 수신 데이터 발생부, 그리고 제7 센싱 신호에 응답하여 제5 센싱 신호 또는 제6 센싱 신호를 제3 수신 데이터로 출력하는 제3 수신 데이터 발생부를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 신호 전송 장치는, 제1 내지 제3 송신 데이터들을 암호화하여 업 신호들과 다운 신호들을 발생하는 인코더, 업 신호들과 다운 신호들에 응답하여 턴온되는 스위치들의 개수에 따라 제1 내지 제3 전송 데이터들의 전압 레벨들을 결정하는 출력 드라이버, 제1 내지 제3 전송 데이터들 각각을 전송하는 제1 내지 제3 전송 라인들, 전송 라인들을 통하여 전달되는 제1 내지 제3 전송 데이터들 중 2개 데이터들끼리 전압 차이를 감지 증폭하는 차동 증폭부, 차동 증폭부의 출력 신호들을 입력하여 레벨 신호들을 발생하는 중간 레벨 검출부, 차동 증폭부의 출력 신호들과 중간 레벨 검출부의 레벨 신호들 각각을 센싱하여 센싱 신호들을 발생하는 플립플롭부, 그리고 플립플롭부의 센싱 신호들을 디코딩하여 제1 내지 제3 수신 데이터들을 출력하는 디코더를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 신호 전송 방법은, 제1 내지 제3 송신 데이터들을 암호화하는 단계, 암호화된 제1 내지 제3 송신 데이터들에 응답하여 턴온되는 스위치들의 개수에 따라 다수개의 전압 레벨을 갖는 제1 내지 제3 전송 데이터들을 발생하는 단계, 제1 내지 제3 전송 데이터들을 제1 내지 제3 전송 라인들로 각각 전송하는 단계, 제1 내지 제3 전송 데이터들을 수신하는 단계, 그리고 제1 내지 제3 전송 데이터들 간의 전압 차를 감지 증폭하여 제1 내지 제3 수신 데이터로 복원하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더욱 다른 면에 따른 신호 전송 방법은, 제1 내지 제3 송신 데이터들을 암호화하여 업 신호들 또는 다운 신호들을 발생하는 단계; 업 신호들과 다운 신호들에 응답하여 턴온되는 스위치들을 통하여 제1 내지 제3 전송 라인들 각각에 형성되는 전류 경로에 의해 다수개의 전압 레벨들로 출력되는 제1 내지 제3 전송 데이터들을 발생하는 단계, 제1 내지 제3 전송 데이터들을 제1 내지 제3 전송 라인들로 각각 전송하는 단계, 제1 내지 제3 전송 데이터들을 수신하는 단계, 제1 내지 제3 전송 데이터들 간의 전압 차를 감지하고 중간 레벨을 모니터링하여 센싱 신호들을 발생하는 단계, 그리고 센싱 신호들을 디코딩하여 제1 내지 제3 수신 데이터로 복원하는 단계를 포함한다.
따라서, 본 발명에 의하면, 3개의 전송 라인을 이용하여 8가지 패턴의 3 비트 데이터를 차동 모드로 랜덤하게 데이터 통신 가능하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 신호 전송 장치를 설명하는 도면이다. 도 3을 참조하면, 신호 전송 장치(100)는 신호 송신부(200)와 신호 수신부(300)를 포함하고, 신호 송신부(200)와 신호 수신부(300) 사이에는 3개의 전송 라인들(110, 120, 130)이 연결된다. 신호 전송 장치(100)는 3 비트 송신 데이터(TDATA<2:0>)를 암호화하여 3개 전송 라인들(110, 120, 130)을 통해 전송하고 3 비트 수신 데이터(RDATA<2:0>)로 복원한다.
신호 송신부(200)는 인코더(210)와 출력 드라이버(220)를 포함한다. 인코더(210)는 3 비트의 송신 데이터(TDATA<2:0>)를 암호화하여 업 신호들(SWU<2:0>)과 다운 신호들(SWD<2:0>)을 발생한다. 출력 드라이버(220)는 업 신호들(SWU<2:0>)과 다운 신호들(SWD<2:0>)에 응답하여 턴온되는 스위치들의 개수에 따라 다수개의 전압 레벨을 갖는 제1 내지 제3 데이터(OUT<2:0>)를 출력한다.
도 4는 도 3의 인코더(210)를 설명하는 도면이다. 도 4를 참조하면, 인코더(210)는 버퍼부(410)와 인코딩부(420)를 포함한다. 버퍼부(410)는 제1 송신 데이터(TDATA<0>)를 입력하여 제1 및 제2 인코딩 신호들(IDQ0, IDQ0B)을 출력하고, 제2 송신 데이터(TDATA<1>)를 입력하여 제3 및 제4 인코딩 신호들(IDQ1, IDQ1B)을 출력하고, 제3 송신 데이터(TDATA<2>)를 입력하여 제5 및 제6 인코딩 신호들(IDQ2, IDQ2B)을 출력한다. 인코딩부(420)는 제1 내지 제6 인코딩 신호들(IDQ0-IDQ2B)을 입력하여 업 신호들(SWU<2:0>)과 다운 신호들(SWD<2:0>)을 발생한다.
도 5는 도 4의 버퍼부를 설명하는 도면이다. 도 5를 참조하면, 버퍼부(410)는 제1 송신 데이터(TDATA<0>)를 입력하는 직렬 연결된 제1 및 제2 인버터들(501, 502), 제2 송신 데이터(TDATA<1>)를 입력하는 직렬 연결된 제3 및 제4 인버터들(503, 504), 그리고 제3 송신 데이터(TDATA<2>)를 입력하는 직렬 연결된 제5 및 제6 인버터들(505, 506)을 포함한다. 제1 인버터(501)의 출력은 제2 인코딩 신호(IDQ0B)가 되고, 제2 인버터(502)의 출력은 제1 인코딩 신호(IDQ0)가 되고, 제3 인버터(503)의 출력은 제4 인코딩 신호(IDQ1B)가 되고, 제4 인버터(504)의 출력은 제3 인코딩 신호(IDQ1)가 되고, 제5 인버터(505)의 출력은 제6 인코딩 신호(IDQ2B)가 되고, 제6 인버터(506)의 출력은 제5 인코딩 신호(IDQ2)가 된다.
도 6a 내지 도 6f는 인코딩부(420)를 설명하는 회로 다이어그램이다.
도 6a를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 600 피모스 트랜지스터를 포함한다. 600 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 601-603 엔모스 트랜지스터들, 직렬 연결되는 604-606 엔모스 트랜지스터들, 그리고 직렬 연결되는 607-609 엔모스 트랜지스터들을 포함한다. 600 피모스 트랜지스터의 드레인은 직렬 연결된 610 및 611 인버터들에 연결되고, 611 인버터의 출력은 제3 업 신호(SWU2)로 발생된다. 601-603 엔모스 트랜지스터들은 제1 내지 제3 송신 데이터들(TDATA<2:0>)이 000 일 때, 604-606 엔모스 트랜지스터들은 TDATA<2:0>=100 일 때, 그리고 607-609 엔모스 트랜지스터들은 TDATA<2:0>=101 일 때, 제3 업 신호(SWU2)를 로직 로우로 활성화시킨다.
도 6b를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 620 피모스 트랜지스터를 포함한다. 620 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 621-623 엔모스 트랜지스터들, 직렬 연결되는 624-626 엔모스 트랜지스터들, 그리고 직렬 연결되는 627-629 엔모스 트랜지스터들을 포함한다. 620 피모스 트랜지스터의 드레인은 직렬 연결된 630 및 631 인버터들에 연결되고, 631 인버터의 출력은 제2 업 신호(SWU1)로 발생된다. 621-623 엔모스 트랜지스터들은 TDATA<2:0>=010 일 때, 624-626 엔모스 트랜지스터들은 TDATA<2:0>=110 일 때, 그리고 627-629 엔모스 트랜지스터들은 TDATA<2:0>=111 일 때, 제2 업 신호(SWU1)를 로직 로우로 활성화시킨다.
도 6c를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 640 피모스 트랜지스터를 포함한다. 640 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 641-643 엔모스 트랜지스터들, 그리고 직렬 연결되는 644-646 엔모스 트랜지스터들을 포함한다. 620 피모스 트랜지스터의 드레인은 직렬 연결된 647 및 648 인버터들에 연결되고, 648 인버터의 출력은 제1 업 신호(SWU0)로 발생된다. 641-643 엔모스 트랜지스터들은 TDATA<2:0>=001 일 때, 그리고 644-646 엔모스 트랜지스터들은 TDATA<2:0>=011 일 때, 제1 업 신호(SWU0)를 로직 로우로 활성화시킨다.
도 6d를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 650 피모스 트랜지스터를 포함한다. 650 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 651-653 엔모스 트랜지스터들, 직렬 연결되는 654-656 엔모스 트랜지스터들, 그리고 직렬 연결되는 657-659 엔모스 트랜지스터들을 포함한다. 650 피모스 트랜지스터의 드레인은 직렬 연결된 660 인버터에 연결되고, 660 인버터의 출력은 제3 다운 신호(SWD2)로 발생된다. 651-653 엔모스 트랜지스터들은 TDATA<2:0>=010 일 때, 654-656 엔모스 트랜지스터들은 TDATA<2:0>=011 일 때, 그리고 657-659 엔모스 트랜지스터들은 TDATA<2:0>=111 일 때, 제3 다운 신호(SWD2)를 로직 하이로 활성화시킨다.
도 6e를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 670 피모스 트랜지스터를 포함한다. 670 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 671-673 엔모스 트랜지스터들, 직렬 연결되는 674-676 엔모스 트랜지스터들, 그리고 직렬 연결되는 677-679 엔모스 트랜지스터들을 포함한다. 670 피모스 트랜지스터의 드레인은 직렬 연결된 680 인버터에 연결되고, 680 인버터의 출력은 제2 다운 신호(SWD1)로 발생된다. 671-673 엔모스 트랜지스터들은 TDATA<2:0>=000 일 때, 674-676 엔모스 트랜지스터들은 TDATA<2:0>=001 일 때, 그리고 677-679 엔모스 트랜지스터들은 TDATA<2:0>=101 일 때, 제2 다운 신호(SWD1)를 로직 하이로 활성화시킨다.
도 6f를 참조하면, 인코딩부(420)는 전원 전압이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트에 연결되는 690 피모스 트랜지스터를 포함한다. 690 피모스 트랜지스터의 드레인과 접지 전압 사이에, 직렬 연결되는 691-693 엔모스 트랜지스 터들, 직렬 연결되는 694-696 엔모스 트랜지스터들, 직렬 연결되는 697-699 엔모스 트랜지스터들, 그리고 직렬 연결되는 700-702 엔모스 트랜지스터들을 포함한다. 690 피모스 트랜지스터의 드레인은 직렬 연결된 703 인버터에 연결되고, 703 인버터의 출력은 제1 다운 신호(SWD1)로 발생된다. 691-693 엔모스 트랜지스터들은 TDATA<2:0>=000 일 때, 694-696 엔모스 트랜지스터들은 TDATA<2:0>=100 일 때, 697-699 엔모스 트랜지스터들은 TDATA<2:0>=110 일 때, 그리고 700-703 엔모스 트랜지스터들은 TDATA<2:0>=111 일 때 제1 다운 신호(SWD0)를 로직 하이로 활성화시킨다.
제1 내지 제3 송신 데이터들(TDATA<2:0>)에 대한 인코더(210)의 출력 신호들, 즉 제1 내지 제3 업 신호들(SWU<2:0>)과 제1 내지 제3 다운 신호들(SWD<2:0>)은 표 1과 같이 나타난다.
TDATA2 TDATA1 TDATA0 SWU2 SWU1 SWU0 SWD2 SWD1 SWD0
0 0 0 0 1 1 0 1 1
0 0 1 1 1 0 0 1 0
0 1 0 1 0 1 1 0 0
0 1 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0 1
1 0 1 0 1 1 0 1 0
1 1 0 1 0 1 0 0 1
1 1 1 1 0 1 1 0 1
도 7은 도 3의 출력 드라이버를 설명하는 도면이다. 도 7을 참조하면, 출력 드라이버(220)는 바이어스부(710)와 스위치부(720)를 포함한다. 바이어스부(710)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 701 피모스 트랜지스터와 702 엔모스 트랜지스터를 포함한다. 702 엔모스 트랜지스터의 게이트와 드레인이 연결되어 바이어스 신호(VBIAS)로 발생된다. 701 피모스 트랜지스터의 게이트는 703 피모스 트랜지스터의 게이트와 드레인에 연결된다. 703 및 704 피모스 트랜지스터들의 소스들은 전원 전압(VDD)에 연결된다. 705 엔모스 트랜지스터는, 공통 전압(VCOM)이 그 게이트에 연결되고, 703 피모스 트랜지스터의 드레인이 그 드레인에 연결된다. 706 엔모스 트랜지스터는, 기준 전압(VREF)이 그 게이트에 연결되고, 704 피모스 트랜지스터의 게이트 및 드레인이 그 드레인에 연결된다. 707 엔모스 트랜지스터는, 바이어스 신호(VBIAS)가 그 게이트에 연결되고, 705 및 706 엔모스 트랜지스터들의 소스들이 그 드레인에 연결되고, 접지 전압(VSS)이 그 소스에 연결된다.
스위치부(720)는, 전원 전압(VDD)이 그 소스에 연결되고 704 피모스 트랜지스터의 게이트가 그 게이트에 연결되는 721 피모스 트랜지스터와, 바이어스 신호(VBIAS)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 729 엔모스 트랜지스터를 포함한다. 그리고 스위치부(720)는, 721 피모스 트랜지스터와 729 엔모스 트랜지스터 사이에, 직렬 연결되는 723 피모스 트랜지스터와 726 엔모스 트랜지스터, 직렬 연결되는 724 피모스 트랜지스터와 727 엔모스 트랜지스터, 그리고 직렬 연결되는 725 피모스 트랜지스터와 728 엔모스 트랜지스터를 포함한다.
723 피모스 트랜지스터의 게이트에는 제3 업 신호(SWU2)가 연결되고, 724 피모스 트랜지스터의 게이트에는 제2 업 신호(SWU1)가 연결되고, 725 피모스 트랜지스터의 게이트에는 제1 업 신호(SWU0)가 연결된다. 726 엔모스 트랜지스터의 게이트에는 제3 다운 신호(SWD2)가 연결되고, 727 엔모스 트랜지스터의 게이트에는 제2 다운 신호(SWD1)가 연결되고, 728 엔모스 트랜지스터의 게이트에는 제1 다운 신호(SWD0)가 연결된다. 업 신호들(SWU0-SWU2)과 다운 신호들(SWD0-SWD2)에 의해 턴온되는 723,724, 725,726, 727 및 718 트랜지스터들은 스위치들로 작용한다. 723 피모스 트랜지스터와 726 엔모스 트랜지스터 사이의 연결 노드는 제1 데이터(OUT0)로 출력되고, 724 피모스 트랜지스터와 727 엔모스 트랜지스터 사이의 연결 노드는 제2 데이터(OUT1)로 출력되고, 그리고 725 피모스 트랜지스터와 728 엔모스 트랜지스터 사이의 연결 노드는 제3 데이터(OUT2)로 출력된다.
스위치부(720)는, 723 피모스 트랜지스터와 726 엔모스 트랜지스터 사이의 연결 노드에 그 일단들이 각각 연결되는 730 및 731 저항들, 724 피모스 트랜지스터와 727 엔모스 트랜지스터 사이의 연결 노드에 그 일단들이 각각 연결되는 732 및 733 저항들, 그리고 725 피모스 트랜지스터와 728 엔모스 트랜지스터 사이의 연결 노드에 그 일단들이 각각 연결되는 734 및 735 저항들을 포함한다. 731, 733 및 735 저항들의 다른 일단들이 서로 연결되고, 730, 732 및 734 저항들의 다른 일단들이 서로 연결되어 공통 전압(VCOM)으로 발생된다.
스위치부(720)는 제1 내지 제3 업 신호들(SWU0-2)과 제1 내지 제3 다운 신호들(SWD0-SWD2)에 의해 선택적으로 턴온되는 723-725 피모스 트랜지스터들과 726-728 엔모스 트랜지스터들과 730-735 저항들에 의해 형성되는 전류 경로들에 의해, 표 2와 같이, 제1 내지 제3 데이터들(OUT0-OUT2)을 발생한다.
TDATA2 TDATA1 TDATA0 SWU2 SWU1 SWU0 SWD2 SWD1 SWD0 OUT0 OUT1 OUT2
0 0 0 0 1 1 0 1 1 ML ML H
0 0 1 1 1 0 0 1 0 H L M
0 1 0 1 0 1 1 0 0 M H L
0 1 1 1 1 0 1 0 0 H M L
1 0 0 0 1 1 0 0 1 L M H
1 0 1 0 1 1 0 1 0 M L H
1 1 0 1 0 1 0 0 1 L H M
1 1 1 1 0 1 1 0 1 ML H ML
여기에서, 제1 내지 제3 데이터들(OUT0-OUT)은, 업 신호들(SWU0-SWU2)과 다운 신호들(SWD0-SWD2)에 의해 턴온되는 723, 724, 725, 726, 727 및 718 트랜지스터들의 개수에 따라 그 전압 레벨의 순서가, H-M-ML-L로 표시된다. 특히, 제1 내지 제3 송신 데이터들(TDATA<2:0>)의 패턴이 000 또는 111일 경우 2개의 726-728 엔모스 트랜지스터들이 턴온되어 ML 레벨이 발생됨을 볼 수 있다.
도 3에서, 신호 수신부(300)는 3개의 전송 라인들(110, 120, 130)을 통하여 전달되는 제1 내지 제3 데이터(OUT0-OUT2)을 수신하여 제1 내지 제3 수신 데이터(RDATA<2:0>)로 복원한다. 신호 수신부(300)는 차동 증폭부(310), 중간 레벨 검출부(320), 플립플롭부(330), 그리고 디코더(340)를 포함한다.
차동 증폭부(310)는 3개의 전송 라인들(110, 120, 130)을 통하여 전달되는 제1 내지 제3 데이터(OUT0-OUT2) 중 2개 데이터 사이의 전압 차이를 감지 증폭한다. 제1 차동 증폭기(311)는 제1 데이터(OUT0)와 제2 데이터(OUT2) 사이의 전압 차를 감지 증폭하고, 제2 차동 증폭기(312)는 제2 데이터(OUT1)와 제3 데이터(OUT2) 사이의 전압 차를 감지 증폭하고, 제3 차동 증폭기(313)는 제3 데이터(OUT2)와 제1 데이터(OUT0) 사이의 전압 차를 감지 증폭한다.
중간 레벨 검출부(320)는 차동 증폭부(310)의 출력 신호들(Q0, Q1, Q2)을 입력하여 레벨 신호들(VN0, VN0B, VN2, VN2B)을 발생한다. 제1 중간 레벨 검출기(321)은 제1 출력 신호(Q0) 레벨을 제2 출력 신호(Q1) 레벨과 제3 출력 신호(Q2) 레벨과 비교하여 제1 레벨 신호들(VN0, VN0B)을 발생한다. 제2 중간 레벨 검출기(322)는 제3 출력 신호(Q2) 레벨을 제2 출력 신호(Q1) 레벨과 제1 출력 신호(Q0) 레벨과 비교하여 제2 레벨 신호들(VN2, VN2B)을 발생한다.
플립플롭부(330)는 차동 증폭부(310)의 출력 신호들(Q0, Q0B, Q1, Q1B, Q2, Q2B)과 중간 레벨 검출부(320)의 레벨 신호들(VN0, VN0B, VN2, VN2B)을 입력하여 센싱 신호들(DQ0, DQ0B, DQ1, DQ1B, DQ2, DQ2B, DQM0, DQM0B, DQM2, DQM2B)을 발생한다. 디코더(340)는 플립플롭부(330)의 센싱 신호들(DQ0, DQ0B, DQ1, DQ1B, DQ2, DQ2B, DQM0, DQM0B, DQM2, DQM2B)을 디코딩하여 제1 내지 제3 수신 신호들(RDATA<0>, RDATA<1>, RDATA<2>)을 출력한다.
도 8은 도 3의 차동 증폭기들(311-313)을 설명하는 도면이다. 도 8을 참조하면, 차동 증폭기들(311, 312, 313) 각각은, 제1 및 제2 저항들(801, 802)과 제1 내지 제3 엔모스 트랜지스터들(803-805)을 포함한다. 제1 저항(801)은 전원 전압(VDD)과 제1 엔모스 트랜지스터(803) 사이에 연결되고, 제2 저항(802)은 전원 전압(VDD)과 제2 엔모스 트랜지스터(804) 사이에 연결된다. 제1 엔모스 트랜지스터(803)의 게이트에는 제1 입력 신호(A)가 연결되고, 제2 엔모스 트랜지스터(804)의 게이트에는 제2 입력 신호(B)가 연결된다. 제3 엔모스 트랜지스터(805)는 그 게이트에 바이어스 신호(VBIAS)가 연결되고, 그 드레인에 제1 및 제2 엔모스 트랜지스터들(803, 804)의 소스들이 연결되고, 그 소스에 접지 전압(VSS)이 연결된다. 제1 엔모스 트랜지스터(803)의 드레인은 제1 출력 신호(Q)가 되고, 제2 엔모스 트랜지스터(804)의 드레인은 제2 출력 신호(QB)가 된다.
도 9는 도 3의 중간 레벨 검출기들(321-322)을 설명하는 도면이다. 도 9를 참조하면, 중간 레벨 검출기(321-322) 각각은, 전원 전압(VDD)에 연결되는 제1 및 제2 저항들(901, 902), 제1 기준 신호(VREFH)에 그 게이트들이 연결되는 제1 및 제2 엔모스 트랜지스터들(903, 904), 입력 신호(VIN)에 그 게이트들이 연결되는 제3 및 제4 엔모스 트랜지스터들(905, 906), 제2 기준 신호(VREFL)가 그 게이트에 연결되는 제5 엔모스 트랜지스터(907), 그리고 바이어스 전압(VBIAS)에 그 게이트들이 연결되고 접지 전압(VSS)에 그 소스들이 연결되는 제6 내지 제8 엔모스 트랜지스터들(908-910)을 포함한다. 제1 저항(901)과 연결되는 제2 및 제4 엔모스 트랜지스터들(904, 906)의 드레인들은 제2 레벨 신호(VNB)가 된다. 제2 저항(902)와 연결되는 제1, 제3 및 제5 엔모스 트랜지스터들(903, 905, 907)의 드레인들은 제1 레벨 신호(VN)가 된다. 제1 엔모스 트랜지스터(903)의 소스는 제6 엔모스 트랜지스터(908)의 드레인과 연결되고, 제2 및 제3 엔모스 트랜지스터(904, 905)의 소스들은 제7 엔모스 트랜지스터(909)의 드레인과 연결되고, 제4 및 제5 엔모스 트랜지스터(906, 907)의 소스들은 제8 엔모스 트랜지스터(910)의 드레인과 연결된다.
도 10은 도 9의 중간 레벨 검출기(321-322)의 동작을 설명하는 도면이다. 도 10을 참조하면, 입력 신호(DIN) 레벨이 제1 기준 신호(VREFH) 레벨과 제2 기준 신호(VREFL) 레벨 사이에 있으면, 제1 레벨 신호(VN)은 로직 하이로 발생되고 제2 레벨 신호(VNB)는 로직 로우로 발생된다. 입력 신호(DIN) 레벨이 제1 기준 신호(VREFH) 레벨 이상이거나 제2 기준 신호(VREFL) 레벨 이하인 경우, 제1 레벨 신호(VN)은 로직 로우로 발생되고 제2 레벨 신호(VNB)는 로직 하이로 발생된다.
제1 내지 제3 데이터(OUT0-OUT2)를 수신하는 차동 증폭부(310)와 중간 레벨 검출부(320)의 동작에 따른 출력 신호들(Q0, Q1, Q2, VN0, VN2)은 표 3과 같이 정리된다.
TDATA2 TDATA1 TDATA0 OUT0 OUT1 OUT2 Q0 Q1 Q2 VN0 VN2
0 0 0 ML ML H x L H H L
0 0 1 H L M H L L L L
0 1 0 M H L L H L L L
0 1 1 H M L H H L L L
1 0 0 L M H L L H L L
1 0 1 M L H H L H L L
1 1 0 L H M L H H L L
1 1 1 ML H ML L H x L H
도 11은 도 3의 플립플롭들(331-335)을 설명하는 도면이다. 도 10을 참조하면, 플립플롭들(331-335) 각각은 센싱부(1110)와 래치부(1130)를 포함한다. 센싱부(1110)는 제1 입력 신호(D)에 그 게이트가 연결되는 1111 엔모스 트랜지스터와 제2 입력 신호(DB)에 그 게이트들이 연결되는 1112 엔모스 트랜지스터를 포함한다. 그리고, 플립플롭들(331-335) 각각은 전원 전압(VDD)에 연결되고 그 게이트와 그 드레인이 교차 연결되는 1113 및 1114 피모스 트랜지스터들을 포함한다. 1115 엔모스 트랜지스터는 1113 피모스 트랜지스터와 1111 엔모스 트랜지스터 사이에 연결되고, 1116 엔모스 트랜지스터는 1114 피모스 트랜지스터와 1116 엔모스 트랜지스터 사이에 연결된다.
클럭 신호(CK)가 그 게이트에 연결되는 1117 및 1118 피모스 트랜지스터들은, 전원 전압(VDD)과 1113 피모스 트랜지스터와 1115 엔모스 트랜지스터 사이의 연결 노드 사이에, 그리고 전원 전압(VDD)과 1114 피모스 트랜지스터와 1116 엔모스 트랜지스터 사이의 연결 노드 사이에 각각 연결된다. 그리고 클럭 신호(CK)가 그 게이트에 연결되는 1119 및 1120 피모스 트랜지스터들은, 전원 전압(VDD)과 1115 엔모스 트랜지스터와 1111 엔모스 트랜지스터 사이의 연결 노드 사이에, 그리고 전원 전압(VDD)과 1116 엔모스 트랜지스터와 1112 엔모스 트랜지스터 사이의 연결 노드 사이에 각각 연결된다.
클럭 신호(CK)가 그 게이트에 연결되는 1121 및 1122 피모스 트랜지스터들은 1113 및 1114 피모스 트랜지스터들의 드레인들 사이에 연결된다. 1123 엔모스 트랜지스터는 클럭 신호(CK)가 그 게이트에 연결되고, 111 및 1112 엔모스 트랜지스터들의 소스들이 그 드레인에 연결된다. 1124 엔모스 트랜지스터는 인에이블 신호(EN)가 그 게이트에 연결되고, 1123 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 접지 전압(VSS)이 그 소스에 연결된다.
래치부(1130)는, 1115 엔모스 트랜지스터의 드레인에 연결되는 1131 인버터와 1116 엔모스 트랜지스터의 드레인에 연결되는 1132 인버터를 포함한다. 전원 전압(VDD)과 접지 전압(VSS) 사이에, 1116 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 1133 피모스 트랜지스터와, 1131 인버터의 출력이 그 게이트에 연결되는 1134 엔모스 트랜지스터가 직렬 연결된다. 그리고 전원 전압(VDD)과 접지 전압(VSS) 사이에, 1115 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 1135 피모스 트랜지스터와, 1132 인버터의 출력이 그 게이트에 연결되는 1136 엔모스 트랜지스터가 직렬 연결된다.
그리고, 래치부(1130)는, 전원 전압(VDD)이 그 소스들에 연결되고 그 게이트와 드레인이 서로 교차 연결되는 1137 및 1138 피모스 트랜지스터들을 포함한다. 1137 및 1138 피모스 트랜지스터들의 드레인들 각각은 1139 및 1140 엔모스 트랜지스터들의 드레인들에 각각 연결된다. 1139 및 1140 엔모스 트랜지스터들은 그 게이트와 드레인이 서로 교차 연결되고, 그 소스들이 접지 전압(VSS)에 연결된다. 1138 피모스 트랜지스터와 1140 엔모스 트랜지스터 사이의 연결 노드는 제1 출력 신호(Q)가 되고, 1137 피모스 트랜지스터와 1139 엔모스 트랜지스터 사이의 연결 노드는 제2 출력 신호(QB)가 된다.
제1 플립플롭(331)은, 제1 입력 신호(D)로 차동 증폭부(310)의 제1 출력 신호(Q0)를 입력하고, 제2 입력 신호(DB)로 차동 증폭부(310)의 제2 출력 신호(Q0B)를 입력하고, 제1 및 제2 출력 신호들(Q, QB)로 제1 및 제2 센싱 신호들(DQ0, DQ0B)을 발생한다. 제2 플립플롭(332)은 차동 증폭부(310)의 제3 및 제4 출력 신호들(Q1, Q1B)를 입력하여 제3 및 제4 센싱 신호들(DQ1, DQ1B)을 발생하고, 제3 플립플롭(333)은 차동 증폭부(310)의 제5 및 제6 출력 신호들(Q2, Q2B)를 입력하여 제5 및 제6 센싱 신호들(DQ2, DQ2B)을 발생한다. 제4 플립플롭(334)은 중간 레벨 검출부(320)의 제1 및 제2 출력 신호들(VN0, VN0B)를 입력하여 제7 및 제8 센싱 신호들(DQM0, DQM0B)을 발생하고, 제5 플립플롭(335)은 중간 레벨 검출부(320)의 제3 및 제4 출력 신호들(VN2, VN2B)를 입력하여 제9 및 제10 센싱 신호들(DQM2, DQM2B)을 발생한다.
차동 증폭부(310)와 중간 레벨 검출부(320)의 출력 신호들(Q0, Q1, Q2, VN0, VN2)을 입력하는 플립플롭부(330)의 동작에 따른 센싱 신호들(DQ0, DQ1, DQ2, DQM0, DQM2)은 표 4과 같이 정리된다.
TDATA2 TDATA1 TDATA0 OUT0 OUT1 OUT2 Q0 Q1 Q2 VN0 VN2 DQ0 DQ1 DQ2 DQM0 DQM2
0 0 0 ML ML H x L H H L H L H H L
0 0 1 H L M H L L L L H L L L L
0 1 0 M H L L H L L L L H L L L
0 1 1 H M L H H L L L H H L L L
1 0 0 L M H L L H L L L L H L L
1 0 1 M L H H L H L L H L H L L
1 1 0 L H M L H H L L L H H L L
1 1 1 ML H ML L H x L H L H H L H
도 12는 도 3의 디코더(340)를 설명하는 도면이다. 도 12를 참조하면, 디코더(340)는 제1 내지 제3 수신 데이터 발생부들(1210-1230)을 포함한다. 제1 수신 데이터 발생부(1210)는 제7 센싱 신호(DQM0)와 제9 센싱 신호(DQM2)를 입력하는 노아 게이트(1211), 노아 게이트(1211)의 출력을 입력하는 제1 인버터(1212), 제1 인버터(1212)의 출력을 입력하는 제2 인버터(1213), 제1 및 제2 인버터들(1212, 1213)의 출력들에 응답하여 제1 센싱 신호(DQ0)를 제1 수신 데이터(RADTA<0>)로 출력하는 제1 전송 게이트(1214), 그리고 제1 및 제2 인버터들(1212, 1213)의 출력들에 응답하여 제2 센싱 신호(DQ0B)를 제1 수신 데이터(RADTA<0>)로 출력하는 제2 전송 게이트(1215)를 포함한다.
제2 수신 데이터 발생부(1220)는 전원 전압(VDD)과 접지 전압(VSS)에 응답하여 제3 센싱 신호(DQ1)를 제2 수신 데이터(RADTA<1>)로 출력하는 전송 게이트(1221)를 포함한다.
제3 수신 데이터 발생부(1230)는 제7 센싱 신호(DQM0)를 입력하는 인버터(1231), 제7 센싱 신호(DQM0)와 인버터(1231) 출력에 응답하여 제5 센싱 신호(DQ2)를 제3 수신 데이터(RDATA<2>)로 출력하는 제1 전송 게이트(1232), 그리고, 제7 센싱 신호(DQM0)와 인버터(1231) 출력에 응답하여 제6 센싱 신호(DQ2B)를 제3 수신 데이터(RDATA<2>)로 출력하는 제2 전송 게이트(1233)를 포함한다.
플립플롭부(330)의 센싱 신호들(DQ0, DQ1, DQ2, DQM0, DQM2)을 입력하는 디코더(340)의 동작에 따른 수신 데이트들(RDATA<2:0>)은 표 5과 같이 정리된다.
TDATA<2> TDATA<1> TDATA<0> OUT0 OUT1 OUT2 DQ0 DQ1 DQ2 DQM0 DQM2 RDATA<2> RDATA<1> RDATA<0>
0 0 0 ML ML H H L H H L 0 0 0
0 0 1 H L M H L L L L 0 0 1
0 1 0 M H L L H L L L 0 1 0
0 1 1 H M L H H L L L 0 1 1
1 0 0 L M H L L H L L 1 0 0
1 0 1 M L H H L H L L 1 0 1
1 1 0 L H M L H H L L 1 1 0
1 1 1 ML H ML L H H L H 1 1 1
따라서, 본원 발명의 신호 전송 장치는, 도 13의 시뮬레이션 결과에 도시된바와 같이, 전송 라인들(110, 120, 130)으로 전송되는 3 비트 송신 데이터(TDATA<2:0>)들을 에러 없이 3비트 수신 데이터들(RDATA<2:0>)로 복원한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 3개의 전송 라인을 이용하여 8가지 패턴의 3 비트 데이터를 차동 모드로 랜덤하게 데이터 통신 가능하다.

Claims (21)

  1. 3개의 전송 라인들;
    제1 내지 제3 송신 데이터들을 암호화하여 다수개의 전압 레벨들로 출력되는 제1 내지 제3 전송 데이터들을 발생하고, 상기 전송 라인들로 전송하는 신호 송신부; 및
    상기 제1 내지 제3 전송 데이터들을 수신하고, 상기 제1 내지 제3 전송 데이터들 간의 중간 레벨을 모니터링하여 제1 내지 제3 수신 데이터로 복원하는 신호 수신부를 구비하고,
    상기 신호 송신부는
    상기 제1 내지 제3 송신 데이터들을 암호화하여 업 신호들과 다운 신호들을 발생하는 인코더; 및
    상기 업 신호들과 상기 다운 신호들에 응답하여 턴온되는 스위치들의 개수에 따라 상기 제1 내지 제3 전송 데이터들의 전압 레벨들이 결정되는 출력 드라이버를 구비하는 것을 특징으로 하는 신호 전송 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 내지 제3 전송 데이터들 각각은
    상기 전송 라인들 각각에 형성되는 전류 경로에 의해 상기 다수개의 전압 레벨들을 갖는 것을 특징으로 하는 신호 전송 장치.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 인코더는
    상기 제1 내지 제3 송신 데이터들을 입력하여 제1 내지 제6 인코딩 신호들을 발생하는 버퍼부; 및
    상기 제1 내지 제6 인코딩 신호들을 입력하여 상기 제1 내지 제3 업 신호들과 상기 제1 내지 제3 다운 신호들을 발생하는 인코딩부를 구비하는 것을 특징으로 하는 신호 전송 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 출력 드라이버는
    기준 전압과 공통 전압을 비교하고, 제1 및 제2 바이어스 신호들을 발생하는 바이어스부; 및
    상기 제1 및 제2 바이어스 신호들에 응답하여 인에이블되고, 상기 제1 내지 제3 업 신호들 각각과 상기 제1 내지 제3 다운 신호들 각각에 응답하여 턴온되는 다수개의 상기 스위치들을 포함하는 스위치부를 구비하는 것을 특징으로 하는 신호 전송 장치.
  6. 제1항에 있어서, 상기 신호 수신부는
    상기 전송 라인들을 통하여 전달되는 상기 제1 내지 제3 전송 데이터들 중 2개 데이터들끼리 전압 차이를 감지 증폭하는 차동 증폭부;
    상기 차동 증폭부의 출력 신호들을 입력하여 검출 신호들을 발생하는 중간 레벨 검출부;
    상기 차동 증폭부의 출력 신호들과 상기 중간 레벨 검출부의 검출 신호들 각각을 센싱하여 센싱 신호들을 발생하는 플립플롭부; 및
    상기 플립플롭부의 출력 신호들을 디코딩하여 상기 제1 내지 제3 수신 데이터들을 출력하는 디코더를 구비하는 것을 특징으로 하는 신호 전송 장치.
  7. 제6항에 있어서, 상기 차동 증폭부는
    상기 제1 전송 데이터와 상기 제2 전송 데이터 사이의 전압 차를 감지 증폭하는 제1 차동 증폭기;
    상기 제2 전송 데이터와 상기 제3 전송 데이터 사이의 전압 차를 감지 증폭하는 제2 차동 증폭기; 및
    상기 제3 전송 데이터와 상기 제1 전송 데이터 사이의 전압 차를 감지 증폭하는 제3 차동 증폭기를 구비하는 것을 특징으로 하는 신호 전송 장치.
  8. 제7항에 있어서, 상기 중간 레벨 검출부는
    상기 제1 차동 증폭기의 출력 신호를 상기 제2 및 상기 제3 차동 증폭기들의 출력 신호들과 비교하여 제1 검출 신호를 발생하는 제1 중간 레벨 검출기; 및
    상기 제3 차동 증폭기의 출력 신호를 상기 제1 및 상기 제2 차동 증폭기들의 출력 신호들과 비교하여 제2 검출 신호를 발생하는 제2 중간 레벨 검출기를 구비하는 것을 특징으로 하는 신호 전송 장치.
  9. 제8항에 있어서, 상기 플립플롭부는
    상기 제1 차동 증폭기의 출력 신호를 센싱하여 제1 및 제2 센싱 신호들을 발생하는 제1 플립플롭;
    상기 제2 차동 증폭기의 출력 신호를 센싱하여 제3 및 제4 센싱 신호들을 발생하는 제2 플립플롭;
    상기 제3 차동 증폭기의 출력 신호를 센싱하여 제5 및 제6 센싱 신호들을 발생하는 제3 플립플롭;
    상기 제1 중간 레벨 검출기의 제1 레벨 신호를 센싱하여 제7 및 제8 센싱 신호들을 발생하는 제4 플립플롭; 및
    상기 제2 중간 레벨 검출기의 제2 레벨 신호를 센싱하여 제9 및 제10 센싱 신호들을 발생하는 제5 플립플롭을 구비하는 것을 특징으로 하는 신호 전송 장치.
  10. 제9항에 있어서, 상기 디코더는
    상기 제7 및 상기 제9 센싱 신호들에 응답하여 상기 제1 센싱 신호 또는 상기 제2 센싱 신호를 상기 제1 수신 데이터로 출력하는 제1 수신 데이터 발생부;
    상기 제3 센싱 신호를 상기 제2 수신 데이터로 출력하는 제2 수신 데이터 발생부; 및
    상기 제7 센싱 신호에 응답하여 상기 제5 센싱 신호 또는 상기 제6 센싱 신호를 상기 제3 수신 데이터로 출력하는 제3 수신 데이터 발생부를 구비하는 것을 특징으로 하는 신호 전송 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1 내지 제3 송신 데이터들을 암호화하여 업 신호들과 다운 신호들을 발생하는 인코더;
    상기 업 신호들과 상기 다운 신호들에 응답하여 턴온되는 스위치들의 개수에 따라 제1 내지 제3 전송 데이터들의 전압 레벨들을 결정하는 출력 드라이버;
    상기 제1 내지 제3 전송 데이터들 각각을 전송하는 제1 내지 제3 전송 라인들;
    상기 전송 라인들을 통하여 전달되는 상기 제1 내지 제3 전송 데이터들 중 2개 데이터들끼리 전압 차이를 감지 증폭하는 차동 증폭부;
    상기 차동 증폭부의 출력 신호들을 입력하여 검출 신호들을 발생하는 중간 레벨 검출부;
    상기 차동 증폭부의 출력 신호들과 상기 중간 레벨 검출부의 검출 신호들 각각을 센싱하여 센싱 신호들을 발생하는 플립플롭부; 및
    상기 플립플롭부의 출력 신호들을 디코딩하여 상기 제1 내지 제4 수신 데이터들을 출력하는 디코더를 구비하는 것을 특징으로 하는 신호 전송 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 인코더는
    상기 제1 내지 제3 송신 데이터들을 입력하여 제1 내지 제6 인코딩 신호들을 발생하는 버퍼부; 및
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 출력 드라이버는
    기준 전압과 공통 전압을 비교하고, 제1 및 제2 바이어스 신호들을 발생하는 바이어스부; 및
    상기 제1 및 제2 바이어스 신호들에 응답하여 인에이블되고, 상기 제1 내지 제3 업 신호들 각각과 상기 제1 내지 제3 다운 신호들 각각에 응답하여 턴온되는 다수개의 상기 스위치들을 포함하는 스위치부를 구비하는 것을 특징으로 하는 신호 전송 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 차동 증폭부는
    상기 제1 전송 데이터와 상기 제2 전송 데이터 사이의 전압 차를 감지 증폭하는 제1 차동 증폭기;
    상기 제2 전송 데이터와 상기 제3 전송 데이터 사이의 전압 차를 감지 증폭하는 제2 차동 증폭기; 및
    상기 제3 전송 데이터와 상기 제1 전송 데이터 사이의 전압 차를 감지 증폭하는 제3 차동 증폭기를 구비하는 것을 특징으로 하는 신호 전송 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 중간 레벨 검출부는
    상기 제1 차동 증폭기의 출력을 상기 제2 및 상기 제3 차동 증폭기들의 출력들과 비교하여 제1 검출 신호를 발생하는 제1 중간 레벨 검출기; 및
    상기 제3 차동 증폭기의 출력을 상기 제1 및 상기 제2 차동 증폭기들의 출력과 비교하여 제2 검출 신호를 발생하는 제2 중간 레벨 검출기를 구비하는 것을 특징으로 하는 신호 전송 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 플립플롭부는
    상기 제1 차동 증폭기의 출력 신호를 센싱하여 제1 및 제2 센싱 신호들을 발생하는 제1 플립플롭;
    상기 제2 차동 증폭기의 출력 신호를 센싱하여 제3 및 제4 센싱 신호들을 발생하는 제2 플립플롭;
    상기 제3 차동 증폭기의 출력 신호를 센싱하여 제5 및 제6 센싱 신호들을 발생하는 제3 플립플롭;
    상기 제1 중간 레벨 검출기의 상기 제1 레벨 신호를 센싱하여 제7 및 제8 센싱 신호들을 발생하는 제4 플립플롭;
    상기 제2 중간 레벨 검출기의 상기 제2 레벨 신호를 센싱하여 제9 및 제10 센싱 신호들을 발생하는 제5 플립플롭을 구비하는 것을 특징으로 하는 신호 전송 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    상기 제7 및 상기 제9 센싱 신호들에 응답하여 상기 제1 센싱 신호 또는 상기 제2 센싱 신호를 상기 제1 수신 데이터로 출력하는 제1 수신 데이터 발생부;
    상기 제3 센싱 신호를 상기 제2 수신 데이터로 출력하는 제2 수신 데이터 발생부; 및
    상기 제7 센싱 신호에 응답하여 상기 제5 센싱 신호 또는 상기 제6 센싱 신호를 상기 제3 수신 데이터로 출력하는 제3 수신 데이터 발생부를 구비하는 것을 특징으로 하는 신호 전송 장치.
  18. 신호 전송 방법에 있어서,
    제1 내지 제3 송신 데이터들을 암호화(encode)하는 단계;
    상기 암호화된 상기 제1 내지 제3 송신 데이터들에 응답하여 턴온되는 스위치들의 개수에 따라 다수개의 전압 레벨을 갖는 제1 내지 제3 전송 데이터들을 발생하는 단계;
    상기 제1 내지 제3 전송 데이터들을 제1 내지 제3 전송 라인들로 각각 전송하는 단계;
    상기 제1 내지 제3 전송 데이터들을 수신하는 단계; 및
    상기 제1 내지 제3 전송 데이터들 간의 전압 차를 감지 증폭하여 제1 내지 제3 수신 데이터로 복원하는 단계를 구비하는 것을 특징으로 하는 신호 전송 방법.
  19. 제18항에 있어서, 상기 제1 내지 제3 전송 데이터들을 발생하는 단계는
    상기 턴온되는 스위치들을 통하여 상기 제1 내지 제3 전송 라인들 각각에 형성되는 전류 경로에 의해 상기 제1 내지 제3 전송 데이터들이 상기 다수개의 전압 레벨들을 갖는 것을 특징으로 하는 신호 전송 방법.
  20. 제18항에 있어서, 상기 제1 내지 제3 수신 데이터로 복원하는 단계는
    상기 제1 내지 제3 전송 데이터들 중 2개 데이터들끼리 전압 차이를 감지 증폭하여 차동 출력 신호들을 발생하는 단계;
    상기 차동 출력 신호들의 중간 레벨을 검출하는 단계; 및
    상기 차동 출력 신호들과 상기 중간 레벨 검출 신호들 각각을 감지하여 센싱 신호들을 발생하는 단계; 및
    상기 센싱 신호들을 디코딩하여 상기 제1 내지 제3 수신 데이터들을 출력하는 단계를 구비하는 것을 특징으로 하는 신호 전송 방법.
  21. 신호 전송 방법에 있어서,
    제1 내지 제3 송신 데이터들을 암호화하여 업 신호들 또는 다운 신호들을 발생하는 단계;
    상기 업 신호들과 다운 신호들에 응답하여 턴온되는 스위치들을 통하여 제1 내지 제3 전송 라인들 각각에 형성되는 전류 경로에 의해 다수개의 전압 레벨들로 출력되는 제1 내지 제3 전송 데이터들을 발생하는 단계;
    상기 제1 내지 제3 전송 데이터들을 상기 제1 내지 제3 전송 라인들로 각각 전송하는 단계;
    상기 제1 내지 제3 전송 데이터들을 수신하는 단계;
    상기 제1 내지 제3 전송 데이터들 간의 전압 차를 감지하고 중간 레벨을 모니터링하여 센싱 신호들을 발생하는 단계; 및
    상기 센싱 신호들을 디코딩하여 제1 내지 제3 수신 데이터로 복원하는 단계를 구비하는 것을 특징으로 하는 신호 전송 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101745868B1 (ko) * 2015-10-26 2017-06-12 고려대학교 산학협력단 정전용량 변화 기반의 암호화 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859941B1 (ko) * 2007-04-10 2008-09-23 삼성에스디아이 주식회사 인터페이스 시스템 및 이를 이용한 평판 표시장치
US9374086B2 (en) * 2012-11-09 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Switch circuit and method of operating the switch circuit
KR101825301B1 (ko) * 2016-08-22 2018-02-02 한양대학교 산학협력단 신호 전송 장치 및 방법과, 신호 수신 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070066637A (ko) * 2005-12-22 2007-06-27 매그나칩 반도체 유한회사 신호 전송디바이스

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166956A (en) * 1990-05-21 1992-11-24 North American Philips Corporation Data transmission system and apparatus providing multi-level differential signal transmission
GB0028134D0 (en) * 2000-11-17 2001-01-03 Texas Instruments Ltd Improvements in or relating to systems for data transmission
US6559727B2 (en) * 2000-11-30 2003-05-06 International Business Machines Corporation High-frequency low-voltage multiphase voltage-controlled oscillator
US6452420B1 (en) * 2001-05-24 2002-09-17 National Semiconductor Corporation Multi-dimensional differential signaling (MDDS)
US20040150449A1 (en) * 2003-01-30 2004-08-05 Sun Microsystems, Inc. High-speed flip-flop circuitry and method for operating the same
KR100472896B1 (ko) 2003-04-07 2005-03-10 주식회사 티엘아이 한조 3개 전송선의 차동신호 전송장치 및 이를 이용한차동신호전송방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070066637A (ko) * 2005-12-22 2007-06-27 매그나칩 반도체 유한회사 신호 전송디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101745868B1 (ko) * 2015-10-26 2017-06-12 고려대학교 산학협력단 정전용량 변화 기반의 암호화 장치

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