KR100863031B1 - 반도체 집적 회로 - Google Patents

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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract

본 발명의 반도체 집적 회로는 외부 기준 전압이 공급되는 레퍼런스 전압 패드; 레퍼런스 전압 패드와 공통 노드사이에 연결되어 레퍼런스 전압 패드로부터 유입되는 노이즈를 감소시켜 공통 노드로 전달하는 기준 전압 전달부; 공급 전압으로부터 내부 기준 전압을 생성하여 상기 공통 노드로 전달하는 내부 기준 전압 생성부; 및 상기 공통 노드의 출력 신호를 입력받아 구동하는 입력 리시버;를 포함한다.
노이즈, 기준 전압, 카운터

Description

반도체 집적 회로 {Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 외부에서 유입되는 노이즈를 감소시키고 기준 전압의 미세 조절이 가능한 반도체 집적 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 집적 회로의 블록도이다.
도 1에 도시된 반도체 집적 회로는 레퍼런스 전압 패드(100) 및 하나 이상의 입력 리시버(200-1,200-2,…,200-n,n은 자연수)로 구성된다.
상기 레퍼런스 전압 패드(100)는 외부 기준 전압(evref)을 공급받아 상기 입력 리시버(200-1,200-2,…,200-n)에 제공한다. 또한, 상기 입력 리시버(200)는 상기 외부 기준 전압(evref)를 공급받는다.
그런데, 상기 외부 기준 전압(evref)에 노이즈가 유입되는 경우 이를 입력받는 입력 리시버(200-1,200-2,…,200-n)는 노이즈를 포함한 전압에 의해 구동되므로 오동작을 일으킬 우려가 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 외부 기준 전압 노이즈를 감소시키고 기준 전압의 미세 조절이 가능한 반도체 집적 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로는 외부 기준 전압이 공급되는 레퍼런스 전압 패드; 상기 레퍼런스 전압 패드와 공통 노드사이에 연결되어 상기 레퍼런스 전압 패드로부터 유입되는 노이즈를 감소시켜 공통 노드로 전달하는 기준 전압 전달부; 공급 전압으로부터 내부 기준 전압을 생성하여 상기 공통 노드로 전달하는 내부 기준 전압 생성부; 및 상기 공통 노드의 출력 신호를 입력받아 구동하는 입력 리시버;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 외부 기준 전압이 공급되는 레퍼런스 전압 패드; 상기 레퍼런스 전압 패드를 통해 공급되는 상기 외부 기준 전압을 제어 신호에 따라 공통 노드로 전달하는 기준 전압 전달부; 공급 전압으로부터 내부 기준 전압을 생성하여 상기 공통 노드로 전달하는 내부 기준 전압 생성부; 및 상기 공통 노드의 출력 신호를 입력받아 구동하는 입력 리시버;를 포함한다.
본 발명에 따른 반도체 집적 회로는 외부 기준 전압의 입력에 의한 외부 노이즈를 감소시킴으로써 노이즈 마진이 향상된 효과가 있다.
또한, 본 발명은 보다 정밀한 내부 기준 전압을 공급함으로써 최적의 셋업 및 홀드값을 도출할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 집적 회로의 블록도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 반도체 집적 회로는 레퍼런스 전압 패드(100), 기준 전압 전달부(300), 내부 기준 전압 생성부(400) 및 입력 리시버(200)를 포함한다.
외부 기준 전압(evref)은 상기 레퍼런스 전압 패드(100)를 통해 공급된다.
상기 기준 전압 전달부(300)는 상기 레퍼런스 전압 패드(100)와 공통 노드(N1)사이에 연결되어 상기 레퍼런스 전압 패드(100)부터 유입되는 노이즈를 감소시켜 상기 공통 노드(N1)로 전달한다. 예를 들면, 상기 기준 전압 전달부(300)는 저항 성분을 포함하는 저항 소자로 구현할 수 있는데, 상기 저항 소자에 의한 전압 강하(IR Drop)에 의해 노이즈는 50% 감소될 수 있다. 일반적으로, 상기 외부 기준 전압(evref)은 상기 내부 기준 전압 생성부(400)에 공급되는 공급 전압(VDD, Vcore,…)에 비해 낮은 레벨이므로, 상기 저항 소자와 공통 노드(N1)에서 바라보는 상기 내부 기준 전압 생성부(400)의 등가 저항의 비를 조절하면, 노이즈는 감소시키며 상기 외부 기준 전압(evref) 레벨과 거의 대동소이한 전압을 상기 내부 기준 전압(ivref)으로 생성할 수 있다. 따라서, 본 발명은 상기 외부 기준 전압(evref)에 의해 유입되는 외부 노이즈를 감쇄시킬 수 있다. 상기 기준 전압 전달부(300)는 저항 소자 외에도 상기 레퍼런스 전압 패드(100)와 상기 공통 노드(N1)사이에 연결되어 상기 노이즈를 감소시킬수 있는 것으로 수동 소자들을 포함하여 구현할 수 있다. 상기 기준 전압 전달부(300)는 상기 제어 신호(tm_ivrefon)에 따라 내부 기준 전압(ivref)을 생성하도록 하는 제어 신호(tm_ivrefon)를 상기 내부 기준 전압 생성부(400)로 출력할 수 있다. 상기 제어 신호(tm_ivrefon)는 예를 들면, 모드 레지스터 셋팅(Mode Register Setting) 신호에 의해 구현할 수 있다.
상기 내부 기준 전압 생성부(400)는 상기 제어 신호(tm_ivrefon)에 의해 상기 기준 전압 전달부(300)에 의해 생성된 신호에 따라 내부 기준 전압(ivref)을 생성하여 상기 공통 노드(N1)로 전달할 수 있다. 상기 내부 기준 전압 생성부(400)는 상기 제어 신호(tm_ivrefon)가 인에이블됨에 따라 상기 내부 기준 전압(ivref)을 상기 공통 노드(N1)로 출력하고, 상기 제어 신호(tm_ivrefon)가 디스에이블됨에 따라 구동하지 않는다.
상기 입력 리시버(200)는 상기 공통 노드(N1)의 출력 신호인 상기 내부 기준 전압(ivref)을 입력받아 구동한다. 상기 입력 리시버(200)는 일반적인 리시버 회로로 구현할 수 있다.
따라서, 외부에서 공급되는 상기 외부 기준 전압(evref)에 노이즈가 심한 경우 상기 제어 신호(tm_ivrefon)를 활성화시켜 상기 기준 전압 전달부(300)에서 상기 외부 기준 전압(evref)을 차단하고, 상기 내부 기준 전압 생성부(400)에서 상기 내부 기준 전압(ivref)을 생성하여 상기 외부 기준 전압(evref) 대신 상기 내부 기준 전압(ivref)을 상기 입력 리시버(200)로 공급한다. 따라서, 외부 노이즈의 영향을 덜 받는 상기 내부 기준 전압(ivref)을 상기 입력 리시버(200)에 공급할 수 있다.
도 3은 도 2에 도시된 반도체 집적 회로의 일 실시예를 나타낸 회로도이다.
상기 기준 전압 전달부(300)는 상기 레퍼런스 전압 패드(100)와 상기 공통 노드(N1) 사이에 연결된 저항 소자를 포함한다. 상기 저항 소자는 저항(R10)으로 구현할 수 있다. 따라서, 상기 저항(R10)에 의해 상기 내부 기준 전압(ivref)은 상기 외부 기준 전압(evref)의 레벨에 연동되지만 상기 저항(R10)과 상기 분배부(440)에 의해 상기 내부 기준 전압(ivref)의 레벨에 가까운 레벨로 조절할 수 있다. 따라서, 본 발명은 상기 기준 전압 전달부(300)에 의해 외부 노이즈를 감쇄시키는 효과가 있다.
상기 기준 전압 전달부(300)는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)를 포함하여 구성할 수 있다. 상기 피모스 트랜지스터(PM1)는 상기 제어 신호(tm_ivrefon)의 반전 신호를 게이트에 입력 받고, 상기 공급 전압(VDD)을 소스에 입력 받고 상기 복수의 저항(R1~R9) 중 가장 양 끝단 중 한 단에 드레인이 연결된다.
상기 엔모스 트랜지스터(NM1)는 상기 제어 신호(tm_ivrefon)를 게이트에 입력받고 접지 전압(VSS)을 소스에 입력받고 상기 복수의 저항(R1~R9) 중 양 끝 단 중 나머지 단에 드레인이 연결된다.
따라서, 상기 제어 신호(tm_ivrefon)가 인에이블되면, 상기 제1 인버터(IV1)의 출력은 로우 레벨이므로 상기 피모스 트랜지스터(PM1)가 턴온되고, 상기 엔모스 트랜지스터(NM1)가 턴온되므로 상기 분배부(440)는 입력받은 상기 공급 전압(VDD)을 복수의 저항의 비율에 따라 분배한다. 상기 엔모스 트랜지스터(NM1)와 상기 피모스 트랜지스터(PM1)에 의한 저항은 큰 사이즈의 트랜지스터를 사용하여 상기 분배부(440)의 저항에 비해 큰 영향이 없도록 조절할 수 있다.
상기 내부 기준 전압 생성부(400)는 분배부(440), 카운터(410), 디코더(420) 및 먹스부(430)를 포함한다.
상기 분배부(440)는 상기 제어 신호(tm_ivrefon)에 따라 공급 전압(VDD)을 분배하여 복수의 분배 전압(DIV<0:7>)을 출력한다. 상기 분배부(440)는 도시한 것과 같이 복수의 직렬 연결된 저항(R1~R9)으로 구성할 수 있다. 상기 분배부(440)는 상기 복수의 직렬 연결된 저항으로 구성되어, 각 저항들의 연결 노드마다 상기 분배 전압(DIV<0:7>)을 출력한다.
상기 카운터(410)는 카운트 구동 신호(tm_vrefshiftp)를 입력 받아 카운트 신호(a,b,c)를 출력한다. 상기 카운트 구동 신호(tm_vrefshiftp)는 모드 레지스터 셋팅(Mode Register Setting) 신호로 구현할 수 있다. 상기 카운터(410)는 일반적인 카운터 회로로 구현할 수 있다. 도 3에 도시한 카운터(410)는 다운 카운터 회로이며 상기 카운트 신호(c,b,a)가 인에이블될때마다 1111 에서 1110,1101..식으로 다운 카운트 동작을 수행한다.
상기 카운터(410)는 제1 내지 제3 플립플롭(FF1~FF3)으로 구성될 수 있다.
상기 제1 플립플롭(FF1)은 상기 카운트 구동 신호(tm_vrefshiftp)에 동기되고, 제1 카운트 신호(a)의 반전 신호가 입력에 연결되며 상기 제1 카운트 신호(a)를 상기 디코더(420)의 입력 신호로 출력한다. 또한, 상기 제2 플립플롭(FF2)은 상기 제1 플립플롭(FF1)의 출력에 동기되고, 제2 카운트 신호(b)의 반전 신호가 입력에 연결되어 상기 제2 카운트 신호(b)를 상기 디코더(420)의 입력 신호로 출력한다. 또한, 상기 제3 플립플롭(FF3)은 상기 제2 플립플롭(FF2)의 출력에 동기되고, 제3 카운트 신호(c)의 반전 신호가 입력에 연결되어 상기 제3 카운트 신호(c)를 상기 디코더(320)의 입력 신호로 출력한다.
상기 제1 카운트 신호(a) 내지 상기 제3 카운트 신호(c)는 초기치가 하이로 설정되어 있다. 상기 카운트 신호(a,b,c)는 모드 레지스터 세트(Mode Register Set) 신호로 제공될 수 있다. 또한, 플립플롭의 출력의 반전 신호가 입력단에 연결되어 있으므로, 각각의 플립플롭들이 동기될때마다 토글한다. 따라서, 상기 카운터(410)는 다운 카운트 동작을 수행한다.
상기 디코더(420)는 상기 카운트 신호(a,b,c)를 입력 받아 디코딩하여 디코딩 신호(en0~en7)를 출력한다. 상기 디코더(420)는 일반적인 디코더(420) 회로로 구현할 수 있다. 상기 디코더(420)는 복수의 낸드 게이트와 복수의 인버터에 의해 구현할 수 있다.
상기 먹스부(430)는 상기 디코딩 신호(en0~en7)에 의해 제어되어 상기 분배부(440)의 전압 중 하나를 선택하여 상기 내부 기준 전압(ivref)으로 상기 공통 노드(N1)에 출력한다. 상기 먹스부(430)는 제2 패스 게이트(PG2) 내지 제9 패스 게이 트(PG9)로 구현할 수 있다.
상기 복수의 패스 게이트(PG2~PG9) 각각은 상기 디코딩 신호(en0~en7)에 따라 상기 분배 전압(DIV<0:7>)을 상기 공통 노드(N1)로 전달 또는 차단한다. 상기 제2 내지 제9 패스 게이트(PG2~PG9) 중, 상기 제7 패스 게이트(PG7)를 예로 들어 설명하면, 상기 제7 패스 게이트(PG7)는 제5 분배 전압(DIV<5>)을 입력받고, 상기 제5 디코딩 신호(en5)에 의해 제어된다. 상기 제5 디코딩 신호(en5)가 인에이블되면, 상기 제7 패스 게이트(PG7)는 상기 제5 분배 전압(DIV<5>)을 상기 공통 노드(N1)로 전달하고, 상기 제 5 디코딩 신호(en5)가 디스에이블되면, 상기 제7 패스 게이트(PG7)는 상기 제5 분배 전압(DIV<5>)을 상기 공통 노드(N1)로 전달하는 것을 차단한다.
도 3에 도시된 반도체 집적 회로의 동작을 설명하면 다음과 같다.
상기 기준 전압 전달부(300)는 상기 저항(R10)과 상기 분배부(440)내의 저항비에 의해 상기 내부 기준 전압(ivref)의 레벨을 정하며, 외부 노이즈를 감쇄시킬 수 있다. 또한, 상기 분배부(440)는 상기 공급 전압(VDD)을 상기 복수의 저항의 비율에 따라 분배한 분배 전압(DIV<0:7>)을 출력한다. 상기 카운터(410)는 상기 카운트 신호(a,b,c)가 인에이블되면 다운 카운트 동작을 수행하고, 그에 따라 상기 디코딩 신호(en0~en7)인 제0 내지 제7 디코딩 신호(en0~en7) 중 하나가 인에이블된다.
예를 들면, 상기 제3 디코딩 신호(en3)가 인에이블되면, 그에 해당하는 제3 분배 전압(DIV<3>)이 상기 먹스부(430)에서 상기 공통 노드(N1)로 전송되고, 상기 내부 기준 전압(ivref)이 된다. 즉, 카운트 신호(a,b,c)에 따라 그 중 하나의 분배 전압(DIV<0:7>)이 순차적으로 출력되므로 그 중 최적의 분배 전압(DIV<0:7>)을 찾을 수 있고 그 후 카운트 펄스를 디스에이블시켜 상기 최적의 분배 전압을 유지시킨다. 따라서, 상기 최적의 분배 전압을 상기 입력 리시버(200)에 상기 내부 기준 전압(ivref)으로 출력한다. 따라서, 본 발명은 외부 노이즈를 차단할 뿐 아니라 상기 내부 기준 전압의 레벨을 가변시킬 수 있어 최적의 셋업/홀드값을 조절할 수 있으므로 상기 입력 리시버의 특성을 개선시킬 수 있다.
도 4는 도 2에 도시된 반도체 집적 회로의 다른 실시예를 나타낸 상세 회로도이다.
도 4에 도시된 반도체 집적 회로는 레퍼런스 전압 패드(100), 기준 전압 전달부(300), 내부 기준 전압 생성부(400) 및 입력 리시버(200)를 포함한다.
도 4에 도시된 반도체 집적 회로는, 도 3에 도시된 반도체 집적 회로의 구성과 상기 기준 전압 전달부(300)에서 차이가 있고, 그 외의 구성은 동일하다.
상기 기준 전압 전달부(300)는 상기 외부 기준 전압(evref)을 입력받아 상기 제어 신호(tm_ivrefon)에 따라 전달 또는 차단하는 제1 패스 게이트(PG1)로 구성될 수 있다.
상기 제어 신호(tm_ivrefon)가 인에이블되면 상기 기준 전압 전달부(300)는 상기 외부 기준 전압(evref)을 상기 공통 노드(N1)로의 전송을 차단한다. 따라서, 상기 외부 기준 전압(evref)을 차단함으로써 외부 노이즈가 유입되는 것을 차단할 수 있다.
도 5는 도 3 내지 도 4에 도시된 반도체 집적 회로의 시뮬레이션 결과를 나타낸 그래프이다.
도 5a는 상기 공급 전압(VDD)과 상기 접지 전압에 노이즈가 유입되지 않는 이상적인 조건에서, 도 3에 도시된 반도체 집적 회로의 상기 외부 기준 전압(evref)과 상기 내부 기준 전압(ivref)의 노이즈 영향을 나타낸 그래프이다. 도 5a에 도시한 것과 같이, 상기 외부 기준 전압(evref)에 피크 투 피크(peak to peak) 노이즈(pp)가 약 200mV로 유입된 경우, 상기 내부 기준 전압(ivref)은 외부 노이즈가 약 100mV로 감소함을 알 수 있다.
도 5b는 상기 공급 전압(VDD)과 상기 접지 전압에 노이즈가 약 300mV 유입된 조건에서, 도 4에 도시된 반도체 집적 회로의 상기 외부 기준 전압(evref)과 상기 내부 기준 전압(ivref)의 노이즈 영향을 나타낸 그래프이다. 도 5b에 도시한 것과 같이 상기 내부 기준 전압(ivref)은 외부 노이즈가 약 212mV로 약 90mV 감소함을 알 수 있다.
도 5c는 상기 공급 전압(VDD)과 상기 접지 전압에 노이즈가 약 300mV 유입된 조건에서, 도 3에 도시된 반도체 집적 회로의 상기 외부 기준 전압(evref)과 상기 내부 기준 전압(ivref)의 노이즈 영향을 나타낸 그래프이다. 도 5c에 도시한 것과 같이, 본 발명은 상기 내부 기준 전압(ivref)은 외부 노이즈가 약 190mV로 감소함을 알 수 있다.
본 발명은 저항의 개수를 8개로 구성하여, 상기 분배 전압(DIV<0:7>)을 8등분하였지만 이에 한정되지 않음을 밝혀 둔다. 따라서, 상기 카운터(410)를 구성하 는 플립플롭의 개수 또는 상기 디코더(420)를 구성하는 논리 회로들의 개수 또는 상기 분배부(440)를 구성하는 저항의 개수 또는 상기 먹스부(430)를 구성하는 패스 게이트의 개수는 도 3 내지 도 4에 도시한 것과 달라질 수 있다.
즉, 상기 내부 기준 전압을 보다 정밀하게 도출하고 싶다면 상기 분배부(430)의 저항의 개수를 8개 이상으로 증가시켜 구성할 수 있다. 이 경우, 상기 분배 전압(DIV<0:7>)의 개수가 증가하므로 그에 따라 디코더(420)를 구성하는 논리 회로의 개수 및 먹스부(430)를 구성하는 패스 게이트의 개수 또한 증가할 것이다.
본 발명은 기준 전압을 사용하는 모든 반도체 집적 회로에 적용이 가능하다.
또한, 본 발명은 기준 전압뿐 아니라 일반적인 내부 전압을 사용하는 모든 반도체 회로에도 적용할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 집적 회로의 블록도,
도 2는 본 발명에 따른 반도체 집적 회로의 블록도,
도 3은 도 2에 도시한 반도체 집적 회로의 일 실시예를 나타낸 회로도,
도 4는 도 2에 도시한 반도체 집적 회로의 다른 실시예를 나타낸 블록도,
도 5a,5b,5c는 도 3 및 도 4에 도시된 반도체 집적 회로의 시뮬레이션 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 레퍼런스 전압 패드 200 : 기준 전압 전달부
300 : 내부 기준 전압 생성부 400 : 입력 리시버
310 : 카운터 320 : 디코더
430 : 먹스부 440 : 분배부

Claims (16)

  1. 외부 기준 전압이 공급되는 레퍼런스 전압 패드;
    상기 레퍼런스 전압 패드와 공통 노드사이에 연결되어 상기 레퍼런스 전압 패드로부터 유입되는 노이즈를 감소시켜 공통 노드로 전달하는 기준 전압 전달부;
    공급 전압으로부터 내부 기준 전압을 생성하여 상기 공통 노드로 전달하는 내부 기준 전압 생성부; 및
    상기 공통 노드의 출력 신호를 입력받아 구동하는 입력 리시버;
    를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 기준 전압 전달부는,
    상기 레퍼런스 전압 패드와 상기 공통 노드 사이에 연결된 저항 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 내부 기준 전압 생성부는,
    제어 신호가 인에이블됨에 따라 상기 내부 기준 전압을 상기 공통 노드로 출력하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 내부 기준 전압 생성부는,
    상기 제어 신호에 따라 공급 전압을 분배하여 복수의 분배 전압을 출력하는 분배부;
    카운트 구동 신호를 입력 받아 카운트 신호를 출력하는 카운터;
    상기 카운트 신호를 입력 받아 디코딩하여 디코딩 신호를 출력하는 디코더; 및
    상기 디코딩 신호에 의해 제어되어 상기 분배부의 전압 중 하나를 선택하여 상기 내부 기준 전압으로 상기 공통 노드에 출력하는 먹스부를 포함하는 반도체 집적 회로.
  5. 제 4 항에 있어서,
    상기 먹스부는,
    상기 디코딩 신호에 따라 상기 분배 전압을 상기 공통 노드로 전달 또는 차단하는 복수의 패스게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 4 항에 있어서,
    상기 분배부는,
    상기 복수의 직렬 연결된 저항으로 구성되어, 각 저항들의 연결 노드마다 상기 분배 전압을 출력함을 특징으로 하는 반도체 집적 회로.
  7. 제 4 항에 있어서,
    상기 카운터는,
    상기 카운트 구동 신호에 동기되고, 제1 카운트 신호의 반전 신호가 입력에 연결되어 상기 제1 카운트 신호를 상기 디코더부의 입력 신호로 출력하는 제1 플립플롭;
    상기 제1 카운트 신호에 동기되고, 제2 카운트 신호의 반전 신호가 입력에 연결되어 상기 제2 카운트 신호를 상기 디코더부의 입력 신호로 출력하는 제2 플립플롭; 및
    상기 제2 카운트 신호에 동기되고, 제3 카운트 신호의 반전 신호가 입력에 연결되어 상기 제3 카운트 신호로 상기 디코더부의 입력 신호로 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. 외부 기준 전압이 공급되는 레퍼런스 전압 패드;
    상기 레퍼런스 전압 패드를 통해 공급되는 상기 외부 기준 전압을 제어 신호에 따라 공통 노드로 전달하는 기준 전압 전달부;
    공급 전압으로부터 내부 기준 전압을 생성하여 상기 공통 노드로 전달하는 내부 기준 전압 생성부; 및
    상기 공통 노드의 출력 신호를 입력받아 구동하는 입력 리시버;
    를 포함하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 기준 전압 전달부는,
    상기 제어 신호가 인에이블됨에 따라 상기 외부 기준 전압을 상기 공통 노드에 전달하고,
    상기 제어 신호가 디스에이블됨에 따라 상기 외부 기준 전압이 상기 공통 노드에 전달되는 것을 차단하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제 8 항에 있어서,
    상기 기준 전압 전달부는 상기 외부 기준 전압을 입력받아 상기 제어 신호에 따라 전달 또는 차단하는 패스 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제 8 항에 있어서,
    상기 내부 기준 전압 생성부는,
    상기 제어 신호가 인에이블됨에 따라 상기 내부 기준 전압을 상기 공통 노드로 출력하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제 11 항에 있어서,
    상기 내부 기준 전압 생성부는,
    상기 제어 신호에 따라 공급 전압을 분배하여 복수의 분배 전압을 출력하는 분배부;
    카운트 구동 신호를 입력 받아 카운트 신호를 출력하는 카운터;
    상기 카운트 신호를 입력 받아 디코딩하여 디코딩 신호를 출력하는 디코더; 및
    상기 디코딩 신호에 의해 제어되어 상기 분배부의 전압 중 하나를 선택하여 상기 내부 기준 전압으로 상기 공통 노드에 출력하는 먹스부를 포함하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 먹스부는,
    상기 디코딩 신호에 따라 상기 분배 전압을 상기 공통 노드로 전달 또는 차단하는 복수의 패스게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 12 항에 있어서,
    상기 분배부는,
    상기 복수의 직렬 연결된 저항으로 구성되어, 각 저항들의 연결 노드마다 상기 분배 전압을 출력함을 특징으로 하는 반도체 집적 회로.
  15. 제 12 항에 있어서,
    상기 카운터는,
    상기 카운트 구동 신호에 동기되고, 제1 카운트 신호의 반전 신호가 입력에 연결되어 상기 제1 카운트 신호를 상기 디코더부의 입력 신호로 출력하는 제1 플립 플롭;
    상기 제1 카운트 신호에 동기되고, 제2 카운트 신호의 반전 신호가 입력에 연결되어 상기 제2 카운트 신호를 상기 디코더부의 입력 신호로 출력하는 제2 플립플롭; 및
    상기 제2 카운트 신호에 동기되고, 제3 카운트 신호의 반전 신호가 입력에 연결되어 상기 제3 카운트 신호로 상기 디코더부의 입력 신호로 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  16. 삭제
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KR100232890B1 (ko) 1996-12-31 1999-12-01 김영환 기준전압 발생기
KR20020091958A (ko) * 2001-06-01 2002-12-11 삼성전자 주식회사 반도체 메모리장치의 내부전원전압 발생회로

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