KR100862996B1 - 파워 업 신호 생성 회로 - Google Patents

Abstract

본 발명의 파워 업 신호 생성 회로는 공급 전압에 따라 파워 업 신호를 생성하는 파워업부; 및 파워업부의 출력이 공급 전압보다 소정 전압 이상 높으면 파워업부의 출력 전압의 다운 동작을 수행하는 다운부를 포함한다.

파워 업,고속, 램프 온 오프

Description

파워 업 신호 생성 회로 {Power Up Signal Generating Circuit}

도 1은 종래 기술에 따른 파워 업 신호 생성 회로도,

도 2는 도 1에 따른 파워 업 신호 생성 회로에서 공급 전압에 대한 출력 신호의 시뮬레이션 결과 그래프,

도 3은 도 1에 따른 파워 업 신호 생성 회로에서 공급 전압이 빠르게 램프 온오프를 계속하는 경우에 대한 출력 신호의 시뮬레이션 결과 그래프,

도 4는 도 3의 상세한 결과를 나타낸 시뮬레이션 결과 그래프,

도 5는 본 발명에 따른 파워 업 신호 생성 회로의 블록도,

도 6은 도 5에 따른 파워 업 신호 생성 회로의 일 실시예를 나타낸 상세 회로도,

도 7은 도 6의 파워 업 신호 생성 회로에서 공급 전압에 대한 출력 신호의 시뮬레이션 결과 그래프,

도 8은 도 6에 따른 파워 업 신호 생성 회로에서 공급 전압이 빠르게 램프 온오프를 계속하는 경우에 대한 출력 신호의 시뮬레이션 결과 그래프이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 파워업부 110 : 저항부

120 : 제1 엔모스 시리즈부 130 : 제1 피모스 시리즈부

140 : 제2 엔모스 시리즈부 200 : 반전부

300 : 다운부

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 파워 업 신호 생성 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 외부로부터 공급 전압이 인가되는 순간 곧바로 공급 전압의 레벨에 응답하여 동작하는 것이 아니라 상기 공급 전압의 레벨이 일정한 레벨 이상으로 상승된 후에 동작하게 되며, 이러한 이유로 반도체 메모리 장치는 통상적으로 파워 업 회로를 구비하게 된다.

이러한 파워 업 회로는 상기 공급 전압 인가 초기 시에 외부로부터 인가되는 상기 공급 전압의 레벨 상승을 감지하여 소정 레벨까지는 로우의 파워 업 신호를 출력하고, 상기 공급 전압이 소정 레벨 이상으로 안정화되면 파워 업 신호를 하이로 천이하여 출력한다. 또는 소정 레벨까지는 하이의 파워 업 신호를 출력하고, 상기 공급 전압이 소정 레벨 이상으로 안정화되면 로우의 파워 업 신호를 출력할 수 있다.

반도체 메모리의 사용 범위가 확대되면서 여러 가지 환경에서 안정되게 동작하는 것은 제품의 성능의 또 하나의 기준이다. 특히 모바일 폰(Mobile phone) 및 모바일 어플리케이션에서는 패스트 파워 업(fast power up) 시간 및 제품 동작의 안정성이 요구된다.

도 1은 종래 기술에 따른 파워 업 신호 생성 회로의 상세 회로도이다.

도시한 것과 같이, 종래 기술에 따른 파워 업 신호 생성 회로는 공급 전압(VDD)을 인가받고 직렬 연결된 저항으로 구성된 저항부(110), 상기 공급 전압(VDD)을 게이트에 인가받고 직렬 연결된 엔모스 트랜지스터로 구성된 제1 엔모스 시리즈부(120), 상기 저항부(110)와 상기 제1 엔모스 시리즈부(120)를 연결한 제1 노드(N1), 상기 제1 노드(N1)의 전압을 게이트에 입력 받고 직렬 연결된 피모스 트랜지스터로 구성된 제1 피모스 시리즈부(130), 상기 제1 노드(N1)의 전압을 게이트에 입력 받고 직렬 연결된 엔모스 트랜지스터로 구성된 제2 엔모스 시리즈부(140) 및 상기 제1 피모스 시리즈부(130)와 상기 제2 엔모스 시리즈부(140)를 연결하는 제2 노드(N2), 상기 제2 노드(N2)의 전압을 반전시키는 반전부(200)로 구성된다.

그 동작 원리는 다음과 같다. 도 2를 참조하면, 상기 공급 전압(VDD)이 증가함에 따라 두가지 영역으로 나누어 볼 수 있다. 상기 공급 전압(VDD)이 일정 전압(1.2V)보다 낮은 경우에 출력 신호(pwrup)가 상기 공급 전압(VDD) 레벨인 구간과 상기 공급 전압(VDD)이 상기 일정 전압(1.2V) 보다 높은 경우에 상기 출력 신호(pwrup)가 로우 레벨인 구간이다.

먼저, 상기 공급 전압(VDD)이 상기 일정 전압(1.2V)보다 낮은 영역에서는 상기 제1 엔모스 시리즈부(120)의 전류 유출량보다 상기 공급 전압(VDD)에서 상기 저항부(110)로의 전류 유입량이 크기 때문에 상기 제1 노드(N1)의 전압(VN1)은 상기 공급 전압(VDD)을 따라 상승하게 된다. 따라서, 상기 제1 피모스 시리즈부(130)는 턴오프되고, 상기 제2 엔모스 시리즈부(140)는 턴온되어 제2 노드(N2)의 전압(VN2)은 접지 전압 레벨이 된다. 따라서 상기 반전부(200)의 전원 전압은 상기 공급 전압(VDD)이므로 상기 출력 신호(pwrup)는 상기 공급 전압(VDD) 레벨에 따라 상승한다.

또한, 상기 공급 전압(VDD)이 상기 일정 전압(1.2V)보다 높은 영역에서는 상기 제1 엔모스 시리즈부(120)의 전류 유출량이 증가함에 따라 상기 저항부(110)의 전류 유입량에 비해 커지게 되어 상기 제1 노드(N1)는 전압 강하되고 이로 인해 상기 제2 엔모스 시리즈부(140)는 턴오프되고 상기 제1 피모스 시리즈부(130)는 턴온된다. 따라서 상기 제2 노드(N2)의 전압은 상기 공급 전압(VDD) 레벨을 따라 상승한다. 이로 인해 상기 반전부(200)의 출력 신호(pwrup)는 로우 레벨이 된다.

이처럼 상기 출력 신호(pwrup가 하이 레벨인 구간에서 칩 내부의 모든 노드를 초기화 시킨후 상기 공급 전압(VDD)이 상기 일정 전압 이상이 되면 칩 내부의 초기화를 종료하고 다음 동작인 내부 전원 전압을 공급하고 칩이 실제적으로 구동할 수 있도록 한다.

종래 기술의 문제점은 핸드폰이나 모바일 제품처럼 상기 공급 전압(VDD)이 빠른 시간내에 램프 온(ramp on)을 하다가 다시 오프되는 동작을 계속하는 경우 즉, 제품이 빠른 시간에 온-오프-온 동작을 지속적으로 진행하였을 경우, 파워 업 신호가 그에 따라 하이-로우 레벨로 천이하여 칩의 초기화를 시켜줘야 하는데 그러지 못한 경우가 발생하였다.

도 3은 도 1에 따른 상기 공급 전압(VDD)이 빠르게 램프 온오프를 계속하는 경우에 대한 출력 신호의 시뮬레이션 결과 그래프이다.

도시한 것과 같이, 도 3은 상기 공급 전압(VDD)을 1us 간격으로 램프 온(ramp on)시켰다가 약 3us동안 칩 구동을 진행한 후 다시 1us 간격으로 램프 오프(ramp off)를 진행하는 일련의 동작을 진행한 경우의 상기 출력 신호(pwrup)의 변화를 나타낸다.

상기 출력 신호(pwrup)는 제1 램프 온-오프시는 정상적으로 동작하다가 제2 램프 온-오프시부터 파워 업 신호를 발생하지 않고 있다. 90도의 온도에서는 제2 램프 온-오프시는 파워 업 신호를 발생하였으나 그 이후 램프 온-오프시부터는 파워 업 신호를 발생하지 않고 있다. 따라서, 파워 업 신호의 하이 레벨 구간이 없으므로 칩 내부를 초기화하지 못하여 칩 구동시 오류가 발생하게 된다.

도 4는 도 3에 따른 문제점을 자세히 알기 위해 -40도에서 진행한 시뮬레이션 그래프이다.

도시한 것과 같이, 램프 온-오프 동작이 빠른 경우에 상기 제2 노드(N2)의 전압이 상기 공급 전압(VDD)에 따라 변화되는 속도가 느림을 알수 있다. 상기 제2 엔모스 시리즈부(140)와 상기 제1 피모스 시리즈부(130)에 존재하는 저항과 캐패시턴스에 의한 딜레이가 발생한 것이다.

이런 상태는 상기 공급 전압(VDD)이 완전히 오프되는 구간(D)까지 진행되는데 오프되는 시간이 1us로 짧다보니 상기 제2 노드(N2)의 전압은 상기 반전부(200)의 문턱 전압에 비해 큰 값을 유지한 상태가 된다. 상기 공급 전압(VDD)이 다시 램프 업하는 구간(E)에서는 오히려 상기 제2 노드(N2)의 전압이 상승하게 되어 상기 반전부(200)의 출력은 항상 로우가 되게 된다.

따라서 상기 파워 업 신호는 제2 램프 온-오프 되는 구간부터는 로우를 출력하게 된다. 이로 인해 상기 파워 업 신호는 하이 레벨인 구간이 없으므로 상기 공급 전압(VDD)이 완전히 공급 되는 영역에서도 칩의 초기화가 진행되지 못해 칩 구동에 오류가 발생한다.

발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 핸드폰이나 모바일의 경우와 같이 공급 전압이 빠르게 온-오프-온 하는 경우에 오동작을 일으키지 않고 정상적인 파워 업 신호를 출력하는 파워 업 신호 생성 회로를 제공하는데 목적이 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 파워 업 신호 생성 회로는 공급 전압에 따라 파워 업 신호를 생성하는 파워업부; 상기 파워업부의 출력이 상기 공급 전압보다 소정 전압 이상 높으면 파워업부의 출력 전압의 다운 동작을 수행하는 다운부를 포함한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 5는 본 발명에 따른 파워 업 신호 생성 회로의 블록도이다.

도시한 것과 같이 본 발명에 따른 파워 업 신호 생성 회로는 파워업부(100) 및 다운부(200)로 구성된다.

상기 파워업부(100)는 상기 공급 전압(VDD)에 따라 파워 업 신호를 생성하는 것으로 상기 공급 전압(VDD)이 일정 전압 이하에서는 0V를 출력하고 상기 일정 전압 이상에서는 상기 공급 전압(VDD)을 출력한다. 또는 그와 반대로, 상기 공급 전압(VDD)이 일정 전압 이하에서는 상기 공급 전압(VDD)을 출력하고 상기 일정 전압 이하에서는 0V를 출력 할 수 있다. 상기 파워업부(100)는 일반적인 파워 업 신호 생성 회로를 사용하여 구현할 수 있다.

상기 다운부(200)는 상기 파워업부(100)의 출력이 상기 공급 전압(VDD)보다 소정 전압 이상 높으면 파워업부(100)의 출력 전압의 다운 동작을 수행한다. 상기 다운부(200)는 본 발명의 특징적인 구성 요소로서 상기 공급 전압(VDD)이 빠르게 램프 온-오프(ramp on-off)되는 경우에, 그에 따라 파워 업 신호를 정상적으로 출력하기 위한 것이다.

상기 다운부(200)는 종래의 문제점인 상기 공급 전압(VDD)이 감소하는 경우 상기 파워업부(100)의 출력 전압이 느리게 하강하는 점을 해결하기 위해 상기 공급 전압(VDD)이 감소시 상기 파워업부(100)의 출력 전압을 빠르게 감소시키는 것이다.

도 6은 도 5에 따른 파워 업 신호 생성 회로의 일 실시예를 나타낸 상세 회로도이다.

도시한 것과 같이, 도 5에 따른 파워 업 신호 생성 회로는 제2 노드(N2)의 전압을 다운시키는 다운부(300), 상기 공급 전압(VDD)을 인가받고 직렬 연결된 저항으로 구성된 저항부(110), 상기 공급 전압(VDD)을 게이트에 인가받고 직렬 연결된 엔모스 트랜지스터로 구성된 제1 엔모스 시리즈부(120), 제1 노드(N1)의 전압을 게이트에 입력 받고 직렬 연결된 피모스 트랜지스터로 구성된 피모스 시리즈부(130), 상기 제1 노드(N1)의 전압을 게이트에 입력 받고 직렬 연결된 엔모스 트랜지스터로 구성된 제2 엔모스 시리즈부(140) 및 상기 제2 노드(N2)의 전압을 반전시키는 반전부(200)로 구성된다. 도시하지 않았지만, 본 발명에 따른 다른 실시예는 상기 반전부(200)를 포함시키지 않고 구현 할 수도 있다.

도시한 것과 같이, 상기 다운부(300)는 저항부(110)의 제1 저항(R1)과 제2 저항(R2)를 연결한 노드의 전압을 게이트에 연결하고 상기 제2 노드(N2)를 소스에 연결한 제4 피모스 트랜지스터(PM4)와 상기 제4 피모스 트랜지스터(PM4)의 드레인에 소스를 연결하고 접지 전압과 드레인을 연결하고 상기 제4 피모스 트랜지스터(PM4)의 게이트를 게이트에 연결한 제5 피모스 트랜지스터(PM5)로 구성한다.

그 동작 원리는 다음과 같다. 도 7을 도 6과 함께 참조하면 상기 공급 전압(VDD)이 램프 온(ramp on)하는 구간(A)에서는 상기 공급 전압(VDD)이 빠르게 상승함으로 인해 상기 제2 노드(N2)의 전압은 느리지만 점차 상승하고 상기 출력 신호(pwrup)는 상기 공급 전압(VDD) 레벨을 출력한다.

상기 제2 노드(N2)의 전압이 일정 전압 이상이 되면 상기 반전부(200)에 의해 상기 출력 신호(pwrup)는 로우 레벨을 출력한다. 그 후 상기 공급 전압(VDD)이 제1 램프 오프 되는 구간(C)에서는 상기 제2 노드(N2)의 전압은 상기 공급 전압(VDD)에 비해 느리게 변화함으로 상기 공급 전압(VDD)이 감소함에도 상기 공급 전압(VDD)에 비해 높은 전압을 갖고 있으므로 상기 다운부(300)의 제1 피모스 트랜지스터(PM1)와 상기 제2 피모스 트랜지스터(PM2)가 턴온되어 상기 제2 노드(N2)의 전압을 다운시켜준다. 이로 인해 상기 제2 노드(N2)의 전압은 상기 공급 전압(VDD)이 감소함에 따라 그에 맞춰 감소하게 된다.

제2 램프 온 구간(E)에서 상기 공급 전압(VDD)이 증가함에 따라 상기 제2 노드(N2)의 전압 또한 상승하다가 상기 제1 노드(N1)의 전압에 의해 상기 제1 피모스 시리즈부(130)가 턴온되어 상기 제2 노드(N2)의 전압은 하이 레벨이 되고 상기 출력 신호(pwrup)는 상기 반전부(200)에 의해 로우 레벨이 된다. 따라서 제2 램프 온 구간에서도 상기 파워 업 신호는 정상적으로 하이-로우 천이를 하게 된다.

또는 도시하지 않았지만, 상기 다운부(200)는 상기 공급 전압(VDD)에 비례하며 상기 공급 전압(VDD)에 비해 낮은 제1 전압을 게이트에 인가받고 상기 파워업부(100)의 출력을 소스에 연결하고 접지 전압에 드레인을 연결한 피모스 트랜지스터로 구성한다. 상기 파워업부(100)의 출력 전압이 상기 제1 전압에 비해 일정 전압 즉, 상기 피모스 트랜지스터의 문턱 전압 이상 높으면 상기 피모스 트랜지스터가 턴온되어 상기 파워업부(100)의 전압을 빠르게 다운시켜준다. 따라서, 상기 파워업부(100)의 전압이 상기 공급 전압(VDD)이 감소하는 속도에 맞춰 하강하여 상기 출력 신호(pwrup)는 하이 레벨을 출력 함으로 인해 칩이 정상적으로 구동할 수 있게 된다.

도 8은 도 6에 따른 파워 업 신호 생성 회로에서 공급 전압 변화에 대한 시뮬레이션 결과 그래프이다.

도시한 것과 같이, 도 8은 -40도, 25도 및 90도의 온도에서 상기 공급 전압(VDD)이 빠르게 램프 온오프(ramp on-off)를 진행함에 따른 파워 업 신호를 나타 낸 것이다. 도시한 것과 같이, 본 발명에 의한 파워 업 신호 생성 회로는 상기 공급 전압(VDD)의 제1 램프 온오프 뿐 아니라 제2, 제3 및 제4 램프 온오프시에도 파워 업 신호를 정상적으로 하이 레벨에서 로우 레벨로 출력하고 있다. 이는 도시한 것과 같이, 상기 제2 노드의 전압(VN2)이 상기 공급 전압(VDD)의 램프 오프(ramp off)시 충분히 다운되었기 때문임을 알 수 있다.

즉, 본 발명에 의한 파워 업 신호는 상기 공급 전압(VDD)이 빠르게 램프 온 오프를 진행하는 일련의 동작에도 파워 업 신호를 하이-로우 천이를 시키는 정상적인 동작을 함을 알 수 있다.

따라서, 핸드폰이나 모바일과 같은 파워 업 램프 온-오프가 빠른 제품에서도 정상적인 파워 업 신호를 출력함으로써 칩의 초기화가 가능하고 칩이 정상적으로 동작하게 하는 효과가 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 파워 업 신호 생성 회로는 공급 전압이 빠르게 온-오프-온 하는 경우에 오동작을 일으키지 않고 정상적인 파워 업 신호를 출력하여 핸드폰이나 모바일처럼 공급 전압이 급작스럽게 변하는 상황에서도 메모리 칩이 정상 동작을 할 수 있는 효과가 있다.

Claims (10)

1. 공급전압이 일정 전압 이상이면 상기 공급 전압 레벨의 파워 업 신호를 출력하고, 상기 공급 전압이 상기 일정 전압 이하이면 로우 레벨의 상기 파워 업 신호를 출력하는 파워업부; 및

   상기 파워업부의 출력이 상기 공급 전압보다 소정 전압 이상 높으면 상기 파워업부의 출력 전압의 다운 동작을 수행하는 다운부를 포함하는 파워 업 신호 생성 회로.
2. 삭제
3. 제 1 항에 있어서,

   상기 다운부는,

   상기 공급 전압에 비례하는 전압을 게이트에 인가받고 상기 파워업부의 출력을 소스에 인가받는 제1 피모스 트랜지스터로 구성된 것을 특징으로 하는 파워 업 신호 생성 회로.
4. 제 3 항에 있어서,

   상기 다운부는,

   상기 제1 피모스 트랜지스터의 게이트 전압을 게이트에 인가받고 상기 제1 피모스 트랜지스터의 드레인에 소스를 연결하고 드레인을 접지단에 연결한 제2 피모스 트랜지스터를 추가로 구비하는 것을 특징으로 하는 파워 업 신호 생성 회로.
5. 제 1 항에 있어서,

   상기 다운부의 출력을 반전시키는 반전부를 추가로 구비하는 것을 특징으로 하는 파워 업 신호 생성 회로.
6. 제 1 항에 있어서,

   상기 파워업부는,

   상기 공급 전압이 인가되는 직렬 연결된 저항으로 구성된 저항부;

   상기 공급 전압이 각각의 게이트에 인가되는 직렬 연결된 엔모스 트랜지스터로 구성된 제1 엔모스 시리즈부;

   상기 저항부와 상기 제1 엔모스 시리즈부를 연결하는 노드의 전압을 게이트에 인가받고 직렬 연결된 피모스 트랜지스터로 구성된 제1 피모스 시리즈부; 및

   상기 저항부와 상기 제1 엔모스 시리즈부를 연결하는 노드의 전압을 게이트에 인가받고 직렬 연결된 엔모스 트랜지스터로 구성된 제2 엔모스 시리즈부를 포함하는 것을 특징으로 하는 파워 업 신호 생성 회로.
7. 제 6 항에 있어서,

   상기 저항부는,

   상기 공급 전압을 인가받는 제1 저항; 및

   상기 제1 저항과 직렬 연결한 제2 저항을 구비하는 것을 특징으로 하는 파워 업 신호 생성 회로.
8. 제 7 항에 있어서,

   상기 다운부는,

   상기 제1 저항과 상기 제2 저항의 연결 노드의 전압을 게이트에 인가받고 상기 파워업부의 출력을 소스에 인가받는 제1 피모스 트랜지스터로 구성된 파워 업 신호 생성 회로.
9. 제 8 항에 있어서,

   상기 다운부는,

   상기 제1 피모스 트랜지스터의 게이트 전압을 게이트에 인가받고 상기 제1 피모스 트랜지스터의 드레인에 소스를 연결하고 드레인을 접지단에 연결한 제2 피모스 트랜지스터를 추가한 것을 특징으로 하는 파워 업 신호 생성 회로.
10. 제 6 항에 있어서,

    상기 파워업부는,

    상기 제1 피모스 시리즈부와 상기 제2 엔모스 시리즈부를 연결하는 노드의 출력을 반전시키는 인버터를 추가로 구비하는 것을 특징으로 하는 파워 업 신호 생성 회로.

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