KR100861180B1 - Semiconductor memory device - Google Patents

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KR100861180B1
KR100861180B1 KR1020070065426A KR20070065426A KR100861180B1 KR 100861180 B1 KR100861180 B1 KR 100861180B1 KR 1020070065426 A KR1020070065426 A KR 1020070065426A KR 20070065426 A KR20070065426 A KR 20070065426A KR 100861180 B1 KR100861180 B1 KR 100861180B1
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temperature
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정종호
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주식회사 하이닉스반도체
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Abstract

A semiconductor memory device is provided to reduce the variation of termination resistance due to temperature variation. A temperature compensation voltage generation part(100) generates a temperature compensation voltage corresponding to temperature variation. An impedance matching part(200) supplies impedance corresponding to a pull-up control signal and a pull-down control signal, and compensates the variation of the impedance by using the temperature compensation voltage. The impedance matching part includes a pull-up part(210), a pull-down part(220) and a temperature compensation part(230). The pull-up part performs pull-up driving of an output stage in response to the pull-up control signal. The pull-down part performs pull-down driving of the output stage in response to the pull-down control signal. The temperature compensation part adjusts the impedance by changing a current according to the temperature compensation voltage.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체 메모리 장치에 관한 회로도.1 is a circuit diagram of a semiconductor memory device according to the prior art.

도 2는 종래기술에 따른 온도-터미네이션 저항값 그래프.Figure 2 is a temperature-termination resistance graph according to the prior art.

도 3은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도.3 is a circuit diagram illustrating a semiconductor memory device according to the present invention.

도 4는 도 3에 도시된 온도 보상 전압 발생부의 상세회로도.4 is a detailed circuit diagram of a temperature compensation voltage generator shown in FIG. 3.

도 5는 본 발명에 따른 온도-터미네이션 저항값 그래프.5 is a temperature-termination resistance value graph according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온 다이 터미네이션(On-Die Termination) 회로를 구비하는 반도체 메모리 장치에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an on-die termination circuit.

일반적으로 CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 소자들(devices)은 퍼스널 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체 되어진다. In general, various semiconductor devices implemented as integrated circuit chips such as CPUs, memories, and gate arrays are incorporated into various electrical products, such as personal computers, servers, or workstations.

대부분의 경우에, 상기 반도체 소자는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와, 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.In most cases, the semiconductor device has a receiving circuit for receiving various signals transmitted from the outside world through an input pad and an output circuit for providing an internal signal to the outside through an output pad.

한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어 들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. On the other hand, as the speed of operation of electrical products is increased, the swing width of signals interfaced between the semiconductor devices is gradually decreasing. The reason is to minimize the delay time for signal transmission.

그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. However, as the swing width of the signal decreases, the influence on external noise increases, and the reflection of the signal due to impedance mismatching at the interface stage becomes more severe. The impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, or the like.

임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 소자가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.When impedance mismatching occurs, high-speed data transfer is difficult and output data output from the data output terminal of the semiconductor device may be distorted. Therefore, when the semiconductor device on the receiving side receives the distorted output signal to the input terminal, problems such as setup / hold fail or misjudgement of the input level may frequently occur.

따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 소자는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩 내의 패드 근방에 채용하게 된다. Accordingly, the semiconductor device on the receiving side, which requires a high speed of operation, employs an impedance matching circuit called on-chip termination or on-die termination near a pad in the integrated circuit chip.

통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.Typically, in an on-die termination scheme, source termination is performed by an output circuit on the transmission side, and parallel termination is performed by a termination circuit connected in parallel to a receiver circuit connected to the input pad on the receiver side.

도 1은 종래기술에 따른 반도체 메모리 장치에 관한 회로도로서, 온 다이 터미네이션(ODT) 회로 내의 출력 드라이버부를 도시한 것이다. 1 is a circuit diagram of a semiconductor memory device according to the related art, and illustrates an output driver in an on die termination (ODT) circuit.

종래의 출력 드라이버부(10)는 풀업부(12) 및 풀다운부(14)를 구비한다. The conventional output driver unit 10 includes a pull up unit 12 and a pull down unit 14.

여기서, 풀업부(12)는 PMOS 트랜지스터 P1 및 풀업 저항 R1을 포함한다. PMOS 트랜지스터 P1는 전원전압 VDDQ 인가단과 풀업 저항 R1의 일측단 사이에 연결되어 게이트 단자로 풀업 제어신호 PU를 인가받는다. 그리고, 풀업 저항 R1의 일측단은 PMOS 트랜지스터 P1의 드레인 단자와 연결되어 있고, 타측단은 출력단 DQ과 연결되어 있다.Here, the pullup unit 12 includes a PMOS transistor P1 and a pullup resistor R1. The PMOS transistor P1 is connected between the power supply voltage VDDQ applying end and one end of the pullup resistor R1 to receive the pullup control signal PU through the gate terminal. One end of the pull-up resistor R1 is connected to the drain terminal of the PMOS transistor P1, and the other end thereof is connected to the output terminal DQ.

풀다운부(14)는 풀다운 저항 R2 및 NMOS 트랜지스터 N1를 포함한다. 풀다운 저항 R2의 일측단은 출력단 DQ과 연결되어 있고, 타측단은 NMOS 트랜지스터 N1의 드레인 단자와 연결되어 있다. 그리고, NMOS 트랜지스터 N1는 풀다운 저항 R2의 타측단과 접지전압 VSSQ 인가단 사이에 연결되어 게이트 단자로 풀다운 제어신호 PD를 인가받는다.Pull-down section 14 includes pull-down resistor R2 and NMOS transistor N1. One end of the pull-down resistor R2 is connected to the output terminal DQ, and the other end is connected to the drain terminal of the NMOS transistor N1. The NMOS transistor N1 is connected between the other end of the pull-down resistor R2 and the ground voltage VSSQ applying terminal to receive the pull-down control signal PD through the gate terminal.

상기와 같은 구성을 갖는 ODT 회로 내의 출력 드라이버부(10)는 풀업 제어신호 PU 및 풀다운 제어신호 PD에 따라 터미네이션 저항(Termination resistor)을 설정하게 된다.The output driver 10 in the ODT circuit having the above configuration sets the termination resistor according to the pull-up control signal PU and the pull-down control signal PD.

즉, 풀업 제어신호 PU가 로우 레벨이 되고, 풀다운 제어신호 PD가 하이 레벨이 되는 경우 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1가 모두 턴 온된다. That is, when the pull-up control signal PU goes low and the pull-down control signal PD goes high, both the PMOS transistor P1 and the NMOS transistor N1 are turned on.

그러면, 출력단 DQ 방향에서 바라본 풀업 저항 R1과 풀다운 저항 R2의 병렬 저항값이 터미네이션 저항값이 되어 터미네이션(Termination) 동작이 수행된다.Then, the parallel resistance value of the pull-up resistor R1 and the pull-down resistor R2 viewed from the output terminal DQ direction becomes the termination resistance value, and the termination operation is performed.

그런데, 종래기술에 따른 출력 드라이버는 출력단을 구동하기 위한 풀업 트랜지스터, 풀다운 트랜지스터 및 각 저항들이 온도 변화시 물리적 특성 변화가 다 르게 나타나게 된다. 이에 따라, 도 2에 도시된 바와 같이, 터미네이션 저항값 RTT이 변동되어 임피던스 매칭(impedance matching)에 어려운 문제점이 있다. However, in the output driver according to the related art, the pull-up transistor, the pull-down transistor, and the resistors for driving the output stage have different physical characteristics when the temperature changes. Accordingly, as shown in FIG. 2, the termination resistance value RTT is fluctuated, which causes a difficulty in impedance matching.

본 발명은 상기한 문제점을 해결하기 위하여 창출된 것으로, 온도 변화에 의한 터미네이션 저항값 변동을 감소시킬 수 있는데 그 목적이 있다. The present invention has been made to solve the above problems, and an object thereof is to reduce the variation in termination resistance due to temperature change.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 온도변화에 대응하는 온도 보상 전압을 발생하는 온도 보상 전압 발생부와, 풀업 제어신호 및 풀다운 제어신호에 대응되는 임피던스를 공급하되, 온도 보상 전압을 이용하여 임피던스의 변화를 보상하여 출력하는 임피던스 매칭부를 포함하는 것읕 특징으로 한다.The semiconductor memory device according to the present invention for achieving the above object, the temperature compensation voltage generating unit for generating a temperature compensation voltage corresponding to the temperature change, and supplies the impedance corresponding to the pull-up control signal and the pull-down control signal, the temperature Characterized in that it comprises an impedance matching unit for compensating for the output of the impedance change by using the compensation voltage.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.3 is a circuit diagram illustrating a semiconductor memory device according to the present invention.

본 발명의 반도체 메모리 장치는 온도 보상 전압 발생부(100) 및 임피던스 매칭부(200)를 포함한다.The semiconductor memory device of the present invention includes a temperature compensation voltage generator 100 and an impedance matching unit 200.

온도 보상 전압 발생부(100)는 밴드갭(band gap) 혹은 위들러 방식을 사용하여 온도 보상 전압 Vptat을 발생하며, 본 발명의 실시예에서는 밴드갭 방식을 사용하는 경우를 예를 들어 설명한다.The temperature compensation voltage generator 100 generates the temperature compensation voltage Vptat using a band gap or Widler method, and an embodiment of the present invention will be described using the band gap method as an example.

그리고, 임피던스 매칭부(200)는 풀업부(210), 풀다운부(220) 및 온도 보상 부(230)를 포함한다. 여기서, 임피던스 매칭부(200)는 전송측의 출력회로 및 수신측의 입력회로에 사용될 수 있으며, 본 발명의 실시예에서는 임피던스 매칭부(200)가 전송측의 출력회로에 포함된 경우를 예를 들어 설명한다.In addition, the impedance matching unit 200 includes a pull-up unit 210, a pull-down unit 220, and a temperature compensation unit 230. Here, the impedance matching unit 200 may be used in the output circuit on the transmission side and the input circuit on the receiving side. In the embodiment of the present invention, the impedance matching unit 200 is included in the output circuit on the transmission side. Listen and explain.

풀업부(210)는 PMOS 트랜지스터 P2 및 풀업 저항 R3을 포함한다. PMOS 트랜지스터 P2는 전원전압 VDDQ 인가단과 풀업 저항 R3의 일측단 사이에 연결되어 게이트 단자를 통해 풀업 제어신호 PU를 인가받는다. 풀업 저항 R3의 일측단은 PMOS 트랜지스터 P2의 드레인 단자에 연결되어 있고, 타측단은 출력단 DQ에 연결되어 있다.The pullup unit 210 includes a PMOS transistor P2 and a pullup resistor R3. The PMOS transistor P2 is connected between the supply voltage VDDQ application stage and one end of the pullup resistor R3 to receive the pullup control signal PU through the gate terminal. One end of the pull-up resistor R3 is connected to the drain terminal of the PMOS transistor P2, and the other end thereof is connected to the output terminal DQ.

풀다운부(220)는 풀다운 저항 R4 및 NMOS 트랜지스터 N2를 포함한다. 풀다운 저항 R4의 일측단은 출력단 DQ에 연결되어 있고, 타측단은 NMOS 트랜지스터 N2의 드레인 단자에 연결되어 있다. NMOS 트랜지스터 N2는 풀다운 저항 R4의 타측단과 온도 보상부(230) 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 PD를 인가받는다.Pull-down unit 220 includes pull-down resistor R4 and NMOS transistor N2. One end of the pull-down resistor R4 is connected to the output terminal DQ, and the other end is connected to the drain terminal of the NMOS transistor N2. The NMOS transistor N2 is connected between the other end of the pulldown resistor R4 and the temperature compensator 230 to receive the pulldown control signal PD through the gate terminal.

온도 보상부(230)는 NMOS 트랜지스터 N3를 포함한다. NMOS 트랜지스터 N3는 NMOS 트랜지스터 N2의 소스 단자와 접지전압 VSSQ 인가단 사이에 연결되어 게이트 단자로 온도 보상 전압 Vptat을 인가받는다.The temperature compensator 230 includes an NMOS transistor N3. The NMOS transistor N3 is connected between the source terminal of the NMOS transistor N2 and the ground voltage VSSQ applying terminal to receive the temperature compensation voltage Vptat to the gate terminal.

도 4는 도 3에 도시된 온도 보상 전압 발생부(100)의 상세회로도이다.FIG. 4 is a detailed circuit diagram of the temperature compensation voltage generator 100 shown in FIG. 3.

온도 보상 전압 발생부(100)는 연산증폭기(110), PMOS 트랜지스터 P3, P4, P5, 저항 R5, R6 및 바이폴라 트랜지스터 Q1, Q2를 포함한다.The temperature compensation voltage generator 100 includes an operational amplifier 110, PMOS transistors P3, P4, P5, resistors R5, R6, and bipolar transistors Q1 and Q2.

연산증폭기(110)는 비반전(+) 입력단자로 노드(A)의 전압 V1이 인가되고, 반 전(-) 입력단자로 노드(B)의 전압 V2이 인가된다.The operational amplifier 110 receives the voltage V1 of the node A as the non-inverting (+) input terminal and the voltage V2 of the node B as the inverting (-) input terminal.

PMOS 트랜지스터 P3는 전원전압 VDDQ 인가단과 노드(A) 사이에 연결되어 게이트 단자로 연산증폭기(110)의 출력전압을 인가받는다. PMOS 트랜지스터 P4는 전원전압 VDDQ 인가단과 노드(B) 사이에 연결되어 게이트 단자로 연산증폭기(110)의 출력전압을 인가받는다. PMOS 트랜지스터 P5는 전원전압 VDDQ 인가단과 출력단(C) 사이에 연결되어 연산증폭기(110)의 출력전압을 인가받는다.The PMOS transistor P3 is connected between the power supply voltage VDDQ applying terminal and the node A to receive the output voltage of the operational amplifier 110 through the gate terminal. The PMOS transistor P4 is connected between the power supply voltage VDDQ applying terminal and the node B to receive the output voltage of the operational amplifier 110 through the gate terminal. The PMOS transistor P5 is connected between the power supply voltage VDDQ applying terminal and the output terminal C to receive the output voltage of the operational amplifier 110.

저항 R5는 노드(A)와 바이폴라 트랜지스터 Q1의 컬렉터 단자 사이에 연결되어 있고, 저항 R6는 출력단(C)과 접지전압 VSSQ 인가단 사이에 연결되어 있다. The resistor R5 is connected between the node A and the collector terminal of the bipolar transistor Q1, and the resistor R6 is connected between the output terminal C and the ground voltage VSSQ applying terminal.

바이폴라 트랜지스터 Q1는 베이스 단자와 에미터 단자가 접지전압 VSSQ 인가단에 연결되어 있고, 컬렉터 단자가 저항 R5의 일측단에 연결되어 있다. 바이폴라 트랜지스터 Q2는 베이스 단자와 에미터 단자가 접지전압 VSSQ 인가단에 연결되어 있고, 컬렉터 단자가 노드(B)에 연결되어 있다. In the bipolar transistor Q1, the base terminal and the emitter terminal are connected to the ground voltage VSSQ application terminal, and the collector terminal is connected to one end of the resistor R5. In the bipolar transistor Q2, the base terminal and the emitter terminal are connected to the ground voltage VSSQ applying terminal, and the collector terminal is connected to the node B.

상기와 같은 구성을 갖는 밴드갭 구조는 연산증폭기(110)의 출력전압에 따라 PMOS 트랜지스터 P3, P4, P5의 턴 온 정도가 변화하게 되어 이들을 통해 출력되는 전류량이 조정된다. 이 동작은 연산증폭기(110)의 두 입력단자에 같은 레벨의 전압 레벨이 인가될때까지 계속되며, 연산증폭기(110)의 두 입력단자에 같은 레벨의 전압이 인가되면 온도 보상 전압 Vptat이 생성되게 된다. In the bandgap structure having the above configuration, the turn-on degree of the PMOS transistors P3, P4, and P5 is changed according to the output voltage of the operational amplifier 110, thereby adjusting the amount of current output through them. This operation continues until a voltage level of the same level is applied to two input terminals of the operational amplifier 110. When the same level of voltage is applied to the two input terminals of the operational amplifier 110, a temperature compensation voltage Vptat is generated. .

이하, 온도 보상 전압 Vptat이 가지는 전압 레벨을 수식으로 살펴본다. 통상 바이폴라 트랜지스터 Q1, Q2에 흐르는 전류량은 아래의 <수학식 1>과 같다.Hereinafter, the voltage level of the temperature compensation voltage Vptat will be described. Usually, the amount of current flowing through the bipolar transistors Q1 and Q2 is as shown in Equation 1 below.

<수학식 1><Equation 1>

Figure 112007047863920-pat00001
Figure 112007047863920-pat00001

여기서, Is는 포화전류이고, q는 전하량이며, k는 볼쯔만 상수이다.Where Is is the saturation current, q is the charge, and k is the Boltzmann constant.

그리고, <수학식 1>을 에미터-베이스 전압 Veb에 관한 식으로 나타내면 <수학식 2>와 같다.Equation 1 is expressed by Equation 2 based on the emitter-base voltage Veb.

<수학식 2><Equation 2>

Figure 112007047863920-pat00002
Figure 112007047863920-pat00002

그리고, PMOS 트랜지스터 P3, P4, P5가 각각 동일하다고 하면, 전류 I2 및 전류 Iptat는 다음의 <수학식 3>과 같다.If the PMOS transistors P3, P4, and P5 are the same, the current I2 and the current Iptat are as shown in Equation 3 below.

<수학식 3><Equation 3>

Figure 112007047863920-pat00003
Figure 112007047863920-pat00003

여기서, α, M은 상수이다.Where α and M are constants.

계속해서, 연산증폭기(110)의 두 입력단자에 인가되는 전압 V1, V2이 동일하다면 바이폴라 트랜지스터 Q1에 흐르는 전류 I1와 저항 R6에 흐르는 전류 Iptat를 구하는 식은 <수학식 4>와 같다.Subsequently, if the voltages V1 and V2 applied to the two input terminals of the operational amplifier 110 are the same, the equation for obtaining the current I1 flowing through the bipolar transistor Q1 and the current Iptat flowing through the resistor R6 is expressed by Equation (4).

<수학식 4><Equation 4>

Figure 112007047863920-pat00004
Figure 112007047863920-pat00004

Figure 112007047863920-pat00005
Figure 112007047863920-pat00005

Figure 112007047863920-pat00006
Figure 112007047863920-pat00006

그 다음, 온도 보상 전압 Vptat은 <수학식 5>와 같다.Then, the temperature compensation voltage Vptat is expressed by Equation 5 below.

<수학식 5><Equation 5>

Figure 112007047863920-pat00007
Figure 112007047863920-pat00007

여기서, VT = kT/q 이므로, 온도 보상 전압 Vptat은 절대온도(T)에 비례하는 레벨을 갖게 된다. Since V T = kT / q, the temperature compensation voltage Vptat has a level proportional to the absolute temperature T.

이러한 구성을 갖는 본 발명의 임피던스 매칭부(200)는 풀업 제어신호 PU 및 풀다운 제어신호 PD에 따라 터미네이션 저항(Termination resistor)을 설정하게 된다.The impedance matching unit 200 having the above configuration sets a termination resistor according to the pull-up control signal PU and the pull-down control signal PD.

즉, 풀업 제어신호 PU가 로우 레벨이 되고, 풀다운 제어신호 PD가 하이 레벨이 되는 경우 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2가 모두 턴 온된다. That is, when the pull-up control signal PU goes low and the pull-down control signal PD goes high, both the PMOS transistor P2 and the NMOS transistor N2 are turned on.

그러면, 출력단 DQ 방향에서 바라본 풀업 저항 R3과 풀다운 저항 R4의 병렬 저항값이 터미네이션 저항값이 된다.Then, the parallel resistance of the pull-up resistor R3 and the pull-down resistor R4 viewed from the output terminal DQ direction becomes the termination resistor value.

이때, 온도가 높아지는 경우 온도 보상 전압 Vptat의 레벨이 높아져 NMOS 트랜지스터 N3가 강하게 턴 온된다. 이에 따라, NMOS 트랜지스터 N3에 흐르는 전류량 IN3 이 커지고, 그 만큼 터미네이션 저항값의 상승을 보상하여 터미네이션 저항값이 일정하게 유지될 수 있다.At this time, when the temperature increases, the level of the temperature compensation voltage Vptat is increased to strongly turn on the NMOS transistor N3. Accordingly, the amount of current I N3 flowing through the NMOS transistor N3 is increased, and the termination resistance value can be kept constant by compensating for the increase in the termination resistance value.

마찬가지로, 온도가 낮아지는 경우 온도 보상 전압 Vptat의 레벨이 낮아져 NMOS 트랜지스터 N3가 약하게 턴 온된다. 이에 따라, NMOS 트랜지스터 N3에 흐르는 전류량 IN3 이 작아지고, 그 만큼 터미네이션 저항값의 하강을 보상하여 터미네이션 저항값이 일정하게 유지될 수 있다.Similarly, when the temperature is lowered, the level of the temperature compensation voltage Vptat is lowered, so that the NMOS transistor N3 is weakly turned on. Accordingly, the amount of current I N3 flowing through the NMOS transistor N3 is reduced, and the termination resistance value can be kept constant by compensating for the falling of the termination resistance value.

즉, 온도에 비례하는 온도 보상 전압 Vptat을 이용하여 온도 변화에 의한 터미네이션 저항값의 변동을 보상함으로써 도 5에 도시된 바와 같이, 터미네이션 저항값 RTT이 온도 변화에도 급격한 변화가 없어 임피던스 매칭이 이루어질 수 있다.That is, by compensating for the variation of the termination resistance value due to the temperature change by using the temperature compensation voltage Vptat proportional to the temperature, as shown in FIG. have.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 온도에 비례하는 전압을 이용하여 터미네이션 저항값의 변동을 보상해줌으로써 온도가 변화되는 경우에도 임피던스 매칭이 이루어질 수 있는 효과를 제공한다.As described above, the semiconductor memory device according to the present invention provides an effect that impedance matching can be performed even when the temperature is changed by compensating for the variation of the termination resistance value by using a voltage proportional to the temperature.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (9)

온도변화에 대응하는 온도 보상 전압을 발생하는 온도 보상 전압 발생부; 및A temperature compensation voltage generator configured to generate a temperature compensation voltage corresponding to the temperature change; And 풀업 제어신호 및 풀다운 제어신호에 대응되는 임피던스를 공급하되, 상기 온도 보상 전압을 이용하여 상기 임피던스의 변화를 보상하여 출력하는 임피던스 매칭부를 포함하며,An impedance matching unit for supplying an impedance corresponding to a pull-up control signal and a pull-down control signal, and compensating for the change in the impedance by using the temperature compensation voltage; 상기 임피던스 매칭부는The impedance matching unit 상기 풀업 제어신호에 응답하여 출력단을 풀업 구동하는 풀업부; A pull-up unit configured to drive an output stage in response to the pull-up control signal; 상기 풀다운 제어신호에 응답하여 상기 출력단을 풀다운 구동하는 풀다운부; 및A pull-down unit configured to pull down the output terminal in response to the pull-down control signal; And 상기 온도 보상전압에 따라 전류량이 변화하여 상기 임피던스를 조절하는 온도 보상부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a temperature compensator for controlling the impedance by changing an amount of current according to the temperature compensation voltage. 온도변화에 대응하는 온도 보상 전압을 발생하는 온도 보상 전압 발생부; 및A temperature compensation voltage generator configured to generate a temperature compensation voltage corresponding to the temperature change; And 풀업 제어신호 및 풀다운 제어신호에 대응되는 임피던스를 공급하되, 상기 온도 보상 전압을 이용하여 상기 임피던스의 변화를 보상하여 출력하는 임피던스 매칭부를 포함하며,An impedance matching unit for supplying an impedance corresponding to a pull-up control signal and a pull-down control signal, and compensating for the change in the impedance by using the temperature compensation voltage; 상기 온도 보상 전압 발생부는 밴드갭 기준전압 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And the temperature compensation voltage generator comprises a bandgap reference voltage generator. 제 2 항에 있어서, 상기 임피던스 매칭부는The method of claim 2, wherein the impedance matching unit 상기 풀업 제어신호에 응답하여 출력단을 풀업 구동하는 풀업부; A pull-up unit configured to drive an output stage in response to the pull-up control signal; 상기 풀다운 제어신호에 응답하여 상기 출력단을 풀다운 구동하는 풀다운부; 및A pull-down unit configured to pull down the output terminal in response to the pull-down control signal; And 상기 온도 보상전압에 따라 전류량이 변화하여 상기 임피던스를 조절하는 온도 보상부A temperature compensator for controlling the impedance by changing the amount of current in accordance with the temperature compensation voltage 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a. 제 1 항 또는 제 3 항에 있어서, 상기 풀업부는According to claim 1 or 3, wherein the pull-up portion 상기 출력단에 연결된 풀업 저항; 및A pull-up resistor connected to the output terminal; And 전원전압 인가단과 상기 풀업 저항 사이에 연결되어 게이트 단자로 상기 풀업 제어신호를 인가받는 PMOS 트랜지스터A PMOS transistor connected between a power supply voltage supply terminal and the pull-up resistor to receive the pull-up control signal through a gate terminal 을 포함하는 것을 특징으로 하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제 1항 또는 제 3 항에 있어서, 상기 풀다운부는The method of claim 1, wherein the pull-down portion 상기 출력단에 연결된 풀다운 저항; 및A pull-down resistor connected to the output terminal; And 상기 풀다운 저항과 상기 온도 보상부 사이에 연결되어 게이트 단자로 상기 풀다운 제어신호를 인가받는 NMOS 트랜지스터An NMOS transistor connected between the pull-down resistor and the temperature compensator to receive the pull-down control signal through a gate terminal 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a. 제 1 항 또는 제 3 항에 있어서, 상기 온도 보상부는 상기 풀다운부와 접지전압 인가단 사이에 연결되어 게이트 단자로 상기 온도 보상 전압을 인가받는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the temperature compensator comprises an NMOS transistor connected between the pull-down part and a ground voltage applying terminal to receive the temperature compensation voltage through a gate terminal. 제 1 항 또는 제 2 항에 있어서, 상기 온도 보상 전압은 상기 온도 변화에 비례하는 전압인 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the temperature compensation voltage is a voltage proportional to the temperature change. 제 1 항 또는 제 2 항에 있어서, 상기 임피던스 매칭부는 출력 드라이버에 포함되는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the impedance matching unit is included in an output driver. 제 1 항 또는 제 2 항에 있어서, 상기 임피던스 매칭부는 입력 드라이버에 포함되는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the impedance matching unit is included in an input driver.
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