KR100838366B1 - Calibration circuit of on die termination device that can compensate offset - Google Patents

Calibration circuit of on die termination device that can compensate offset Download PDF

Info

Publication number
KR100838366B1
KR100838366B1 KR1020070032189A KR20070032189A KR100838366B1 KR 100838366 B1 KR100838366 B1 KR 100838366B1 KR 1020070032189 A KR1020070032189 A KR 1020070032189A KR 20070032189 A KR20070032189 A KR 20070032189A KR 100838366 B1 KR100838366 B1 KR 100838366B1
Authority
KR
South Korea
Prior art keywords
calibration
pull
resistor
resistance
resistors
Prior art date
Application number
KR1020070032189A
Other languages
Korean (ko)
Inventor
이근일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070032189A priority Critical patent/KR100838366B1/en
Priority to US11/892,582 priority patent/US7692446B2/en
Application granted granted Critical
Publication of KR100838366B1 publication Critical patent/KR100838366B1/en
Priority to US13/371,741 priority patent/USRE44617E1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

A calibration circuit of an on die termination device capable of compensating offset is provided to compensate an offset value of the on die termination device easily by using a circuit with smaller area. A code generation part(302,303) generates a calibration code in response to a voltage of a first node and a reference voltage. A number of calibration resistors(310) are turned on/off by receiving the calibration code, and are connected to the first node in parallel. A reference resistor(320) is connected to the calibration resistors in parallel, and is turned on/off by a control signal, and has variable resistance. The control signal turns on the reference resistor during calibration operation, and turns off the calibration resistor when the calibration operation ends.

Description

오프셋 보상이 가능한 온 다이 터미네이션 장치의 캘리브래이션 회로.{Calibration Circuit of On Die Termination Device that can compensate offset}Calibration circuit of On Die Termination Device that can compensate offset}

도 1은 종래의 온 다이 터미네이션 장치의 캘리브래이션(calibration) 회로의 구성도.1 is a configuration diagram of a calibration circuit of a conventional on die termination device.

도 2는 기준전압(VREF)을 발생하는 종래의 기준전압 발생기.2 is a conventional reference voltage generator for generating a reference voltage VREF.

도 3은 본 발명의 제1실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로 구성도.3 is a configuration diagram of a calibration circuit of an on die termination device according to a first embodiment of the present invention.

도 4는 도 3의 기준저항(320)의 상세 구성도.4 is a detailed configuration diagram of the reference resistor 320 of FIG. 3.

도 5는 본 발명의 제2실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로 구성도.5 is a configuration diagram of a calibration circuit of an on-die termination apparatus according to a second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

310: 다수의 캘리브래이션 저항 320: 기준저항310: a plurality of calibration resistors 320: reference resistance

510: 다수의 제1풀업 캘리브래이션 저항 520: 제1풀업 기준저항510: a plurality of first pull-up calibration resistors 520: first pull-up reference resistance

530: 다수의 제2풀업 캘리브래이션 저항 540: 제2풀업 기준저항530: multiple second pull-up calibration resistors 540: second pull-up reference resistors

550: 다수의 풀다운 캘리브래이션 저항 550: 풀다운 기준저항550: multiple pulldown calibration resistors 550: pulldown reference resistors

본 발명은 메모리장치와 같은 각종 반도체 집적회로에 사용되는 온 다이 터미네이션(ODT, On Die Termination) 장치에 관한 것이다.The present invention relates to an On Die Termination (ODT) device used in various semiconductor integrated circuits such as a memory device.

CPU, 메모리 및 게이트 어레이 등과 같이 직접회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.Various semiconductor devices implemented as integrated circuit chips such as CPUs, memories and gate arrays are incorporated into various electrical products such as personal computers, servers or workstations. In most cases, the semiconductor device has a receiving circuit for receiving various signals transmitted from the outside world through an input pad and an output circuit for providing an internal signal to the outside through an output pad.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이 터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.Meanwhile, as the operating speed of an electrical product is increased, the swing width of a signal interfaced between the semiconductor devices is gradually reduced. The reason is to minimize the delay time for signal transmission. However, as the swing width of the signal decreases, the influence on external noise increases, and the reflection of the signal due to impedance mismatching (also referred to as mismatch) at the interface stage becomes more severe. The impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, or the like. When impedance mismatching occurs, high-speed data transfer is difficult and output data output from the data output terminal of the semiconductor device may be distorted. Therefore, when the semiconductor device on the receiving side receives the distorted output signal to the input terminal, problems such as setup / hold fail or input level determination error may occur frequently.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭(impedance matching) 회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.In particular, memory devices that require faster operating speeds employ an impedance matching circuit, called on die termination, in the vicinity of a pad in an integrated circuit chip to solve the above problems. In general, in an on die termination scheme, source termination is performed by an output circuit on the transmission side, and parallel termination is performed by a termination circuit connected in parallel to a receiving circuit connected to the input pad on the receiving side.

도 1은 종래의 온 다이 터미네이션 장치의 캘리브래이션(calibration) 회로의 구성도이다.1 is a configuration diagram of a calibration circuit of a conventional on die termination device.

종래의 온 다이 터미네이션 장치의 캘리브래이션(calibration) 회로는, 비교기(102), 카운터(103), 캘리브래이션 코드(PCODE<0:N>)에 따라 온/오프 되는 병렬저항인 다수의 캘리브래이션 저항(110)을 포함한다.The calibration circuit of the conventional on-die termination device includes a plurality of calibrations that are parallel resistors turned on and off in accordance with the comparator 102, the counter 103, and the calibration code PCODE <0: N>. The braze resistor 110 is included.

그 동작을 보면, 비교기(comparator)는 ZQ노드의 전압과 기준전압(VREF: 일반적으로 1/2VDDQ)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다. ZQ노드에는 외부저항(101, 일반적으로 240Ω이며 정확하게는 ZQ노드 칩 외부인 ZQ패드에 연결), 다수의 캘리브래이션 저항(110)이 연결되어 있다. 따라서 ZQ노드의 전압은 외부저항(101) : 다수의 캘리브래이션 저항(110)의 전압분배에 의해서 형성된다.In operation, a comparator generates an UP / DOWN signal by comparing a voltage of a ZQ node with a reference voltage VREF (generally 1 / 2VDDQ). The ZQ node is connected to an external resistor 101 (typically 240 Ω and precisely connected to a ZQ pad outside the ZQ node chip) and a plurality of calibration resistors 110. Therefore, the voltage of the ZQ node is formed by the voltage distribution of the external resistor 101: a plurality of calibration resistors 110.

카운터(105)는 상기 업/다운(UP/DOWN) 신호를 받아서 캘리브래이션 코드(PCODE<0:N>)를 생성하는데, 생성된 캘리브래이션 코드(PCODE<0:N>)는 이를 입력받는 다수의 캘리브래이션 저항(110)을 온/오프하여 저항값을 조정한다. 조정된 다수의 캘리브래이션 저항(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다.(ZQ노드의 전압과 기준전압이 같아질 때까지 반복) 즉, 다수의 캘리브래이션 저항들(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 캘리브래이션(calibration) 된다.The counter 105 receives the UP / DOWN signal and generates a calibration code PCODE <0: N>, which is generated by the generated calibration code PCODE <0: N>. The resistance value is adjusted by turning on / off the plurality of calibration resistors 110. The resistance values of the adjusted plurality of calibration resistors 110 affect the voltage of the ZQ node again and the operation as described above is repeated. (Repeat until the voltage of the ZQ node is equal to the reference voltage.) The total resistance of the plurality of calibration resistors 110 is calibrated to equal the resistance of the external resistor 101 (typically 240 Ω).

이러한 캘리브래이션 과정에서 생성된 캘리브래이션 코드(PCODE<0:N>)는 동일하게 구성된 입력 버퍼(input buffer)의 온 다이 터미네이션 저항에 입력되어 임피던스 매칭을 위해 사용된다.The calibration codes PCODE <0: N> generated during the calibration process are input to the on-die termination resistors of the identically configured input buffers and used for impedance matching.

그러나 캘리브래이션시 외부저항(101)으로 사용되는 저항이 240Ω이고, 입력버퍼에서 실제로 사용되는 온 다이 터미네이션 저항의 타겟이 60Ω인 경우와 같은 때,(이런 경우에는 입력버퍼 측에 캘리브래이션 저항과 동일한 온 다이 터미네이션 저항 4개가 병렬로 연결된다.) 캘리브래이션 회로 내의 저항들과 입력버퍼 내의 저항들(온 다이 터미네이션 저항) 사이에 오프셋이 존재하게 되고 따라서 타겟과는 다른 저항값을 갖게 된다.(60Ω의 값을 갖지 못한다.) 따라서 입력버퍼의 온 다이 터미네이션 저항이 본래 목표한 타겟 저항값을 갖도록 하기 위하여 캘리브래이션 코드(PCODE<0:N>)에 변경을 가하게 된다.However, when the resistance used as the external resistor 101 during calibration is 240 Ω, and the target of the on-die termination resistor actually used in the input buffer is 60 Ω (in this case, the calibration resistance on the input buffer side). Four on-die termination resistors connected in parallel are connected in parallel.) There is an offset between the resistors in the calibration circuit and the resistors in the input buffer (on-die termination resistors) and therefore different resistance values from the target. Therefore, the calibration code (PCODE <0: N>) is changed to make sure that the on-die termination resistor of the input buffer has the original target resistance value.

도 2는 기준전압(VREF)을 발생하는 종래의 기준전압 발생기이다.2 is a conventional reference voltage generator for generating a reference voltage VREF.

본래 기준전압(VREF)은 1/2VDDQ가 되어야 하지만, 도면에 도시된 바와 같이 스위치 옵션을 두어 기준전압(VREF)을 1/2VDDQ에서 변경이 가능하게 해주고 있다.Originally, the reference voltage VREF should be 1 / 2VDDQ, but as shown in the figure, a switch option is provided to change the reference voltage VREF at 1 / 2VDDQ.

상술한 바와 같이, 캘리브래이션 코드(PCODE<0:N>)는 기준전압(VREF)과 ZQ노드의 전압을 비교해가며 생성되는 것이고, 기준전압(VREF)을 변경해주면 캘리브래이션 코드(PCODE<0:N>)를 다르게 생성할 수 있기 때문이다.As described above, the calibration code PCODE <0: N> is generated by comparing the voltage of the reference voltage VREF and the ZQ node. When the reference voltage VREF is changed, the calibration code PCODE < 0: N>) can be generated differently.

그러나 상기 방법을 사용할 때, 기준전압 발생기의 저항물질로 액티브(active) 저항을 사용하게 되는데, 그로 인해 회로면적이 증가되며, 오프셋 값(타겟 저항과의 차이)을 정교하게 조절할 수 없다는 문제점이 있다.However, when the above method is used, an active resistor is used as a resistance material of the reference voltage generator, which increases the circuit area and does not allow precise adjustment of the offset value (difference from the target resistance). .

참고로, 반도체 메모리장치의 경우 입력버퍼(input buffer) 측의 온 다이 터미네이션 저항은 풀업저항만을 구비하고 있으며, 출력 드라이버(output driver) 측의 온 다이 터미네이션 저항은 풀업저항과 풀다운 저항 모두를 구비하고 있다.For reference, in the case of a semiconductor memory device, the on-die termination resistor on the input buffer side includes only a pull-up resistor, and the on-die termination resistor on the output driver side includes both a pull-up resistor and a pull-down resistor. have.

상술한 종래기술에는 풀업저항으로 캘리브래이션을 하고, 그 결과 생성된 코드를 입력버퍼의 온 다이 터미네이션 저항에 입력하는 과정에 대해서 설명하였다. 풀업 및 풀다운저항으로 캘리브래이션을 하고 그 결과를 출력 드라이버의 풀업 및 풀다운저항에 입력하는 방법도 그 기본적인 원리는 상술한 종래기술과 동일하다.In the above-described prior art, a process of calibrating with a pull-up resistor and inputting the resulting code into the on-die termination resistor of the input buffer has been described. The method of calibrating with pull-up and pull-down resistors and inputting the result to the pull-up and pull-down resistors of the output driver also has the same basic principle as in the prior art.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 온 다이 터미네이션 장치의 오프셋 값(타겟 저항과 실제 저항과의 차이)을 더 적은 면적의 회로를 사용하여 쉽게 보정하기 위한 것이다.The present invention has been proposed to solve the above problems of the prior art, and is to easily correct the offset value (difference between the target resistance and the actual resistance) of the on-die termination device using a circuit with a smaller area.

상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 제1노드의 전압과 기준전압에 응답하여 캘리브래이션 코드를 생성하는 코드생성부; 상기 캘리브래이션 코드를 입력받아 온/오프 되며, 상기 제1노드에 병렬로 연결된 다수의 캘리브래이션 저항; 및 상기 다수의 캘리브래이션 저항에 병렬로 연결되어, 콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 기준저항을 포함한다.The calibration circuit of the on-die termination apparatus according to the first embodiment of the present invention for achieving the above object, the code generation unit for generating a calibration code in response to the voltage and the reference voltage of the first node; A plurality of calibration resistors which are turned on / off by receiving the calibration code and are connected in parallel to the first node; And a reference resistor connected in parallel to the plurality of calibration resistors, turned on / off by a control signal, and capable of adjusting a resistance value.

즉, 종래와 같이 기준전압을 변경해서 오프셋 값을 보정하는 것이 아니라 기준저항의 저항값을 변경하여 오프셋 값을 보정한다.(캘리브래이션 코드를 변경한다.)That is, the offset value is corrected by changing the resistance value of the reference resistor instead of changing the reference voltage by changing the reference voltage as in the related art. (Calibration code is changed.)

본 발명의 제2실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 제1노드의 전압과 기준전압에 응답하여 풀업 캘리브래이션 코드를, 제2노드의 전압과 기준전압에 응답하여 풀다운 캘리브래이션 코드를 생성하는 코드생성부; 상기 풀업 캘리브래이션 코드를 입력받아 온/오프되며, 상기 제1노드에 병렬로 연결된 다수의 제1풀업 캘리브래이션 저항; 상기 다수의 제1풀업 캘리브래이션 저항에 병렬로 연결되어, 제1콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 제1풀업 기준저항; 상기 풀업 캘리브래이션 코드를 입력받아 온/오프되며, 상기 제2노드에 병렬로 연결된 다수의 제2풀업 캘리브래이션 저항; 상기 다수의 제2풀업 캘리브래이션 저항에 병렬로 연결되어, 상기 제1콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 제2풀업 기준저항; 상기 풀다운 캘리브래이션 코드를 입력받 아 온/오프되며, 상기 제2노드에 병렬로 연결된 다수의 풀다운 캘리브래이션 저항; 및 상기 다수의 풀다운 캘리브래이션 저항에 병렬로 연결되어, 제2콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 풀다운 기준저항을 포함한다.The calibration circuit of the on-die termination device according to the second embodiment of the present invention pulls down a pull-up calibration code in response to a voltage and a reference voltage of a first node and pulls down a response to a voltage and a reference voltage of a second node. A code generator for generating a calibration code; A plurality of first pull-up calibration resistors which are turned on / off by receiving the pull-up calibration code and are connected in parallel to the first node; A first pull-up reference resistor connected in parallel to the plurality of first pull-up calibration resistors and turned on / off by a first control signal and capable of adjusting a resistance value; A plurality of second pull-up calibration resistors which are turned on / off by receiving the pull-up calibration code and are connected in parallel to the second node; A second pull-up reference resistor connected in parallel to the plurality of second pull-up calibration resistors and turned on / off by the first control signal and capable of adjusting a resistance value; A plurality of pull-down calibration resistors which are turned on / off by receiving the pull-down calibration code and are connected to the second node in parallel; And a pull-down reference resistor connected in parallel to the plurality of pull-down calibration resistors, turned on / off by a second control signal, and capable of adjusting a resistance value.

즉, 기준저항의 저항값을 변경하여 오프셋 값을 보정한다는 기본원리는 상기 제1실시예와 동일하지만, 제1실시예와는 다르게 풀다운 저항을 이용한 캘리브래이션도 실시하므로 입력버퍼 뿐만 아니라 출력 드라이버 측에도 적용될 수 있다.That is, the basic principle of correcting the offset value by changing the resistance value of the reference resistor is the same as in the first embodiment, but unlike the first embodiment, calibration is performed using a pull-down resistor, so not only the input buffer but also the output driver It can also be applied to the side.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3은 본 발명의 제1실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로 구성도이다.3 is a configuration diagram of a calibration circuit of the on-die termination apparatus according to the first embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 코드생성부(302, 303), 다수의 캘리브래이션 저항(310), 기준저항(320)을 포함하여 구성된다.As shown in the figure, the calibration circuit of the on-die termination device according to an embodiment of the present invention, the code generator 302, 303, a plurality of calibration resistors 310, the reference resistor 320 It is configured to include.

코드생성부는(302, 303), 제1노드(ZQ)와 기준전압(VREF: 일반적으로 1/2VDDQ)에 응답하여 캘리브래이션 코드(PCODE<0:N>)를 생성한다. 코드생성부(302, 303)는 기준전압(VREF)과 제1노드(ZQ)의 전압을 비교하는 비교기(302), 비교기(302)의 비교결과에 따라 캘리브래이션 코드(PCODE<0:N>)를 카운팅(counting)하는 카운터(303)를 포함하여 구성될 수 있다.The code generator 302 generates a calibration code PCODE <0: N> in response to the first node ZQ and the reference voltage VREF (generally 1 / 2VDDQ). The code generation units 302 and 303 may use a calibration code PCODE <0: N according to a comparison result of the comparator 302 and the comparator 302 comparing the voltage of the reference voltage VREF and the first node ZQ. And a counter 303 counting >).

다수의 캘리브래이션 저항(310)은 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되며, 제1노드(ZQ)에 병렬로 연결된다.The calibration resistors 310 are turned on / off by receiving the calibration codes PCODE <0: N> and are connected in parallel to the first node ZQ.

기준저항(320)은 다수의 캘리브래이션 저항(310)에 병렬로 연결되며, 콘트롤 신호(CONTROL)에 의해 온/오프되며, 저항값의 조절이 가능한 것을 특징으로 한다. 콘트롤 신호(CONTROL)는 캘리브래이션 동작시에는 기준저항(320)을 온 시키고, 캘리브래이션 동작이 끝나면 기준저항(320)을 오프 시킨다.The reference resistor 320 is connected in parallel to the plurality of calibration resistors 310, is turned on / off by a control signal (CONTROL), characterized in that the resistance value can be adjusted. The control signal CONTROL turns on the reference resistor 320 during the calibration operation, and turns off the reference resistor 320 when the calibration operation ends.

기준저항(320)을 사용하는 이유는 캘리브래이션 회로 내의 저항(310+320)의 초기값을 일정하게 잡아주며, 캘리브래이션 동작의 해상도를 높여주기 위함이다. 기준저항(320)은 캘리브래이션 저항(310)에 병렬로 연결되기 때문에 캘리브래이션 동작 시 항상 턴온되는 기준저항(320)이 있게 되면, 캘리브래이션 코드(PCODE<0:N>)가 하나씩 변할때 마다 변하는 저항값(310+320)의 폭이 작아진다. 따라서 이는 캘리브래이션 동작의 해상도를 높인다.The reason for using the reference resistor 320 is to keep the initial value of the resistor 310 + 320 in the calibration circuit constant and to increase the resolution of the calibration operation. Since the reference resistor 320 is connected in parallel to the calibration resistor 310, when the reference resistor 320 is always turned on during the calibration operation, the calibration codes PCODE <0: N> are one by one. Each time it changes, the width of the resistance value 310 + 320 decreases. Therefore, this increases the resolution of the calibration operation.

본 발명의 제1실시예에 따른 캘리브래이션 회로는, 종래의 캘리브래이션 회로와 마찬가지로 제1노드(ZQ)의 전압과 기준전압을 비교하여 캘리브래이션 동작을 한다. 즉, 다수의 캘리브래이션 저항(310)+기준저항(320)이 외부저항(301)의 저항과 동일하도록 캘리브래이션 된다.The calibration circuit according to the first embodiment of the present invention performs a calibration operation by comparing the voltage of the first node ZQ with a reference voltage, similarly to the conventional calibration circuit. That is, the plurality of calibration resistors 310 and the reference resistor 320 are calibrated to be the same as the resistance of the external resistor 301.

그러나 본 발명에서의 기준저항(320)은 그 저항값의 변경이 가능하다. 기준저항(320)+다수의 캘리브래이션 저항(310)=외부저항(301)이 되도록 캘리브래이션 되기 때문에, 기준저항(320)의 저항값이 달라지면 다수의 캘리브래이션 저항(310)의 저항값도 달라진다. 그리고 다수의 캘리브래이션 저항(310)의 저항값이 달라진 다는 의미는 캘리브래이션 코드(PCODE<0:N>)에 변경이 가해진다는 의미이다. 즉, 본 발명에서는 간단히 기준저항(320)의 저항값을 늘리거나 줄여서 캘리브래이션 코드(PCODE<0:N>)를 변경할 수 있게 해 준다.However, in the present invention, the reference resistance 320 can change the resistance value. Since the reference resistance 320 and the plurality of calibration resistances 310 are calibrated to be the external resistances 301, the resistances of the plurality of calibration resistors 310 are different when the resistance value of the reference resistance 320 is changed. The value also varies. In addition, a change in resistance values of the plurality of calibration resistors 310 means that a change is made to the calibration codes PCODE <0: N>. That is, in the present invention, the calibration code PCODE <0: N> can be changed by simply increasing or decreasing the resistance value of the reference resistor 320.

도 4는 도 3의 기준저항(320)의 상세 구성도이다.4 is a detailed configuration diagram of the reference resistor 320 of FIG. 3.

도면에 도시된 바와 같이, 기준저항(320)은 기준저항(320)의 기본이 되는 기본저항(R0), 기준저항(320)의 저항값을 줄이기 위한 병렬저항(R2), 기준저항(320)의 저항값을 늘리기 위한 직렬저항(R1)을 포함하여 구성될 수 있다.As shown in the drawing, the reference resistor 320 includes a basic resistor R0 that is the basis of the reference resistor 320, a parallel resistor R2 for reducing the resistance value of the reference resistor 320, and a reference resistor 320. It may be configured to include a series resistor (R1) to increase the resistance value of.

병렬저항(R2) 쪽에는 병렬저항(R2)의 한쪽을 개방(open) 혹은 단락(short)시키기 위한 스위칭 수단(S2)이 포함되어 있고, 직렬저항(R1)에는 직렬저항(R1)의 양단을 개방 혹은 단락시키기 위한 스위칭 수단(S2)이 포함되어 있다.The parallel resistor R2 includes switching means S2 for opening or shorting one of the parallel resistors R2, and the series resistor R1 has both ends of the series resistor R1. A switching means S2 for opening or shorting is included.

스위칭 수단 S2를 닫아 병렬저항(R2)을 기본저항(R0)에 연결하면 기준저항(320)의 전체 저항값을 줄이는 것이 가능하고, 스위칭 수단 S1을 닫아 직렬저항(R1)을 기본저항(R0)에 연결하면 기준저항(320)의 전체 저항값을 줄이는 것이 가능하다.By closing the switching means S2 and connecting the parallel resistor R2 to the basic resistor R0, it is possible to reduce the total resistance value of the reference resistor 320, and by closing the switching means S1, the series resistor R1 is connected to the basic resistor R0. It is possible to reduce the overall resistance value of the reference resistor 320 when connected to.

도면에는 기본저항(R0) 외에 병렬저항(R2)과 직렬저항(R1)을 모두 포함한 실시예를 도시하고 있지만, 경우에 따라 병렬저항만(R2)을 또는 직렬저항만(R1)을 포함하여 실시할 수도 있다.Although the drawing shows an embodiment including both the parallel resistor R2 and the series resistor R1 in addition to the basic resistor R0, in some cases, only the parallel resistor R2 or the series resistor R1 is included. You may.

상기 스위칭 수단 S1, S2는 메탈옵션(metal option)으로 구현하는 것이 가능하다. 즉 메탈옵션으로 스위치를 구현해 놓고, 오프셋 값에 따라 캘리브래이션 코드(PCODE<0:N>)를 변경해 주기 위해 스위치의 개방 혹은 단락을 결정해 주면 된다.The switching means S1 and S2 can be implemented with a metal option. In other words, implement the switch with metal option and decide to open or short the switch in order to change the calibration code (PCODE <0: N>) according to the offset value.

또한, 상기의 스위칭 수단 S1, S2는 트랜지스터로 구현하는 것도 가능하다. 이 경우에는 트랜지스터로 스위치를 구현하고, 트랜지스터에 입력되는 논리값을 저장하기 위한 퓨즈셋(fuse set)을 포함하면 된다.(스위치의 개방 단락이 결정된 후 그 논리값을 저장하기 위한 퓨즈셋)In addition, the switching means S1 and S2 can be implemented with transistors. In this case, a switch may be implemented as a transistor and include a fuse set for storing a logic value input to the transistor (a fuse set for storing the logic value after an open short of the switch is determined).

도 5는 본 발명의 제2실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로 구성도이다.5 is a configuration diagram of a calibration circuit of the on-die termination apparatus according to the second embodiment of the present invention.

제1실시예에서는 풀업부분의 캘리브래이션을 통해 캘리브래이션 코드(PCODE<0:N>)를 생성하고 이를 입력버퍼의 온 다이 터미네이션 저항(입력버퍼에는 풀업 저항만 존재)에 입력하기 위한 캘리브래이션 회로에 대해 설명했다. 제2실시예에서는 풀업 부분만이 아닌 풀다운 쪽으로도 캘리브래이션을 실시하고, 그 결과 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 캘리브래이션 회로에 대해 설명한다. 풀업(PCODE<0:N>) 및 풀다운 캘리브래이션 코드(NCODE<0:N>)를 모두 생성하기 때문에 입력버퍼(풀업 저항만 있다.) 뿐만이 아니라 출력 드라이버 측의 터미네이션 저항(풀업, 풀다운 저항이 있다.)에도 적용될 수 있다.In the first embodiment, the calibration code for generating the calibration code PCODE <0: N> through the calibration of the pull-up part and inputting it to the on-die termination resistor (the pull-up resistor exists in the input buffer) is input. The braking circuit has been described. In the second embodiment, calibration is performed not only on the pull-up portion but also on the pull-down side. As a result, the pull-up calibration code (PCODE <0: N>) and the pull-down calibration code (NCODE <0: N>) are applied. The generated calibration circuit will be described. Generates both pull-up (PCODE <0: N>) and pull-down calibration code (NCODE <0: N>), so not only the input buffer (only pull-up resistor) but also the termination resistors (pull-up, pull-down resistor) on the output driver side. This can also apply.

도면에 도시된 바와 같이, 본 발명의 제2실시예에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 코드생성부(502, 503, 504, 505), 다수의 제1풀업 캘리브래이션 저항(510), 제1풀업 기준저항(520), 다수의 제2풀업 캘리브래이션 저항(530), 제2풀업 기준저항(540), 다수의 풀다운 캘리브래이션 저항(550), 풀다운 기준저항(560)을 포함한다.As shown in the figure, the calibration circuit of the on-die termination apparatus according to the second embodiment of the present invention, the code generation unit (502, 503, 504, 505), a plurality of first pull-up calibration resistor ( 510, a first pull-up reference resistor 520, a plurality of second pull-up calibration resistors 530, a second pull-up reference resistor 540, a plurality of pull-down calibration resistors 550, and a pull-down reference resistor 560. ).

코드생성부(502, 503, 504, 505)는 제1노드(ZQ)와 기준전압(VREF)에 응답하여 풀업 캘리브래이션 코드(PCODE<0:N>)를, 제2노드(a)의 전압과 기준전압(VREF)에 응답하여 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성한다. 코드생성부(502, 503, 504, 505)는 기준전압(VREF)과 제1노드(ZQ)의 전압을 비교하는 제1비교기(502), 제1비교기(502)의 비교결과에 따라 풀업 캘리브래이션 코드(PCODE<0:N>)를 카운팅하는 제1카운터(503), 기준전압(VREF)과 제2노드(a)의 전압을 비교하는 제2비교기(504), 제2비교기(504)의 비교결과에 따라 풀다운 캘리브래이션 코드(NCODE<0:N>)를 카운팅하는 제2카운터(505)를 포함하여 실시될 수 있다.The code generation units 502, 503, 504, and 505 receive the pull-up calibration code PCODE <0: N> in response to the first node ZQ and the reference voltage VREF. The pull-down calibration code NCODE <0: N> is generated in response to the voltage and the reference voltage VREF. The code generators 502, 503, 504, and 505 may pull up cals according to a comparison result of the first comparator 502 and the first comparator 502 comparing the voltage of the reference voltage VREF and the first node ZQ. A first comparator 503 counting the traction code PCODE <0: N>, a second comparator 504 and a second comparator 504 comparing the voltages of the reference voltage VREF and the second node a. The second counter 505 counts the pull-down calibration codes NCODE <0: N> according to the comparison result.

다수의 제1풀업 캘리브래이션 저항(510)은 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되며, 제1노드(ZQ)에 병렬로 연결되어 있다.The plurality of first pull-up calibration resistors 510 are turned on / off by receiving the pull-up calibration codes PCODE <0: N> and are connected in parallel to the first node ZQ.

제1풀업 기준저항(520)은 다수의 제1풀업 캘리브래이션 저항(510)에 병렬로 연결되어, 제1콘트롤 신호(CONTROL)에 따라 온/오프되며, 저항값의 변경이 가능한 것을 특징으로 한다. 제1콘트롤 신호(CONTROL)는 풀업 캘리브래이션 동작시에만 제1풀업 기준저항(520)을 온 시킨다.The first pull-up reference resistor 520 is connected to the plurality of first pull-up calibration resistors 510 in parallel, and is turned on / off according to the first control signal CONTROL, and the resistance value can be changed. do. The first control signal CONTROL turns on the first pull-up reference resistor 520 only during the pull-up calibration operation.

다수의 제2풀업 캘리브래이션 저항(530)은 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되며, 제2노드(a)에 병렬로 연결되어 있다. 즉, 제2풀업 캘리브래이션 저항(530)은 제1풀업 캘리브래이션 저항(510)과 동일하게 구성되며, 다만 제2노드(a)에 연결되어 있다는 차이점을 가진다. 제2풀업 캘리브래이션 저항(530)은 풀다운 캘리브래이션 저항(550)의 캘리브래이션(풀다운 코드를 생성하기 위한 캘리브래이션)을 위해 존재하는 것이다.The second pull-up calibration resistors 530 are turned on / off by receiving the pull-up calibration codes PCODE <0: N> and are connected in parallel to the second node a. That is, the second pull-up calibration resistor 530 is configured in the same manner as the first pull-up calibration resistor 510, except that the second pull-up calibration resistor 530 is connected to the second node a. The second pull-up calibration resistor 530 is for calibration of the pull-down calibration resistor 550 (calibration to generate a pull-down code).

제2풀업 기준저항(540)은 다수의 제2풀업 캘리브래이션 저항(530)에 병렬로 연결되어, 제1콘트롤 신호(CONTROL)에 의해 온/오프되며, 저항값의 변경이 가능한 것을 특징으로 한다. 즉, 제1풀업 기준저항(510)과 동일하지만 제1노드(ZQ)가 아닌 제2노드(a)에 연결되어 있다는 차이를 가진다.The second pull-up reference resistor 540 is connected in parallel to the plurality of second pull-up calibration resistors 530, and is turned on / off by the first control signal CONTROL, and the resistance value can be changed. do. That is, the difference is that the first pull-up reference resistor 510 is the same but is connected to the second node a rather than the first node ZQ.

다수의 풀다운 캘리브래이션 저항(550)은 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되며, 제2노드(a)에 병렬로 연결된다. 이 다수의 풀다운 캘리브래이션 저항(550)을 이용해 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 캘리브래이션이 이루어진다.The plurality of pulldown calibration resistors 550 are turned on / off by receiving a pulldown calibration code NCODE <0: N> and are connected in parallel to the second node a. Calibration is performed using the multiple pulldown calibration resistors 550 to generate a pulldown calibration code NCODE <0: N>.

풀다운 기준저항(560)은 다수의 풀다운 캘리브래이션 저항(550)에 병렬로 연결되어 제2콘트롤 신호(CONTROL')에 의해 온/오프되며, 저항값의 변경이 가능한 것을 특징으로 한다. 제2콘트롤 신호(CONTROL')는 풀다운 캘리브래이션 동작 시에만 풀다운 기준저항(560)을 온 시킨다. 제1,제2콘트롤 신호(CONTROL, CONTROL') 모두 캘리브래이션 동작시에 기준저항들(520, 540, 560)을 온 시킨다는 점은 동일하다. 하지만 제1콘트롤 신호(CONTROL)는 PMOS트랜지스터에 입력되고 제2콘트롤 신호(CONTROL')는 NMOS트랜지스터에 입력된다는 차이점이 있다. 후술하겠지만 풀다운 기준저항(560)의 저항값을 변경함으로써 풀다운 캘리브래이션 코드(NCODE<0:N>)의 변경이 가능해진다.The pull-down reference resistor 560 is connected to the plurality of pull-down calibration resistors 550 in parallel to be turned on / off by the second control signal CONTROL ′, and the resistance value may be changed. The second control signal CONTROL 'turns on the pull-down reference resistor 560 only during the pull-down calibration operation. The first and second control signals CONTROL and CONTROL 'are the same in that they turn on the reference resistors 520, 540 and 560 during the calibration operation. However, there is a difference in that the first control signal CONTROL is input to the PMOS transistor and the second control signal CONTROL 'is input to the NMOS transistor. As will be described later, by changing the resistance value of the pull-down reference resistor 560, the pull-down calibration code NCODE <0: N> can be changed.

제2실시예에 대한 전체적인 동작을 설명하면, 제1실시예와 동일하게 다수의 제1풀업 캘리브래이션 저항(510)+제1풀업 기준저항(520)=외부저항(501)이 되도록 캘리브래이션 되며, 이 결과로 풀업 캘리브래이션 코드(PCODE<0:N>)가 생성된 다.(풀업 캘리브래이션) 생성된 풀업 캘리브래이션 코드(PCODE<0:N>)는 다수의 제2풀업 캘리브래이션 저항(530)에 입력된다. 다수의 제2풀업 캘리브래이션 저항(530)과 제2풀업 기준저항(540)은 그 위치만 다르며 다수의 제1풀업 캘리브래이션 저항(510)과 제1풀업 기준저항(520)과 그 구성이 동일하다. 따라서 다수의 제2풀업 캘리브래이션 저항(530)+제2풀업 기준저항(540)=외부저항(501)이 된다.The overall operation of the second embodiment will be described. As shown in the first embodiment, a plurality of first pull-up calibration resistors 510 + first pull-up reference resistors 520 = external resistors 501 are provided. This results in a pull-up calibration code (PCODE <0: N>). (Pull-up calibration code) The generated pull-up calibration code (PCODE <0: N>) is a plurality of second It is input to the pull-up calibration resistor 530. The plurality of second pull-up calibration resistors 530 and the second pull-up reference resistor 540 differ only in their positions, and the plurality of first pull-up calibration resistors 510 and the first pull-up reference resistors 520 and the configuration thereof. Is the same. Accordingly, a plurality of second pull-up calibration resistors 530 + second pull-up reference resistor 540 = external resistor 501 is obtained.

풀다운 코드(NCODE<0:N>)를 생성하기 위한 캘리브래이션도 제2노드(a)와 기준전압(VREF)을 비교한다는 차이점만 있을 뿐 풀업 캘리브래이션 과정과 동일하다. 따라서 다수의 제2풀업 캘리브래이션 저항(530)+제2풀업 기준저항(540)=다수의 풀다운 캘리브래이션 저항(550)+풀다운 기준저항(560)이 된다. 즉, 다수의 풀다운 캘리브래이션 저항(550)+풀다운 기준저항(560)도 외부저항(501)과 동일한 저항값을 갖게 되고, 그때의 코드가 풀다운 캘리브래이션 코드(NCODE<0:N>)가 되는 것이다.The calibration for generating the pull-down code NCODE <0: N> is also the same as the pull-up calibration process except that the second node a is compared with the reference voltage VREF. Accordingly, a plurality of second pull-up calibration resistors 530 + second pull-up reference resistors 540 = a plurality of pull-down calibration resistors 550 + pull-down reference resistors 560. That is, the plurality of pulldown calibration resistors 550 + pulldown reference resistors 560 also have the same resistance value as the external resistor 501, and the code at that time is the pulldown calibration code (NCODE <0: N>). To be.

제1실시예와 마찬가지로 제1풀업 기준저항(520)과 제2풀업 기준저항(540)(제1풀업 기준저항과 동일해야 하기 때문에 같이 변경)의 저항값을 변경하면 풀업 캘리브래이션 코드(PCODE<0:N>)가 변경된다. 이를 이용해 출력 드라이버의 풀업저항에서 생기는 오프셋 값을 보정하는 것이 가능하다.As in the first embodiment, if the resistance values of the first pull-up reference resistor 520 and the second pull-up reference resistor 540 (the same change as they must be the same as the first pull-up reference resistor) are changed, the pull-up calibration code (PCODE) <0: N>) is changed. This can be used to compensate for offsets caused by the output driver's pullup resistors.

또한, 풀다운 기준저항(560)의 저항값을 변경하면 풀다운 캘리브래이션 코드(NCODE<0:N>)가 변경된다. 따라서 이를 이용해 출력 드라이버의 풀다운 저항에서 생기는 오프셋 값을 보정하는 것이 가능하다.In addition, when the resistance value of the pull-down reference resistor 560 is changed, the pull-down calibration code NCODE <0: N> is changed. It is therefore possible to use this to compensate for offset values resulting from the output driver's pull-down resistors.

종래와 같이 기준전압(VREF)을 변경하는 방법으로는 풀업(PCODE<0:N>)과 풀다운 캘리브래이션 코드(NCODE<0:N>)를 각각 변경하는 것은 불가능하지만, 본 발명 에서는 어느 기준저항(520, 540, 560)을 변경하는지에 따라 풀업(PCODE<0:N>) 또는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 각각 변경할 수 있다.As in the conventional method of changing the reference voltage VREF, it is impossible to change the pull-up PCODE <0: N> and the pull-down calibration code NCODE <0: N>, respectively. The pull-up PCODE <0: N> or the pull-down calibration code NCODE <0: N> may be changed depending on whether the resistors 520, 540, and 560 are changed.

상기 기준저항들(520, 540, 560)의 저항값을 변경하는 것은 도 4에서 보인 것과 동일한 방법으로 이루어질 수 있으므로, 제2실시예에서는 그 설명을 생략하기로 한다.Since the resistance values of the reference resistors 520, 540, and 560 can be changed in the same manner as shown in FIG. 4, the description thereof will be omitted in the second embodiment.

본 발명에서의 기준저항으로 단순히 병렬로 연결된 저항을 두는 것이 아니라, control 또는 control'신호의 제어를 받게하는 이유는 온 다이 터미네이션 장치가 풀업 및 풀다운 터미네이션을 위한 저항부들을 모두 구비하고 있더라고, 항상 풀업 및 풀다운 터미네이션 동작을 하는 것이 아니기 때문이다. 예를 들어 반도체 메모리장치의 경우에는 온 다이 터미네이션 장치가 DQ패드 측에서 입력버퍼(input buffer)로 동작할 때는 풀업 터미네이션 동작만을 하다가, 출력 드라이버로 동작할때는 풀업 및 풀다운 터미네이션 동작을 모두 수행한다. 또한, 온 다이 터미네이션 장치가 구비되어 있더라도 항상 터미네이션 동작을 수행하는 것은 아니기 때문에 본 발명에서의 기준저항은 control신호의 제어를 받도록 구성한 것이다.The reason why the reference resistor in the present invention is not simply a parallel connected resistor, but the control or control 'signal is controlled is that the on-die termination device is always equipped with resistors for pull-up and pull-down termination. And it does not perform a pull-down termination operation. For example, in the case of a semiconductor memory device, when the on-die termination device operates as an input buffer on the DQ pad side, only the pull-up termination operation is performed. When the on-die termination device operates as an output driver, both the pull-up and pull-down termination operations are performed. In addition, since the termination operation is not always performed even if the on die termination device is provided, the reference resistance in the present invention is configured to be controlled by the control signal.

본 발명은 기준저항들(520, 540, 560)의 변경을 통해 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 변경을 가하려고 하는 것이어서 기준전압(VREF)에 새로운 변경을 가한 것은 아니다. 따라서, 종래의 기준전압(VREF)을 변경하는 방법과 함께 사용될 수도 있으며, 종래의 방법을 배제하는 것이 아니다.The present invention intends to change the calibration codes PCODE <0: N> and NCODE <0: N> by changing the reference resistors 520, 540, and 560 so that the reference voltage VREF may be changed. No change was made. Therefore, it may be used with a method of changing the conventional reference voltage VREF, and does not exclude the conventional method.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be appreciated by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 따르면, 캘리브래이션 동작시 항상 턴온되는 기준저항을 둠으로써 온 다이 터미네이션 장치의 해상도(resolution)를 높인다. 또한, 간단히 기준저항의 저항값을 변경함으로써 캘리브래이션 코드의 변경이 가능하다.According to the present invention described above, the resolution of the on-die termination apparatus is increased by providing a reference resistor which is always turned on during the calibration operation. In addition, it is possible to change the calibration code by simply changing the resistance value of the reference resistor.

따라서, 입력버퍼 또는 출력 드라이버 쪽의 온 다이 터미네이션 저항값이 타겟에서 벗어난 경우 그 값을 간단히 보정해 주는 것이 가능하다는 장점이 있다.Therefore, when the on-die termination resistance value of the input buffer or the output driver is out of the target, it is possible to simply correct the value.

또한, 종래와 같이 기준전압을 변경시키는 것은 액티브 저항을 사용해야 하는 등 회로면적이 커지는 단점이 있었으나, 본 발명은 적은 회로 면적으로 간단하게 풀업 및 풀다운 캘리브래이션 코드를 변경시키는 것이 가능하다는 장점이 있다.In addition, the change of the reference voltage as in the prior art has a disadvantage in that the circuit area is increased, such as the use of an active resistor, but the present invention has the advantage that it is possible to simply change the pull-up and pull-down calibration codes with a small circuit area. .

또한, 기준전압을 변경시키는 경우와는 다르게, 풀업 캘리브래이션 코드와 풀다운 캘리브래이션 코드 각각을 따로 제어할 수 있다는 장점이 있다.(풀업 오프셋과 풀다운 오프셋을 별도로 보정)In addition, unlike the case of changing the reference voltage, there is an advantage that the pull-up calibration code and the pull-down calibration code can be controlled separately (compensation of the pull-up offset and the pull-down offset separately).

Claims (20)

제1노드의 전압과 기준전압에 응답하여 캘리브래이션 코드를 생성하는 코드생성부;A code generator configured to generate a calibration code in response to a voltage and a reference voltage of the first node; 상기 캘리브래이션 코드를 입력받아 온/오프 되며, 상기 제1노드에 병렬로 연결된 다수의 캘리브래이션 저항; 및A plurality of calibration resistors which are turned on / off by receiving the calibration code and are connected in parallel to the first node; And 상기 다수의 캘리브래이션 저항에 병렬로 연결되어, 콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 기준저항A reference resistor connected in parallel to the plurality of calibration resistors, turned on / off by a control signal, and capable of adjusting a resistance value; 을 포함하는 온 다이 터미네이션 장치의 캘리브래이션 회로.Calibration circuit of the on-die termination device comprising a. 제 1항에 있어서,The method of claim 1, 상기 콘트롤 신호는,The control signal, 캘리브래이션 동작 시에는 상기 기준저항을 온 시키며,In the calibration operation, the reference resistance is turned on, 캘리브래이션 동작이 끝나면 상기 기준저항을 오프 시키도록 조절되는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus, characterized in that is adjusted to turn off the reference resistance when the calibration operation is finished. 제 1항에 있어서,The method of claim 1, 상기 기준저항은,The reference resistance is, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 병렬로 연결된 병렬저항; 및A parallel resistor connected in parallel to the basic resistor; And 상기 병렬저항의 한 쪽을 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting one side of said parallel resistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 1항에 있어서,The method of claim 1, 상기 기준저항은,The reference resistance is, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 직렬로 연결된 직렬저항; 및A series resistor connected in series with the basic resistor; And 상기 직렬저항의 양단을 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting both ends of the series resistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 1항에 있어서,The method of claim 1, 상기 기준저항은,The reference resistance is, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 직렬로 연결된 직렬저항;A series resistor connected in series with the basic resistor; 상기 기본저항에 병렬로 연결된 병렬저항; 및A parallel resistor connected in parallel to the basic resistor; And 상기 직렬저항의 양단과 상기 병렬저항의 한쪽을 각각 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting both ends of the series resistor and one of the parallel resistor, respectively 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 3항 내지 5항 중 어느 한 항에 있어서,The method according to any one of claims 3 to 5, 상기 스위칭수단은,The switching means, 메탈옵션으로 만든 스위치인 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.Calibration circuit of on-die termination device, characterized in that the switch made of metal options. 제 3항 내지 5항 중 어느 한 항에 있어서,The method according to any one of claims 3 to 5, 상기 스위칭수단은,The switching means, 스위칭 동작을 위한 트랜지스터; 및A transistor for switching operation; And 상기 트랜지스터에 입력되는 논리값을 저장하기 위한 퓨즈셋A fuse set for storing a logic value input to the transistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 1항에 있어서,The method of claim 1, 상기 코드생성부는,The code generation unit, 상기 기준전압과 상기 제1노드의 전압을 비교하는 비교기; 및A comparator comparing the reference voltage with the voltage of the first node; And 상기 비교기의 비교결과에 따라 상기 캘리브래이션 코드를 카운팅하는 카운터A counter for counting the calibration code according to the comparison result of the comparator 를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 1항에 있어서,The method of claim 1, 상기 다수의 캘리브래이션 저항과 상기 기준저항은,The plurality of calibration resistors and the reference resistance, 그 합이 외부저항의 저항과 동일하도록 캘리브래이션 되는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus, characterized in that the sum is equal to the resistance of the external resistance. 제 1항에 있어서,The method of claim 1, 상기 제1노드는,The first node, ZQ노드인 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.A calibration circuit for an on-die termination device, characterized in that it is a ZQ node. 제1노드의 전압과 기준전압에 응답하여 풀업 캘리브래이션 코드를, 제2노드의 전압과 기준전압에 응답하여 풀다운 캘리브래이션 코드를 생성하는 코드생성부;A code generator configured to generate a pull-up calibration code in response to the voltage and the reference voltage of the first node, and generate a pull-down calibration code in response to the voltage and the reference voltage of the second node; 상기 풀업 캘리브래이션 코드를 입력받아 온/오프되며, 상기 제1노드에 병렬로 연결된 다수의 제1풀업 캘리브래이션 저항;A plurality of first pull-up calibration resistors which are turned on / off by receiving the pull-up calibration code and are connected in parallel to the first node; 상기 다수의 제1풀업 캘리브래이션 저항에 병렬로 연결되어, 제1콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 제1풀업 기준저항;A first pull-up reference resistor connected in parallel to the plurality of first pull-up calibration resistors and turned on / off by a first control signal and capable of adjusting a resistance value; 상기 풀업 캘리브래이션 코드를 입력받아 온/오프되며, 상기 제2노드에 병렬로 연결된 다수의 제2풀업 캘리브래이션 저항;A plurality of second pull-up calibration resistors which are turned on / off by receiving the pull-up calibration code and are connected in parallel to the second node; 상기 다수의 제2풀업 캘리브래이션 저항에 병렬로 연결되어, 상기 제1콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 제2풀업 기준저항;A second pull-up reference resistor connected in parallel to the plurality of second pull-up calibration resistors and turned on / off by the first control signal and capable of adjusting a resistance value; 상기 풀다운 캘리브래이션 코드를 입력받아 온/오프되며, 상기 제2노드에 병렬로 연결된 다수의 풀다운 캘리브래이션 저항; 및A plurality of pull-down calibration resistors which are turned on / off by receiving the pull-down calibration code and are connected in parallel to the second node; And 상기 다수의 풀다운 캘리브래이션 저항에 병렬로 연결되어, 제2콘트롤 신호에 의해 온/오프되며, 저항값의 조절이 가능한 풀다운 기준저항A pull-down reference resistor connected in parallel to the plurality of pull-down calibration resistors, turned on / off by a second control signal, and capable of adjusting a resistance value; 을 포함하는 온 다이 터미네이션 장치의 캘리브래이션 회로.Calibration circuit of the on-die termination device comprising a. 제 11항에 있어서,The method of claim 11, 상기 제1콘트롤 신호는 캘리브래이션 동작시에는 상기 제1풀업 기준저항과 상기 제2풀업 기준저항을 온 시키고 캘리브래이션 동작이 끝나면 오프시키며,The first control signal turns on the first pull-up reference resistor and the second pull-up reference resistor during a calibration operation, and turns off the calibration operation after the calibration operation is finished. 상기 제2콘트롤 신호는 캘리브래이션 동작시에는 상기 풀다운 기준저항을 온 시키고 캘리브래이션 동작이 끝나면 오프시키는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.And the second control signal turns on the pull-down reference resistance during the calibration operation and turns off the calibration operation after the calibration operation ends. 제 11항에 있어서,The method of claim 11, 상기 제1풀업 기준저항, 상기 제2풀업 기준저항, 상기 풀다운 기준저항은,The first pull-up reference resistance, the second pull-up reference resistance, the pull-down reference resistance, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 병렬로 연결된 병렬저항; 및A parallel resistor connected in parallel to the basic resistor; And 상기 병렬저항의 한 쪽을 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting one side of said parallel resistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 11항에 있어서,The method of claim 11, 상기 제1풀업 기준저항, 상기 제2풀업 기준저항, 상기 풀다운 기준저항은,The first pull-up reference resistance, the second pull-up reference resistance, the pull-down reference resistance, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 직렬로 연결된 직렬저항; 및A series resistor connected in series with the basic resistor; And 상기 직렬저항의 양단을 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting both ends of the series resistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 11항에 있어서,The method of claim 11, 상기 제1풀업 기준저항, 상기 제2풀업 기준저항, 상기 풀다운 기준저항은,The first pull-up reference resistance, the second pull-up reference resistance, the pull-down reference resistance, 상기 기준저항의 기본이 되는 기본저항;A basic resistance that is the basis of the reference resistance; 상기 기본저항에 직렬로 연결된 직렬저항;A series resistor connected in series with the basic resistor; 상기 기본저항에 병렬로 연결된 병렬저항; 및A parallel resistor connected in parallel to the basic resistor; And 상기 직렬저항의 양단과 상기 병렬저항의 한쪽을 각각 개방 혹은 단락시키기 위한 스위칭수단Switching means for opening or shorting both ends of the series resistor and one of the parallel resistor, respectively 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 13항 내지 15항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 15, 상기 스위칭수단은,The switching means, 메탈옵션으로 만든 스위치인 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.Calibration circuit of on-die termination device, characterized in that the switch made of metal options. 제 13항 내지 15항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 15, 상기 스위칭수단은,The switching means, 스위칭 동작을 위한 트랜지스터; 및A transistor for switching operation; And 상기 트랜지스터에 입력되는 논리값을 저장하기 위한 퓨즈셋A fuse set for storing a logic value input to the transistor 을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 11항에 있어서,The method of claim 11, 상기 코드생성부는The code generation unit 상기 기준전압과 상기 제1노드의 전압을 비교하는 제1비교기;A first comparator comparing the reference voltage with the voltage of the first node; 상기 제1비교기의 비교결과에 따라 상기 풀업 캘리브래이션 코드를 카운팅하는 제1카운터;A first counter counting the pull-up calibration code according to a comparison result of the first comparator; 상기 기준전압과 상기 제2노드의 전압을 비교하는 제2비교기; 및A second comparator comparing the reference voltage with the voltage of the second node; And 상기 제2비교기의 비교결과에 따라 상기 풀다운 캘리브래이션 코드를 카운팅하는 제2카운터A second counter that counts the pull-down calibration code according to the comparison result of the second comparator 를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.The calibration circuit of the on-die termination apparatus comprising a. 제 11항에 있어서,The method of claim 11, 상기 다수의 제1풀업 캘리브래이션 저항과 상기 제1풀업 기준저항은,The plurality of first pull-up calibration resistors and the first pull-up reference resistors, 그 합이 외부저항의 저항과 동일하도록 캘리브래이션 되며,The sum is calibrated to equal the resistance of the external resistor, 상기 다수의 풀다운 캘리브래이션 저항과 상기 풀다운 기준저항은,The plurality of pulldown calibration resistors and the pulldown reference resistors, 그 합이 상기 다수의 제2풀업 캘리브래이션 저항과 상기 제2풀업 기준저항의 합과 동일하도록 캘리브래이션 되는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.And the sum thereof is calibrated to be equal to the sum of the plurality of second pull-up calibration resistors and the second pull-up reference resistors. 제 11항에 있어서,The method of claim 11, 상기 제1노드는,The first node, ZQ노드인 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.A calibration circuit for an on-die termination device, characterized in that it is a ZQ node.
KR1020070032189A 2006-08-24 2007-04-02 Calibration circuit of on die termination device that can compensate offset KR100838366B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070032189A KR100838366B1 (en) 2007-04-02 2007-04-02 Calibration circuit of on die termination device that can compensate offset
US11/892,582 US7692446B2 (en) 2006-08-24 2007-08-24 On-die termination device
US13/371,741 USRE44617E1 (en) 2006-08-24 2012-02-13 On-die termination device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070032189A KR100838366B1 (en) 2007-04-02 2007-04-02 Calibration circuit of on die termination device that can compensate offset

Publications (1)

Publication Number Publication Date
KR100838366B1 true KR100838366B1 (en) 2008-06-13

Family

ID=39771333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070032189A KR100838366B1 (en) 2006-08-24 2007-04-02 Calibration circuit of on die termination device that can compensate offset

Country Status (1)

Country Link
KR (1) KR100838366B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100980414B1 (en) 2008-11-12 2010-09-07 주식회사 하이닉스반도체 Calibration Circuit and a Data Output Circuit using the same
KR20140113782A (en) * 2013-03-13 2014-09-25 삼성전자주식회사 Circuit and method of on-die termination, semiconductor device including the same
US11955943B1 (en) 2022-10-07 2024-04-09 SK Hynix Inc. Semiconductor device including on-die resistor and method of calibrating on-die resistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050019453A (en) * 2003-08-19 2005-03-03 삼성전자주식회사 Device of controlling impedance of termination circuit and off-chip driver circuit using one reference resistor
KR100681879B1 (en) 2006-01-16 2007-02-15 주식회사 하이닉스반도체 Device for controlling on-die termination

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050019453A (en) * 2003-08-19 2005-03-03 삼성전자주식회사 Device of controlling impedance of termination circuit and off-chip driver circuit using one reference resistor
KR100681879B1 (en) 2006-01-16 2007-02-15 주식회사 하이닉스반도체 Device for controlling on-die termination

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100980414B1 (en) 2008-11-12 2010-09-07 주식회사 하이닉스반도체 Calibration Circuit and a Data Output Circuit using the same
KR20140113782A (en) * 2013-03-13 2014-09-25 삼성전자주식회사 Circuit and method of on-die termination, semiconductor device including the same
KR102070619B1 (en) * 2013-03-13 2020-01-30 삼성전자주식회사 Circuit and method of on-die termination, semiconductor device including the same
US11955943B1 (en) 2022-10-07 2024-04-09 SK Hynix Inc. Semiconductor device including on-die resistor and method of calibrating on-die resistor

Similar Documents

Publication Publication Date Title
US7692446B2 (en) On-die termination device
KR100886644B1 (en) Calibration circuit for on die termination device
US7961001B1 (en) Impedance adjusting device
KR100937951B1 (en) Calibration circuit, on die termination device, and semiconductor memory device
KR100875673B1 (en) On-die termination device and its calibration method
US7683657B2 (en) Calibration circuit of on-die termination device
KR100879783B1 (en) On Die Termination Device and Semiconcuctor Memory Device including thereof
KR101045086B1 (en) Termination circuit and inpedance matching device including the same
US8120381B2 (en) Impedance adjusting device
US7573289B2 (en) Impedance matching circuit and semiconductor memory device with the same
KR20080114085A (en) On die termination divice and semiconductor memory device including the same
KR20130072056A (en) Impedance code generating circuit and semiconductor device including the same
KR100838366B1 (en) Calibration circuit of on die termination device that can compensate offset
KR20090022043A (en) Calibration circuit for on die termination device
KR100968419B1 (en) Parallel Resistor Circuit and On Die Termination Device, On Die Termination Comprising The Same
KR100976414B1 (en) Calibration circuit, on die termination device, and semiconductor memory device
KR101175245B1 (en) Circuit for impedance adjusting and integrarted circuit chip including the same
KR101075523B1 (en) Calibration circuit and semiconductor device including the same
KR20090023833A (en) On die termination device
KR100942948B1 (en) Termination resistance circuit, on die termination device, and semiconductor memory device
KR20090061313A (en) Termination circuit of on die termination device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee