KR100850903B1 - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 제 1 영역에 배치되는 제 1 어드레스 전극과 제 2 영역에 배치되며 제 1 어드레스 전극과 마주보는 제 2 어드레스 전극이 중첩함으로써 방전을 안정시키며 아울러 미점등 현상의 발생을 방지함으로써 영상의 화질을 개선하는 효과가 있다.
이러한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과, 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극이 배치되는 후면 기판을 포함하고, 어드레스 전극은 제 1 영역에 나란히 배치되는 복수의 제 1 어드레스 전극과 제 1 영역과는 다른 제 2 영역에 제 1 어드레스 전극과 마주보도록 나란히 배치되는 복수의 제 2 어드레스 전극을 포함하고, 제 1 어드레스 전극과 제 2 어드레스 전극은 일부분이 서로 중첩(Overlap)된다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면.
도 2는 제 1 영역과 제 2 영역에 대해 설명하기 위한 도면.
도 3은 제 1 어드레스 전극과 제 2 어드레스 전극의 구조에 대해 보다 상세히 설명하기 위한 도면.
도 4a 내지 도 4b는 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 이유에 대해 설명하기 위한 도면.
도 5는 제 1 어드레스 전극과 제 2 어드레스 전극의 다른 구조에 대해 설명하기 위한 도면.
도 6은 제 1 어드레스 전극과 제 2 어드레스 전극의 또 다른 구조에 대해 설명하기 위한 도면.
도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면.
도 8은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 전면 기판 102 : 스캔 전극
103 : 서스테인 전극 104 : 상부 유전체 층
105 : 보호 층 111 : 후면 기판
112 : 격벽 113 : 어드레스 전극
114 : 형광체 층 115 : 하부 유전체 층
112a : 제 2 격벽 112b : 제 1 격벽
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
이러한, 전극을 통해 방전 셀로 구동 신호가 공급된다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명의 일실시예는 어드레스 전극을 개선하여 방전을 안정시키는 플라즈 마 디스플레이 패널을 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과, 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극이 배치되는 후면 기판을 포함하고, 어드레스 전극은 제 1 영역에 나란히 배치되는 복수의 제 1 어드레스 전극과 제 1 영역과는 다른 제 2 영역에 제 1 어드레스 전극과 마주보도록 나란히 배치되는 복수의 제 2 어드레스 전극을 포함하고, 제 1 어드레스 전극과 제 2 어드레스 전극은 일부분이 서로 중첩(Overlap)된다.
또한, 제 1 어드레스 전극과 제 2 어드레스 전극은 각각 폭이 제 1 폭인 제 1 부분과, 폭이 제 1 폭보다 더 작은 제 2 폭인 제 2 부분을 포함하고, 제 1 어드레스 전극의 제 2 부분과 제 2 어드레스 전극의 제 2 부분이 서로 중첩된다.
또한, 제 1 어드레스 전극은 진행방향이 제 1 방향인 제 1 부분과, 진행방향이 제 1 방향과 다른 제 2 방향인 제 2 부분을 포함하고, 제 2 어드레스 전극은 진행방향이 제 1 방향과 역방향의 제 3 방향인 제 1 부분과, 진행방향이 제 3 방향과 다른 제 4 방향인 제 2 부분을 포함하고, 제 1 어드레스 전극의 제 2 부분과 제 2 어드레스 전극의 제 2 부분이 서로 중첩된다.
또한, 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 부분의 길이는 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.1배 이상 5배 이하이다.
또한, 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 부분의 길이는 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.5배 이상 2배 이하이다.
또한, 제 1 어드레스 전극과 제 2 어드레스 전극 간의 최단 간격은 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.05배 이상 2배 이하이다.
또한, 제 1 어드레스 전극과 제 2 어드레스 전극 간의 최단 간격은 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.1배 이상 1배 이하이다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 배치되는 전면 기판(101)과, 전면 기판(101)에 대항되게 배치되며 스캔 전극(102, Y) 및 서스테인 전극(103, Z)과 교차하는 어드레스 전극(113, X)이 배치되는 후면 기판(111)이 합착되어 이루어진다.
스캔 전극(102, Y)과 서스테인 전극(103, Z)이 배치된 전면 기판(101)의 상부에는 스캔 전극(102, Y)과 서스테인 전극(103, Z)을 덮는 유전체 층, 예컨대 상 부 유전체 층(104)이 배치될 수 있다.
이러한, 상부 유전체 층(104)은 스캔 전극(102, Y) 및 서스테인 전극(103, Z)의 방전 전류를 제한하며 스캔 전극(102, Y)과 서스테인 전극(103, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
한편, 후면 기판(111)에는 전극, 예컨대 어드레스 전극(113, X)이 배치되고, 이러한 어드레스 전극(113, X)이 배치된 후면 기판(111)에는 어드레스 전극(113, X)을 덮는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다.
이러한, 하부 유전체 층(115)은 어드레스 전극(113, X)을 절연시킬 수 있다.
아울러, 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 구비될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 구비되는 것도 가능하다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹 색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다. 여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
그러면 방전 셀 내에 배치되는 후술될 형광체 층(114)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 배치되는 청색(B) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓고, 아울러 녹색(G) 방전 셀에 배치되는 녹색(G) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓을 수 있다.
그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 도 1에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능할 것이다.
이러한, 차등형 격벽 구조인 경우에는 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이가 제 2 격벽(112a)의 높이보다 더 낮을 수 있다.
한편, 도 1에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상 에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 1에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.
여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워질 수 있다.
아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 배치될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 배치되는 것도 가능하다.
또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 녹색(G) 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 청색(B) 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 적색(R) 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 형광체 층의 두께는 청색(B) 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 이상의 설명에서는 번호 104의 상부 유전체 층 및 번호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 또는 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 번호 112의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(112)의 상부에 외부 광을 흡수할 수 있는 블랙 층(Black Layer, 미도시)을 더 배치할 수도 있다. 또한, 블랙 층은 격벽(112)과 대응되는 전면 기판(101) 상의 특정 위치에 형성되는 것도 가능하다.
또한, 후면 기판(111) 상에 배치되는 어드레스 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
이상에서 설명한 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 제 1 영역과 제 2 영역을 포함하고, 어드레스 전극은 서로 마주보는 제 1 어드레스 전극과 제 2 어드레스 전극을 포함할 수 있다. 이에 대해 첨부된 도 2를 결부하여 살펴보면 다음과 같다.
다음, 도 2는 제 1 영역과 제 2 영역에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패 널(200)은 제 1 영역(210)과 제 2 영역(220)을 포함한다. 아울러, 어드레스 전극은 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb)을 포함한다. 즉, 어드레스 전극은 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb)으로 분할되는 것이다.
제 1 영역(210)에는 복수의 제 1 어드레스 전극(Xa)이 나란히 배치되고, 제 2 영역(220)에는 복수의 제 2 어드레스 전극(Xb)이 나란히 배치된다. 아울러 복수의 제 2 어드레스 전극(Xb)은 각각 제 1 어드레스 전극(Xa)과 마주보도록 배치된다.
예를 들어, 제 1 영역(210)에 Xa1 제 1 어드레스 전극부터 Xam 제 1 어드레스 전극이 나란히 배치되는 경우에, 제 2 영역(220)에는 Xa1 제 1 어드레스 전극부터 Xam 제 1 어드레스 전극에 각각 대응하는 Xb1 제 2 어드레스 전극부터 Xbm 제 2 어드레스 전극이 나란히 배치되는 것이다. 여기서, Xa1 제 1 어드레스 전극과 Xb1 제 2 어드레스 전극은 서로 마주보도록 배치되고, 아울러 Xam 제 1 어드레스 전극과 Xbm 제 2 어드레스 전극도 서로 마주보도록 배치된다.
이와 같이, 어드레스 전극에 제 1 영역(210)에 배치되는 제 1 어드레스 전극(Xa)과 제 2 영역(220)에 배치되는 제 2 어드레스 전극(Xb)으로 분할되면, 제 1 영역(210)에 배치되는 방전 셀을 어드레싱(Addressing)할 때 제 2 영역(220)에 배치되는 방전 셀을 함께 어드레싱할 수 있게 됨으로써 어드레싱에 소요되는 시간을 저감시켜 구동 시간을 충분히 확보할 수 있다. 이에 따라, 보다 다양한 계조를 구현할 수 있게 되어 영상의 화질을 향상시킬 수 있다.
여기서, 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb)이 마주보는 A 영 역에 대해 보다 상세히 살펴보면 다음과 같다.
도 3은 제 1 어드레스 전극과 제 2 어드레스 전극의 구조에 대해 보다 상세히 설명하기 위한 도면이다.
도 3을 살펴보면, 제 1 어드레스 전극(Xa, 300)과 제 2 어드레스 전극(Xb, 310)이 서로 마주보는 A의 영역이 보다 상세히 도시되어 있다.
여기서, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)은 일부분이 서로 중첩(Overlap)된다. 예를 들면, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)은 L1 길이만큼 중첩된다.
이와 같이, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 이유에 대해 첨부된 도 4a 내지 도 4b를 결부하여 살펴보면 다음과 같다.
도 4a 내지 도 4b는 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 이유에 대해 설명하기 위한 도면이다.
먼저, 도 4a를 살펴보면 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)은 서로 중첩되지 않고, g의 간격을 두고 서로 마주보도록 배치된다.
한편, 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)의 끝단 부근에서는 전압 강하가 급격히 발생한다. 즉, g의 간격을 두고 서로 마주보는 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)의 끝단 부근에서는 전압 강하가 급격히 발생하고, 따라서 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)이 지나는 방전 셀(400, 410, 420, 430) 중 마지막 방전 셀, 즉 번호 410의 방전 셀과 번호 420의 방전 셀에 공급되는 구동 신호의 전압이 과도하게 낮아질 수 있다.
그러면 번호 410의 방전 셀과 번호 420의 방전 셀 내에서는 방전의 세기가 과도하게 약해질 수 있다. 심지어는 번호 410의 방전 셀과 번호 420의 방전 셀이 미점등 되는 경우도 발생한다. 이에 따라, 영상의 화질이 악화될 수 있다.
반면에, 앞선 도 3의 경우에서와 같이 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되도록 하면 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)의 끝단 부분의 길이를 증대시키는 효과를 획득할 수 있다. 이에 따라 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 영역 부근에 배치되는 방전 셀에 공급되는 구동 신호의 전압이 급격히 하강하는 것을 억제할 수 있다.
이에 따라, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 영역 부근에 배치되는 방전 셀에서 방전이 약해지는 것을 방지하여 방전을 안정시킬 수 있다.
다음, 도 4b를 살펴보면 이상에서 언급한 방전 세기의 약화 및 미점등 등을 개선하기 위해 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)의 끝단 부분의 길이를 증대시키는 경우가 나타나 있다. 이와 같이, 제 1 어드레스 전극(440)과 제 2 어드레스 전극(450)의 끝단 부분의 길이를 증대시키면 앞선 도 3의 경우와 같이 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)을 중첩시키는 경우와 마찬가지로 방전을 안정시킬 수 있다.
그러나 이러한 경우에는, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 영역 부근에 배치되는 방전 셀 간의 간격이 다른 영역의 방전 셀 간의 간격에 비해 더 크게 된다. 예를 들면, 번호 400의 방전 셀과 번호 410의 방전 셀 간의 간격(d2)에 비해 번호 410의 방전 셀과 번호 420의 방전 셀의 간의 간격(d1)이 상대적으로 더 크게 된다.
그러면, 플라즈마 디스플레이 패널의 제 1 영역에 표시되는 영상과 제 2 영역에 표시되는 영상 사이에 검은색 띠가 보일 수 있다. 이에 따라, 영상의 화질이 악화될 수 있다.
반면에, 앞선 도 3의 경우와 같이 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)을 중첩시키게 되면 도 4b의 경우와 같이 화면상에 검은색 띠가 보이는 것을 방지하면서도 방전을 안정시킬 수 있다.
한편, 앞선 도 3과 같이 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)은 각각 폭이 제 1 폭(W1, W2)인 제 1 부분(301, 311)과, 폭이 제 1 폭(W1, W2)보다 더 작은 제 2 폭(W3, W4)인 제 2 부분(302, 312)을 포함한다. 여기서, 제 1 어드레스 전극(300)의 제 2 부분(302)과 제 2 어드레스 전극(310)의 제 2 부분(312)이 서로 중첩되는 것이 바람직하다. 아울러, 제 1 어드레스 전극(300)의 제 1 부분(301)의 폭(W2)은 제 2 어드레스 전극(310)의 제 1 부분(311)의 폭(W1)과 실질적으로 동일할 수 있다.
이와 같이, 폭이 상대적으로 좁은 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)의 제 2 부분(302, 312)이 중첩되도록 하면, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)의 형상을 크게 변화시키지 않아도 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)을 중첩시킬 수 있다.
한편, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 부분 의 길이(L1)가 과도하게 짧은 경우에는 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)의 끝단부분에서 구동 신호의 전압 강하가 급격하게 발생하고, 이에 따라 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 부분에 배치되는 방전 셀에서 방전이 과도하게 약해지거나 미점등 현상일 발생할 수 있다. 반면에, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 부분의 길이(L1)가 과도하게 긴 경우에는 앞선 도 4b와 같은 문제점일 발생할 수 있다.
이를 고려할 때, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 부분의 길이(L1)는 제 1 어드레스 전극(300) 또는 제 2 어드레스 전극(310) 중 적어도 하나의 최대 폭, 즉 제 1 부분(301, 311)의 폭(W1, W2)의 0.1배 이상 5배 이하인 것이 바람직하다. 더욱 바람직하게는, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310)이 중첩되는 부분의 길이(L1)는 제 1 어드레스 전극(300) 또는 제 2 어드레스 전극(310) 중 적어도 하나의 최대 폭, 즉 제 1 부분(301, 311)의 폭(W1, W2)의 0.5배 이상 2배 이하이다.
한편, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 간의 최단 간격, 예컨대 도 3의 g1, g2, g2 중 어느 하나의 길이가 과도하게 짧은 경우에는 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 사이에 상호 커플링(Coupling)에 의해 노이즈(Noise)가 발생하거나 심지어는 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 사이에 전류가 흐를 가능성이 있다. 반면에 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 간의 최단 간격, 예컨대 도 3의 g1, g2, g2 중 어느 하나의 길이가 과도하게 긴 경우에는 앞선 도 4b와 같은 문제점이 발생할 수 있다.
이를 고려할 때, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 간의 최단 간격은 제 1 어드레스 전극(300) 또는 제 2 어드레스 전극(310) 중 적어도 하나의 최대 폭, 즉 제 1 부분(301, 311)의 폭(W1, W2)의 0.05배 이상 2배 이하인 것이 바람직하다. 더욱 바람직하게는, 제 1 어드레스 전극(300)과 제 2 어드레스 전극(310) 간의 최단 간격은 제 1 어드레스 전극(300) 또는 제 2 어드레스 전극(310) 중 적어도 하나의 최대 폭, 즉 제 1 부분(301, 311)의 폭(W1, W2)의 0.1배 이상 1배 이하이다.
다음, 도 5는 제 1 어드레스 전극과 제 2 어드레스 전극의 다른 구조에 대해 설명하기 위한 도면이다. 여기, 도 5에서는 이상에서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
도 5를 살펴보면, 제 1 어드레스 전극(500)은 제 6 폭(W6)을 갖는 제 1 부분(501)과 제 8 폭(W8)을 갖는 제 2 부분(502)을 포함하고, 제 2 어드레스 전극(510)은 제 5 폭(W5)을 갖는 제 1 부분(511)과 제 7 폭(W7)을 갖는 제 2 부분(512)을 포함한다.
여기서, 제 1 어드레스 전극(500)의 제 2 부분(502)과 제 2 어드레스 전극(510)의 제 2 부분(512)은 서로 중첩되며 아울러, 제 1 어드레스 전극(500)의 제 2 부분(502)은 제 1 부분(501)의 좌측 측면에서 돌출되어 진행하고, 제 2 어드레스 전극(510)의 제 2 부분(512)은 제 1 부분(511)의 우측 측면에서 돌출되어 진행한다.
이와 같은 방법으로 제 1 어드레스 전극(500)과 제 2 어드레스 전극(510)이 서로 중첩되는 것도 가능한 것이다.
여기서, 제 1 어드레스 전극(500)의 제 1 부분(501)의 제 6 폭(W6)은 제 2 부분(502)의 제 8 폭(W8)보다 더 크거나 실질적으로 동일할 수 있다. 아울러, 제 2 어드레스 전극(510)의 제 1 부분(511)의 제 5 폭(W5)은 제 2 부분(512)의 제 7 폭(W7)보다 더 크거나 실질적으로 동일할 수 있다.
다음, 도 6a 내지 도 6b는 제 1 어드레스 전극과 제 2 어드레스 전극의 또 다른 구조에 대해 설명하기 위한 도면이다. 여기, 도 6a 내지 도 6b에서는 이상에서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
먼저, 도 6a를 살펴보면, 제 1 어드레스 전극(600)은 진행방향이 제 1 방향인 제 1 부분(601)과, 제 1 부분(601)의 끝단에서 좌측으로 꺾어지는 방향 즉, 제 2 방향인 제 2 부분(602)을 포함한다.
아울러, 제 2 어드레스 전극(610)은 진행방향이 제 1 방향과 역방향의 제 3 방향인 제 1 부분(611)과, 제 1 부분(611)의 끝단에서 우측으로 꺾어지는 방향 즉, 제 4 방향인 제 2 부분(612)을 포함한다. 여기서, 제 4 방향은 제 2 방향과 서로 역방향일 수 있다.
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여기서, 제 1 어드레스 전극(600)의 제 2 부분(602)과 제 2 어드레스 전극(610)의 제 2 부분(612)이 L2길이만큼 서로 중첩된다.
여기서, 제 1 어드레스 전극(600)과 제 2 어드레스 전극(610) 사이의 최단 간격, 즉 제 1 어드레스 전극(600)의 제 2 부분(602)과 제 2 어드레스 전극(610)의 제 2 부분(612) 사이의 최단 간격(g4)은 앞선 도 3의 경우와 마찬가지로 제 1 어드 레스 전극(600) 또는 제 2 어드레스 전극(610) 중 적어도 하나의 최대 폭, 즉 제 1 부분(601, 611)의 폭(W10, W20)의 0.05배 이상 2배 이하인 것이 바람직하고, 더욱 바람직하게는 0.1배 이상 1배 이하이다.
여기서, 제 1 어드레스 전극(600)의 제 2 부분(602)은 제 40 폭(W40)을 갖고, 제 2 어드레스 전극(610)의 제 2 부분(612)은 제 30 폭(W30)을 갖는다. 여기서, 제 40 폭(W40)과 제 30 폭(W30)은 실질적으로 동일할 수 있다. 아울러 제 40 폭(W40)과 제 30 폭(W30)은 제 1 어드레스 전극(600)의 제 1 부분(601)의 제 2O 폭(W20) 또는 제 2 어드레스 전극(610)의 제 1 부분(611)의 제 10 폭(W10)보다 더 작거나 실질적으로 동일할 수 있다.
다음, 도 6b를 살펴보면 제 1 어드레스 전극(620)의 제 2 부분(622)과 제 2 어드레스 전극(630)의 제 2 부분(632)은 곡률(Curvature)을 갖는 부분을 포함할 수 있다.
이와 같이, 제 1 어드레스 전극과 제 2 어드레스 전극의 형상은 다양하게 변경될 수 있다.
다음, 도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 7을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조(Gray Level)를 구현하기 위한 영상 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 7과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 영상 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 영상 프레임을 사용하는 것이다. 이러한 경우에 하나의 영상 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.
여기, 도 7에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 7에서는 하나의 영상 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 8은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다.
도 8을 살펴보면, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 제 1 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 신호가 공급된다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프(Ramp-Down) 신호가 제 1 전극에 공급된다.
여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.
이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극에 공급된다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ㅿVy)만큼 하강하는 스캔 신호가 제 1 전극에 공급될 수 있다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호의 폭은 다른 서브필드에서의 스캔 신호의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초 )......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호가 제 1 전극으로 공급될 때, 스캔 신호에 대응되게 제 3 전극에 데이터 전압의 크기(ㅿVd)만큼 상승하는 데이터 신호가 공급될 수 있다.
이러한 스캔 신호와 데이터 신호가 공급됨에 따라, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
여기서, 어드레스 기간에서 제 2 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극에 서스테인 바이어스 신호가 공급될 수 있다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.
이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극 및 제 2 전극에 중 적어도 하나에 서스테인 신호가 공급될 수 있다. 예를 들면, 제 1 전극과 제 2 전극에 교호적으로 서스테인 신호가 공급될 수 있다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 제 1 전극과 제 2 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
이러한 방법을 통해 플라즈마 디스플레이 패널의 화면에 영상이 구현될 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 바와 같이 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 제 1 영역에 배치되는 제 1 어드레스 전극과 제 2 영역에 배치되며 제 1 어드레스 전극과 마주보는 제 2 어드레스 전극이 중첩함으로써 방전을 안정시키며 아울러 미점등 현상의 발생을 방지함으로써 영상의 화질을 개선하는 효과가 있다.

Claims (7)

  1. 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과,
    상기 스캔 전극 및 서스테인 전극과 교차하는 어드레스 전극이 배치되는 후면 기판
    을 포함하고,
    상기 어드레스 전극은 제 1 영역에 나란히 배치되는 복수의 제 1 어드레스 전극과 상기 제 1 영역과는 다른 제 2 영역에 상기 제 1 어드레스 전극과 마주보도록 나란히 배치되는 복수의 제 2 어드레스 전극을 포함하고,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극은 일부분이 서로 중첩(Overlap)되는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극은 각각 폭이 제 1 폭인 제 1 부분과, 폭이 상기 제 1 폭보다 더 작은 제 2 폭인 제 2 부분을 포함하고, 상기 제 1 어드레스 전극의 제 2 부분과 상기 제 2 어드레스 전극의 제 2 부분이 서로 중첩되는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 제 1 어드레스 전극은 진행방향이 제 1 방향인 제 1 부분과,
    상기 제 1 부분의 끝단에서 좌측으로 꺾어지는 제 2 부분을 포함하고,
    상기 제 2 어드레스 전극은 진행방향이 상기 제 1 방향과 역방향의 제 3 방향인 제 1 부분과, 상기 제 1 부분의 끝단에서 우측으로 꺾어지는 제 2 부분을 포함하고,
    상기 제 1 어드레스 전극의 제 2 부분과 상기 제 2 어드레스 전극의 제 2 부분이 서로 중첩되는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 부분의 길이는 상기 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.1배 이상 5배 이하인 플라즈마 디스플레이 패널.
  5. 제 4 항에 있어서,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극이 중첩되는 부분의 길이는 상기 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.5배 이상 2배 이하인 플라즈마 디스플레이 패널.
  6. 제 1 항에 있어서,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극 간의 최단 간격은 상기 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.05배 이상 2배 이하인 플라즈마 디스플레이 패널.
  7. 제 6 항에 있어서,
    상기 제 1 어드레스 전극과 제 2 어드레스 전극 간의 최단 간격은 상기 제 1 어드레스 전극 또는 제 2 어드레스 전극 중 적어도 하나의 최대 폭의 0.1배 이상 1배 이하인 플라즈마 디스플레이 패널.
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