KR20080058788A - 플라즈마 디스플레이 패널 - Google Patents

플라즈마 디스플레이 패널 Download PDF

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KR20080058788A
KR20080058788A KR1020060132891A KR20060132891A KR20080058788A KR 20080058788 A KR20080058788 A KR 20080058788A KR 1020060132891 A KR1020060132891 A KR 1020060132891A KR 20060132891 A KR20060132891 A KR 20060132891A KR 20080058788 A KR20080058788 A KR 20080058788A
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KR1020060132891A
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권형석
조우찬
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엘지전자 주식회사
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Abstract

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 패드 전극에 공백부(Blank)를 형성하여 서스테인 전극으로 공급되는 구동 신호의 공급 경로의 길이를 최적화할 수 있고, 이에 따라 화면에 구현되는 영상의 휘도 편차의 발생을 방지하여 화질을 향상시키는 효과가 있다.
이러한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 전면 기판과, 전면 기판에 배치되는 복수의 서스테인 전극 및 전면 기판의 유효 영역(Active area)외곽의 패드 영역(Pad area)에 배치되며, 두 개 이상의 서스테인 전극과 공통 연결되는 패드 전극을 포함하고, 패드 전극에는 공백부(Blank)가 형성된다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면.
도 2는 패드 전극 및 공백부에 대해 설명하기 위한 도면.
도 3a 내지 도 3b는 공백부가 형성되는 이유의 일례에 대해 설명하기 위한 도면.
도 4는 공백부에 대해 보다 상세히 설명하기 위한 도면.
도 5는 공백부의 폭이 차등적인 경우의 일례를 설명하기 위한 도면.
도 6은 공백부의 배열 방법의 또 다른 일례에 대해 설명하기 위한 도면.
도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면.
도 8은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 전면 기판 102 : 스캔 전극
103 : 서스테인 전극 104 : 상부 유전체 층
105 : 보호 층 111 : 후면 기판
112 : 격벽 113 : 어드레스 전극
114 : 형광체 층 115 : 하부 유전체 층
112a : 세로 격벽 112b : 가로 격벽
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
이러한, 전극을 통해 방전 셀로 구동 신호가 공급된다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명의 일실시예는 화면에 표시되는 영상의 휘도 편차를 개선하기 위해 서스테인 전극으로 공급되는 구동 신호의 공급 경로의 길이를 변경하는 플라즈마 디스플레이 패널에 관한 것이다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 전면 기판과, 전면 기판에 배치되는 복수의 서스테인 전극 및 전면 기판의 유효 영역(Active area)외곽의 패드 영역(Pad area)에 배치되며, 두 개 이상의 서스테인 전극과 공통 연결되는 패드 전극을 포함하고, 패드 전극에는 공백부(Blank)가 형성된다.
또한, 공백부는 복수개이고, 복수의 공백부는 서스테인 전극과 교차하는 방향으로 나란하게 배치된다.
또한, 공백부는 복수개이고, 복수의 공백부 중 적어도 하나의 길이는 다른 공백부의 길이와 다르다.
또한, 공백부의 폭은 패드 전극의 폭의 0.05배 이상 0.8배 이하이다.
또한, 공백부는 복수개이고, 복수의 공백부 중 두 개 이상은 서로 중첩된다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 스캔 전극(102)과 서스테인 전극(103)이 배치되는 전면 기판(101)과, 전면 기판(101)에 대항되게 배치되며 스캔 전극(102) 및 서스테인 전극(103)과 교차하는 어드레스 전극(113)이 배치되는 후면 기판(111)이 합착되어 이루어진다.
여기, 도 1에서는 도시하지 않았지만 스캔 전극(102)과 서스테인 전극(103) 은 각각 투명 전극과 버스 전극을 포함할 수 있다.
투명 전극은 인듐-주석 산화물(Indium Tin Oxide : ITO)과 같은 투명한 재질을 포함할 수 있다.
버스 전극은 은(Ag)과 같이 전기 전도성이 우수한 금속 재질을 포함할 수 있다.
또는, 스캔 전극(102)과 서스테인 전극(103)은 단일층(One Layer) 구조로 이루어지는 것도 가능하다. 예를 들면, 스캔 전극(102)과 서스테인 전극(103)은 전술한 투명 전극이 생략된 전극, 예컨대 ITO-Less 전극인 것도 가능한 것이다.
아울러, 여기 도 1에 도시하지는 않았지만 전면 기판(101)과 스캔 전극(102) 및 서스테인 전극(103)의 사이에는 스캔 전극(102) 및 서스테인 전극(103)의 색보다 더 어두운 색을 갖는 블랙 층이 배치되는 것도 가능하다. 예를 들어, 스캔 전극(102)과 서스테인 전극(103)이 각각 투명 전극과 버스 전극을 포함하는 경우에 스캔 전극(102)의 투명 전극과 버스 전극의 사이 및 서스테인 전극(103)의 투명 전극과 버스 전극의 사이에 각각 블랙 층이 배치될 수 있다.
스캔 전극(102)과 서스테인 전극(103)이 배치된 전면 기판(101)의 상부에는 스캔 전극(102)과 서스테인 전극(103)을 덮는 유전체 층, 예컨대 상부 유전체 층(104)이 배치될 수 있다.
이러한, 상부 유전체 층(104)은 스캔 전극(102) 및 서스테인 전극(103)의 방전 전류를 제한하며 스캔 전극(102, Y)과 서스테인 전극(103, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
후면 기판(111)에는 전극, 예컨대 어드레스 전극(113)이 배치되고, 이러한 어드레스 전극(113)이 배치된 후면 기판(111)에는 어드레스 전극(113)을 덮는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다.
이러한, 하부 유전체 층(115)은 어드레스 전극(113)을 절연시킬 수 있다.
아울러, 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 구비될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 구비되는 것도 가능하다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다. 여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
그러면 방전 셀 내에 배치되는 후술될 형광체 층(114)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 배치되는 청색(B) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓고, 아울러 녹색(G) 방전 셀에 배치되는 녹색(G) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓을 수 있다.
그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 도 1에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(112)은 가로 격벽(112b)과 세로 격벽(112a)을 포함하고, 여기서, 가로 격벽(112b)의 높이와 세로 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능할 것이다.
이러한, 차등형 격벽 구조인 경우에는 가로 격벽(112b) 또는 세로 격벽(112a) 중 가로 격벽(112b)의 높이가 세로 격벽(112a)의 높이보다 더 낮을 수 있다.
도 1에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 1에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.
여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워진다. 예를 들면, 아르곤(Ar), 네온(Ne), 크세논(Xe) 등의 가스가 방전 가스로서 채워진다.
아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 배치될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 배치되는 것도 가능하다.
또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 녹색(G) 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 청색(B) 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 적색(R) 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 형광체 층의 두께는 청색(B) 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 이상의 설명에서는 번호 104의 상부 유전체 층 및 번호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 또는 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
또한, 후면 기판(111) 상에 배치되는 어드레스 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
도 2는 패드 전극 및 공백부에 대해 설명하기 위한 도면이다.
도 2를 살펴보면, 전면 기판(101)의 유효 영역(Active area)외곽의 패드 영역(Pad area)에 두 개 이상의 서스테인 전극과 공통 연결되는 패드 전극(200)이 배치된다. 여기서, 패드 전극(200)은 유효 영역에 배치되는 모든 서스테인 전극과 공통 연결되는 것도 가능하다.
이러한 패드 전극(200)은 소정의 연결 수단(220)에 의해 외부의 구동 회로와 연결된다.
이와 같이, 패드 전극(200)이 복수의 서스테인 전극들과 공통 연결되는 이유는 후술될 도 8에서와 같이 모든 서스테인 전극에는 실질적으로 동일한 신호가 공급되기 때문이다.
반면에, 복수의 스캔 전극들에는 후술될 도 8에서와 같이 서로 다른 시점에서 스캔 신호가 공급될 수 있기 때문에 서스테인 전극과 같이 공통 연결되지 않고, 각각 스캔 구동 회로(230a, 230b)와 연결될 수 있다.
아울러, 패드 전극(200)에는 공백부(Blank, 210a, 210b, 210c)가 형성된다. 공백부(210a, 210b, 210c)는 패드 전극(200)을 관통하는 관통홀인 것이 바람직하고, 아울러 패드 전극(200)의 일부가 식각되어 형성될 수 있다.
또한, 공백부(210a, 210b, 210c)는 복수개이고, 복수의 공백부(210a, 210b, 210c)는 서스테인 전극과 교차하는 방향으로 나란하게 배치되는 것이 바람직하다.
이러한 공백부(210a, 210b, 210c)가 패드 전극(200)에 형성되면 서스테인 전극으로 공급되는 구동 신호의 공급 경로의 길이가 최적화될 수 있다.
이와 같이, 패드 전극(200)에 공백부(210a, 210b, 210c)가 형성되는 이유에 대해 첨부된 도 3a 내지 도 3b를 결부하여 보다 상세히 살펴보면 다음과 같다.
도 3a 내지 도 3b는 공백부가 형성되는 이유의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 3a를 살펴보면 패드 전극(300)에 공백부가 형성되지 않는 경우의 일례가 나타나 있다.
외부의 구동 회로(미도시)에서 제 1 서스테인 전극(Z1)으로 구동 신호가 공급되는 경우에는 (a)의 공급 경로를 통해 구동 신호가 공급되고, 반면에 제 n/2 서스테인 전극(Zn/2)으로 구동 신호가 공급되는 경우에는 (a)의 경로보다는 짧은 (b)의 경로를 통해 구동 신호가 공급된다.
여기서, (b)의 경로는 (a)의 경로에 비해 그 길이가 짧기 때문에 전기 저항 및 인덕턴스(Inductance) 값이 (a)의 경로에 비해 더 작다. 따라서 (a)의 경로를 통해 공급되는 구동 신호의 전압의 크기는 (b)의 경로를 통해 공급되는 구동 신호 의 전압의 크기보다 더 작아질 수 있다.
이에 따라, 제 1 서스테인 전극(Z1) 상에 표시되는 영상의 휘도는 제 n/2 서스테인 전극(Zn/2) 상에 표시되는 영상의 휘도에 비해 상대적으로 작다. 즉, 휘도 편차가 발생한다. 그러면, 화면에 표시되는 영상의 화질이 악화된다.
반면에, 다음 도 3b의 경우와 같이 패드 전극(310)에 공백부(320a, 320b, 320c)가 형성되는 경우에는 제 1 서스테인 전극(Z1)으로 구동 신호가 공급되는 경우에는 (c)의 공급 경로를 통해 구동 신호가 공급되고, 제 n/2 서스테인 전극(Zn/2)으로 구동 신호가 공급되는 경우에는 (d)의 경로를 통해 구동 신호가 공급된다.
여기서, (c)의 경로는 번호 320a의 공백부와 번호 320b의 공백부의 사이를 경유하고, (d)의 경로는 번호 320b의 공백부의 일부를 감싸는 형태로 경유함으로써 (c)의 경로와 (d)의 경로의 길이는 실질적으로 유사할 수 있다.
그러면, (c)의 경로와 (d)의 경로의 저항 및 인덕턴스 값이 실질적으로 유사함으로써 도 3a의 경우와 같은 휘도 편차의 발생을 방지할 수 있다.
다음, 도 4는 공백부에 대해 보다 상세히 설명하기 위한 도면이다.
도 4를 살펴보면, 패드 전극(400)에 형성되는 공백부(410a, 410b, 410c)는 복수개이고, 복수의 공백부(410a, 410b, 410c) 중 적어도 하나의 공백부의 길이는 다른 공백부의 길이와 다를 수 있다.
예를 들면, 제 1 공백부(410a), 제 2 공백부(410b) 및 제 3 공백부(410c)가 구비되는 경우를 가정하자.
여기서, 패널의 중앙부분에 배치되는 서스테인 전극에 공급되는 구동 신호의 공급 경로의 길이가 상대적으로 짧다는 것을 고려할 때, 복수의 공백부(410a, 410b, 410c) 중 중앙부분에 배치되는 공백부의 길이가 다른 공백부의 길이보다 상대적으로 긴 것이 유리할 수 있다. 예를 들면, 제 2 공백부(410b)의 길이는 L2이고, 제 1 공백부(410a)의 길이는 L2보다는 짧은 L1이고, 제 3 공백부(410c)의 길이도 L2보다는 짧은 L3일 수 있다.
아울러, 공백부(410a, 410b, 410c)의 폭(W1)이 과도하게 큰 경우에는 패드 전극(400)의 전체 전기 저항이 과도하게 증가하여 구동 효율이 저하될 수 있고, 반면에 공백부(410a, 410b, 410c)의 폭(W1)이 과도하게 작은 경우에는 구동 신호의 공급 경로의 길이를 조절하는 효과가 미미할 수 있고, 아울러 그 제조 공정이 난해하여 제조 단가가 상승할 수 있다.
이에 따라, 공백부(410a, 410b, 410c)의 폭(W1)은 패드 전극(400)의 폭(W2)의 0.05배 이상 0.8배 이하인 것이 바람직하다.
다음, 도 5는 공백부의 폭이 차등적인 경우의 일례를 설명하기 위한 도면이다.
도 5를 살펴보면, 공백부가 제 1 공백부(510a), 제 2 공백부(510b) 및 제 3 공백부(510c)를 포함한다고 가정할 때, 제 2 공백배(510b)의 폭(W3)은 제 1 공백부(510a) 또는 제 2 공백부(510c)의 폭(W4)보다 더 클 수 있다.
이와 같이, 공백부의 폭은 다양하게 변경될 수 있다.
다음, 도 6은 공백부의 배열 방법의 또 다른 일례에 대해 설명하기 위한 도 면이다.
도 6을 살펴보면, 복수의 공백부(610a~610g) 중 적어도 두 개는 서로 중첩될 수 있다.
예를 들면, 공백부(610a~610g)는 제 1 공백부(610a)부터 제 7 공백부(610g)까지를 포함하고, 여기서 제 5 공백부(610e)는 제 1 공백부(610a) 및 제 2 공백부(610b)와 중첩될 수 있다.
이상에서와 같이, 복수의 공백부 중 적어도 두 개 이상이 중첩되도록 하면 구동 신호의 공급 경로의 길이를 보다 정밀하게 조절할 수 있다.
다음, 도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 7을 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조(Gray Level)를 구현하기 위한 영상 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 7과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다 시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 영상 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 영상 프레임을 사용하는 것이다. 이러한 경우에 하나의 영상 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.
여기, 도 7에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 7에서는 하나의 영상 프레임에서 계조 가중치의 크기가 증가 하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 8은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다.
도 8을 살펴보면, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 스캔 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 신호가 공급된다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프(Ramp-Down) 신호가 스캔 전극에 공급된다.
여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.
이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 스캔 전극에 공급된다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ㅿVy)만큼 하강하는 스캔 신호가 스캔 전극에 공급될 수 있다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호의 폭은 다른 서브필드에서의 스캔 신호의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲ ...... 1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호가 스캔 전극으로 공급될 때, 스캔 신호에 대응되게 어드레스 전극에 데이터 전압의 크기(ㅿVd)만큼 상승하는 데이터 신호가 공급될 수 있다.
이러한 스캔 신호와 데이터 신호가 공급됨에 따라, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
여기서, 어드레스 기간에서 서스테인 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극에 서스테인 바이어스 신호가 공급될 수 있다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.
이후, 영상 표시를 위한 서스테인 기간에서는 스캔 전극 또는 서스테인 전극 중 적어도 하나에 서스테인 신호가 공급될 수 있다. 예를 들면, 스캔 전극과 서스테인 전극에 교호적으로 서스테인 신호가 공급될 수 있다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다. 그러면, 플라즈마 디스플레이 패널의 화면에 영상이 표시될 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 패드 전극에 공백부(Blank)를 형성하여 서스테인 전극으로 공급되는 구동 신호의 공급 경로의 길이를 최적화할 수 있고, 이에 따라 화면에 구현되는 영상의 휘도 편차의 발생을 방지하여 화질을 향상시키는 효과가 있다.

Claims (5)

  1. 전면 기판;
    상기 전면 기판에 배치되는 복수의 서스테인 전극; 및
    상기 전면 기판의 유효 영역(Active area)외곽의 패드 영역(Pad area)에 배치되며, 두 개 이상의 상기 서스테인 전극과 공통 연결되는 패드 전극;
    을 포함하고,
    상기 패드 전극에는 공백부(Blank)가 형성되는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 공백부는 복수개이고, 복수의 상기 공백부는 상기 서스테인 전극과 교차하는 방향으로 나란하게 배치되는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 공백부는 복수개이고, 복수의 공백부 중 적어도 하나의 길이는 다른 공백부의 길이와 다른 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 공백부의 폭은 상기 패드 전극의 폭의 0.05배 이상 0.8배 이하인 플라즈마 디스플레이 패널.
  5. 제 1 항에 있어서,
    상기 공백부는 복수개이고, 복수의 공백부 중 두 개 이상은 서로 중첩되는 플라즈마 디스플레이 패널.
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