KR100844833B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 제 1 전극과 제 2 전극이 비대칭이고, 아울러 인접하는 서스테인 신호 간의 시간 차이가 차등적으로 설정함으로써 구동 효율이 향상되고, 아울러 발생하는 광의 휘도가 향상되는 효과가 있다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과 전면 기판과 대항되게 배치되는 후면 기판을 포함하고, 스캔 전극과 서스테인 전극의 폭 또는 개수는 서로 다르고, 서브필드(Subfield)의 서스테인 기간에서 스캔 전극과 서스테인 전극으로 각각 서스테인 신호가 공급되고, 인접하는 두 개의 서스테인 신호 간의 시간 차이는 차등적인 것을 특징으로 한다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면.
도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면.
도 3은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.
도 4a 내지 도 4b는 제 1 전극과 제 2 전극의 일례에 대해 설명하기 위한 도면.
도 5a 내지 도 5b는 제 1 전극과 제 2 전극의 또 다른 일례를 설명하기 위한 도면.
도 6은 서스테인 신호에 대해 보다 상세히 설명하기 위한 도면.
도 7a 내지 도 7b는 인접하는 두 개의 서스테인 신호의 시간 차이에 대해 보다 상세히 설명하기 위한 도면.
도 8은 인접한 두 개의 서스테인 신호의 시간 차이를 설정하는 방법의 일례에 대해 설명하기 위한 도면.
도 9는 서스테인 신호의 또 다른 일례에 대해 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 전면 기판 102 : 제 1 전극
103 : 제 2 전극 104 : 상부 유전체 층
105 : 보호 층 111 : 후면 기판
112 : 격벽 113 : 제 3 전극
114 : 형광체 층 115 : 하부 유전체 층
112a : 제 2 격벽 112b : 제 1 격벽
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널을 포함한다. 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
이러한, 전극을 통해 방전 셀로 구동 신호가 공급된다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가 시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
본 발명의 일실시예는 제 1 전극 또는 제 2 전극 중 적어도 하나의 구조를 개선하고, 서스테인 기간에서 제 1 전극과 제 2 전극에 공급되는 서스테인 신호의 시간차이를 개선하여 구동 효율이 향상된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과 전면 기판과 대항되게 배치되는 후면 기판을 포함하고, 스캔 전극과 서스테인 전극의 폭 또는 개수는 서로 다르고, 서브필드(Subfield)의 서스테인 기간에서 스캔 전극과 서스테인 전극으로 각각 서스테인 신호가 공급되고, 인접하는 두 개의 서스테인 신호 간의 시간 차이는 차등적인 것을 특징으로 한다.
또한, 스캔 전극의 개수는 서스테인 전극의 개수보다 더 많고, 스캔 전극의 폭은 서스테인 전극의 폭보다 더 넓다.
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또한, 서스테인 기간에서 제 1 전극에 제 1 서스테인 신호가 공급되고, 이후 제 2 전극에 제 2 서스테인 신호가 공급되고, 이후 제 1 전극에 제 3 서스테인 신호가 공급되고, 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이와 다르다.
또한, 제 1 전극의 폭 또는 개수 중 적어도 하나는 제 2 전극의 폭 또는 개 수 중 적어도 하나보다 많거나 크고, 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이보다 더 크다.
또한, 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이의 7/3배 이상 9배 이하이다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널을 포함한다. 플라즈마 디스플레이 패널에 대해 첨부된 도 1을 참조하여 살펴보면 다음과 같다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극(102)과 제 2 전극(103)이 배치되는 전면 기판(101)과, 전면 기판(101)에 대항되게 배치되며 제 1 전극(102) 및 제 2 전극(103)과 교차하는 제 3 전극(113)이 배치되는 후면 기판(111)이 합착되어 이루어진다.
여기서, 도시하지는 않았지만 제 1 전극(102)과 제 2 전극(103)은 비대칭이다. 이러한 제 1 전극(102)과 제 2 전극(103)에 대해서는 이후에서 보다 상세히 설명하기로 한다.
제 1 전극(102)과 제 2 전극(103)이 배치된 전면 기판(101)의 상부에는 제 1 전극(102)과 제 2 전극(103)을 덮는 유전체 층, 예컨대 상부 유전체 층(104)이 배치될 수 있다.
이러한, 상부 유전체 층(104)은 제 1 전극(102) 및 제 2 전극(103)의 방전 전류를 제한하며 제 1 전극(102, Y)과 제 2 전극(103, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.
한편, 후면 기판(111)에는 전극, 예컨대 제 3 전극(113)이 배치되고, 이러한 제 3 전극(113)이 배치된 후면 기판(111)에는 제 3 전극(113)을 덮는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다.
이러한, 하부 유전체 층(115)은 제 3 전극(113)을 절연시킬 수 있다.
아울러, 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 구비될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 구비되는 것도 가능하다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.
예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다. 여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.
그러면 방전 셀 내에 배치되는 후술될 형광체 층(114)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 배치되는 청색(B) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓고, 아울러 녹색(G) 방전 셀에 배치되는 녹색(G) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓을 수 있다.
그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 도 1에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능할 것이다.
이러한, 차등형 격벽 구조인 경우에는 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이가 제 2 격벽(112a)의 높이보다 더 낮을 수 있다.
한편, 도 1에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열 되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 여기 도 1에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.
여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워질 수 있다. 예를 들면, 네온(Ne), 아르곤(Ar), 크세논(Xe) 등의 방전 가스가 채워진다.
아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 배치될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 배치되는 것도 가능하다.
또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 녹색(G) 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 청색(B) 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 적색(R) 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 형광체 층의 두께는 청색(B) 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.
한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 이상의 설명에서는 번호 104의 상부 유전체 층 및 번호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 또는 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 번호 112의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(112)의 상부에 외부 광을 흡수할 수 있는 블랙 매트릭스(Black Matrix, 미도시)를 더 배치할 수도 있다. 또한, 블랙 매트릭스는 격벽(112)과 대응되는 전면 기판(101) 상의 특정 위치에 형성되는 것도 가능하다.
또한, 후면 기판(111) 상에 배치되는 제 3 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
다음, 도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.
도 2를 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조(Gray Level)를 구현하기 위한 영상 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선 택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 2와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 영상 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 영상 프레임을 사용하는 것이다. 이러한 경우에 하나의 영상 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.
여기, 도 2에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만 으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 2에서는 하나의 영상 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 3은 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다.
도 3을 살펴보면, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 제 1 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 신호가 공급된다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프(Ramp-Down) 신호가 제 1 전극에 공급된다.
여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.
이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극에 공급된다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ㅿVy)만큼 하강하는 스캔 신호가 제 1 전극에 공급될 수 있다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호의 폭은 다른 서브필드에서의 스캔 신호의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲ ...... 1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호가 제 1 전극으로 공급될 때, 스캔 신호에 대응되게 제 3 전극에 데이터 전압의 크기(ㅿVd)만큼 상승하는 데이터 신호가 공급될 수 있다.
이러한 스캔 신호와 데이터 신호가 공급됨에 따라, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.
여기서, 어드레스 기간에서 제 2 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극에 서스테인 바이어스 신호가 공급될 수 있다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.
이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극과 제 2 전극에 서스테인 신호가 공급될 수 있다. 바람직하게는 제 1 전극(102)과 제 2 전극(103)으로 서스테인 신호가 각각 공급된다.
아울러 인접하는 두 개의 서스테인 신호 간의 시간 차이는 차등적이다. 이러한 서스테인 신호에 대해서는 이후에서 보다 상세히 설명하기로 한다.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 제 1 전극과 제 2 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.
이러한 방법을 통해 플라즈마 디스플레이 패널의 화면에 영상이 구현될 수 있다.
다음, 도 4a 내지 도 4b는 제 1 전극과 제 2 전극의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 4a를 살펴보면 제 1 전극(102)과 제 2 전극(103)은 비대칭이다. 예를 들면, 제 1 전극(102)의 폭(W1)은 제 2 전극(103)의 폭(W3)과 다르다.
여기서, 제 1 전극(102)과 제 2 전극(103) 중에서 제 1 전극(102)에 어드레스 기간에서 스캔 신호가 공급됨으로써 제 1 전극(102)과 제 3 전극(미도시) 간에 어드레스 방전이 발생하는 것을 고려할 때, 제 1 전극(102)의 폭(W1)이 제 2 전극(103)의 폭(W2)보다 더 큰 것이 바람직하다.
이와 같이, 제 1 전극(102)의 폭(W1)이 제 2 전극(103)의 폭(W2)보다 더 크면, 어드레스 기간에서 발생하는 어드레스 방전의 효율이 향상될 수 있다.
아울러, 제 1 전극(102)과 제 2 전극(103)은 여기 도 4a에서와 같이 투명 전극(102a, 103a)과 버스 전극(102b, 103b)을 포함할 수 있다.
여기서, 투명 전극(102a, 103b)은 인듐-주석 산화물(Indium Tin Oxide : ITO)과 같은 투명한 재질을 포함할 수 있다.
아울러, 버스 전극(102b, 103b)은 은(Ag)과 같이 전기 전도성이 우수한 금속 재질을 포함할 수 있다.
한편, 투명 전극(102a, 103a)과 버스 전극(102b, 103b)의 사이에는 제 1 블랙 층(410, 420)이 배치될 수 있다.
여기서, 제 1 블랙 층(410, 420)은 제 1 전극(102) 또는 제 2 전극(103) 중 적어도 하나의 색보다 더 어두운 색을 갖는 것이 바람직하다. 이러한 제 1 블랙 층(410, 420)은 실질적으로 어두운 색을 갖는 재질, 예를 들면 루테늄(Ru) 또는 탄소(C) 재질을 포함할 수 있다.
이러한, 제 1 블랙 층(410, 420)은 외부로부터 입사되는 광이 제 1 전극(102)과 제 2 전극(103)에 의해 반사되는 것을 방지한다.
다음, 도 4b를 살펴보면, 앞선 도 4a의 경우와는 다르게 제 1 전극(102)과 제 2 전극(103)이 단일층(One Layer)이다. 바람직하게는, 제 1 전극(102)과 제 2 전극(103)은 인듐-주석 산화물(Indium Tin Oxide : ITO)과 같은 투명한 재질이 생략되고, 앞선 도 4a의 버스 전극(102b, 103b)과 실질적으로 동일한 재질로 이루어질 수 있다.
아울러, 제 1 전극(102)은 제 1-1 전극(102c)과 제 1-2 전극(102d)을 포함하고, 제 2 전극(103)은 제 2-1 전극(103c)과 제 2-2 전극(103d)을 포함할 수 있다.
아울러, 여기 도 4b의 경우에서도 제 1 전극(102)과 제 2 전극(103)은 비대칭으로서, 제 1-1 전극(102c)의 폭(W3)과 제 1-2 전극(102d)의 폭(W4)은 제 2-1 전극(103c)의 폭(W5)과 제 2-2 전극(103d)의 폭(W6)보다 더 클 수 있다.
한편, 제 1 전극(102) 및 제 2 전극(103)과 전면 기판(101)의 사이에는 제 2 블랙 층(430a, 430b, 440a, 440b)이 더 배치될 수 있다.
이러한 제 2 블랙 층(430a, 430b, 440a, 440b)은 앞선 도 4a의 제 1 블랙 층(410, 420)과 실질적으로 동일한 재질로 이루어질 수 있다.
다음, 도 5a 내지 도 5b는 제 1 전극과 제 2 전극의 또 다른 일례를 설명하 기 위한 도면이다. 여기, 도 5a 내지 도 5b에서는 앞서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
먼저, 도 5a를 살펴보면, 제 1 전극(502)과 제 2 전극(503)은 비대칭으로서, 보다 자세하게는 제 1 전극(502)의 개수와 제 2 전극(503)의 개수는 서로 다르다.
여기서, 제 1 전극(502)과 제 2 전극(503) 중에서 제 1 전극(502)에 어드레스 기간에서 스캔 신호가 공급됨으로써 제 1 전극(502)과 제 3 전극(미도시) 간에 어드레스 방전이 발생하는 것을 고려할 때, 제 1 전극(502)의 개수가 제 2 전극(503)의 개수보다 더 많은 것이 바람직하다.
이와 같이, 제 1 전극(502)의 개수가 제 2 전극(503)의 개수보다 더 많게 하기 위해 제 1 전극(502)과 제 2 전극(503) 중에서 제 1 전극(502)이 메인 전극(502-1)과 보조 전극(502-2)을 포함할 수 있다.
여기서, 보조 전극(502-2)은 메인 전극(502-1)보다 방전 셀의 중심과 더 가까운 위치에 배치된다. 다르게 표현하면, 제 1 전극(502)의 보조 전극(502-2)과 제 2 전극(503)간의 간격은 메인 전극(502-1)과 제 2 전극(503)간의 간격보다 더 작은 것이다.
여기서, 번호 502-1의 메인 전극과 번호 502-2의 보조 전극을 각각 제 1 전극(502)으로 간주하면, 제 1 전극(502)의 개수가 제 2 전극(503)의 개수보다 더 많다.
이와 같이, 제 1 전극(502)의 개수가 제 2 전극(503)의 개수보다 더 많으면 어드레스 기간에서 발생하는 어드레스 방전의 효율이 향상될 수 있다.
한편, 제 1 전극(502)의 메인 전극(502-1)은 투명 전극(502a)과 버스 전극(502b)을 구비하는 것이 바람직하다.
여기서, 보조 전극(502-2)이 실질적으로 불투명한 전극인 경우에는 개구율이 감소함으로써 구현되는 영상의 휘도가 감소할 수 있다. 따라서 보조 전극(502-2)은 투명 전극을 구비하는 것이 바람직하다. 즉, 보조 전극(502-2)은 투명 전극인 것이다.
아울러, 제 2 전극(503)은 투명 전극(503a)과 버스 전극(503b)을 구비한다.
이상에서와 같이, 제 1 전극(502)이 보조 전극(502-2)과 메인 전극(502-1)을 포함하게 되면 제 1 전극(502)과 제 2 전극(503) 사이에서 방전의 발생 시 보조 전극(502-2)이 점화기(Igniter)의 기능을 수행함으로써 제 1 전극(502)과 제 2 전극(503) 사이의 방전 개시 전압(Firing Voltage)을 낮출 수 있다. 이와 같이, 방전 개시 전압이 낮아짐으로써 방전 전류(Discharge Current)의 발생량이 감소하고, 아울러 방전 효율이 향상된다.
아울러, 제 1 전극(502)의 보조 전극(502-2)과 제 2 전극(503) 사이에서 점화된 방전은 제 1 전극(502)의 메인 전극(502-1) 방향으로 확산되고, 이후 제 1 전극(502)이 메인 전극(502-1)과 제 2 전극(503) 사이에서 주 방전이 발생한다. 이에 따라, 제 1 전극(502)과 제 2 전극(503) 사이의 방전 개시 전압을 낮추면서도 제 1 전극(502)의 보조 전극(502-2)과 제 2 전극(503)의 사이에서 발생한 방전을 방전 셀 후방으로 보다 용이하게 확산시킬 수 있어서 구현되는 영상의 휘도가 향상될 수 있다.
다음, 도 5b를 살펴보면 앞선 도 5a의 경우와 같이 제 1 전극(500)의 개수가 제 2 전극(510)의 개수와 다르다. 바람직하게는, 제 1 전극(500)의 개수가 제 2 전극(510)의 개수보다 더 많다. 아울러, 제 1 전극(500)과 제 2 전극(510)은 앞선 도 4b의 경우와 같이 단일층이다.
이와 같이, 제 1 전극(500)과 제 2 전극(510)을 단일층으로 형성하면서도 제 1 전극(500)과 제 2 전극(510)의 개수를 다르게 할 수 있다.
다음, 도 6은 서스테인 신호에 대해 보다 상세히 설명하기 위한 도면이다.
도 6을 살펴보면, 서브필드(Subfield)의 서스테인 기간에서 제 1 전극과 제 2 전극으로 서스테인 신호가 공급되고, 여기서 인접하는 두 개의 서스테인 신호 간의 시간 차이는 차등적이다.
보다 자세하게는, 서스테인 기간에서 제 1 전극에 제 1 서스테인 신호(SUS 1)가 공급되고, 이후 제 2 전극에 제 2 서스테인 신호(SUS 2)가 공급되고, 이후 제 1 전극에 제 3 서스테인 신호(SUS 3)가 공급된다고 가정하면, 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)는 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)와 다르다. 바람직하게는, 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)는 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)보다 더 크다. 여기서, 앞선 도 4a 내지 도 4b 및 도 5a 내지 도 5b의 경우와 같이 제 1 전극의 폭 또는 개수 중 적어도 하나는 제 2 전극의 폭 또는 개수 중 적어도 하나 보다 많거나 더 크다.
이와 같이, 제 1 전극의 폭 또는 개수 중 적어도 하나는 제 2 전극의 폭 또는 개수 중 적어도 하나 보다 많거나 더 큰 경우에, 인접하는 두 개의 서스테인 신호의 시간 차이를 차등적으로 하는 이유에 대해 살펴보면 다음과 같다.
예를 들어, 제 1 전극의 개수 또는 폭 중 적어도 하나가 제 2 전극의 개수 또는 폭 중 적어도 하나보다 더 적거나 작은 경우를 가정하자.
이러한 경우에, 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)를 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)보다 더 크게 하면, 제 2 전극에 비해 폭이 작거나 개수가 더 적기 때문에 전기 저항이 상대적으로 높은 제 1 전극에 공급되는 제 1 서스테인 신호(SUS 1)에 의해 발생한 서스테인 방전의 세기가 상대적으로 약할 수 있다. 이에 따라, 발생하는 광의 휘도는 충분하지는 않아도 방전 셀 내에서 프라이밍(Priming) 입자가 충분히 발생할 수 있다.
그러나 제 1 서스테인 신호(SUS 1)가 공급된 이후에 제 2 서스테인 신호(SUS 2)가 공급되는 시점까지의 시간 차이, 즉 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)가 충분히 크기 때문에 제 1 서스테인 신호(SUS 1)에 의해 방전 셀 내에 발생된 프라이밍 입자의 대부분이 방전 셀 내의 공간 전하와 결합하여 중화(Neutralization)되는 등의 원인으로 인해 소멸되고, 이에 따라 제 2 전극에 제 2 서스테인 신호(SUS 2)가 공급되더라도 제 2 서스테인 신호(SUS 2)는 프라이밍 입자를 충분히 이용하기가 어렵다. 이에 따라, 제 2 서스테인 신호(SUS 2)에 의해 발생하는 서스테인 방전의 세기는 충분히 강하지 못하다.
한편, 제 2 전극은 제 1 전극에 비해 개수 또는 폭 중 적어도 하나가 더 많거나 크다. 이에 따라, 제 2 서스테인 신호(SUS 2)에 의해 발생하는 방전의 세기는 앞선 제 1 서스테인 신호(SUS 1)에 의해 발생하는 서스테인 방전의 세기 보다는 강하여 방전 셀 내에 프라이밍 입자를 대부분 소거시킨다.
이후, 제 3 서스테인 신호(SUS 3)가 제 1 전극으로 공급되면, 방전 셀 내에 프라이밍 입자들이 제 2 서스테인 신호(SUS 2)에 의해 대부분 소거됨으로써 제 3 서스테인 신호(SUS 3)에 의해 발생하는 방전의 세기는 상대적으로 약하게 된다.
이에 따라, 휘도 및 구동 효율이 저하된다.
반면에, 제 1 전극의 개수 또는 폭 중 적어도 하나가 제 2 전극의 개수 또는 폭 중 적어도 하나보다 더 많거나 큰 경우에 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)를 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)보다 더 크게 하면, 제 2 전극에 비해 폭이 크거나 개수가 더 많기 때문에 전기 저항이 상대적으로 작은 제 1 전극에 공급되는 제 1 서스테인 신호(SUS 1)에 의해 발생한 서스테인 방전의 세기가 충분히 강하고, 아울러 서스테인 방전이 방전 셀 내에서 충분히 확산될 만큼의 시간을 확보할 수 있다.
이후, 제 2 전극에 제 2 서스테인 신호(SUS 2)가 공급되면, 제 2 전극의 전기 저항 값이 제 1 전극에 비해 상대적으로 크기 때문에 상대적으로 약한 서스테인 방전이 발생한다. 이에 따라, 방전 셀 내에는 프라이밍 입자가 충분히 발생할 수 있다.
이후 제 1 전극에 제 3 서스테인 신호(SUS 3)가 공급되면, 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)가 충분히 짧기 때문에 제 2 서스테인 신호(SUS 2)에 의해 발생된 서스테인 방전에 의해 방전 셀 내에 발생한 프라이밍 입자를 충분히 활용할 수 있고, 이에 따라 충분히 강한 서스테인 방전이 발생한다.
이에 따라, 휘도가 증가하고, 아울러 구동 효율이 향상될 수 있다.
한편, 제 3 서스테인 신호(SUS 3)가 공급된 이후에 제 1 전극에 제 4 서스테인 신호(SUS 4)가 공급된다면, 제 3 서스테인 신호(SUS 3)와 제 4 서스테인 신호(SUS 4) 사이의 시간 차이(ㅿt3)는 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt1)와 실질적으로 동일한 것도 가능하고, 상이한 것도 가능하다.
이와 같이, 서스테인 신호 간의 시간 차이에 대해 첨부된 도 7a 내지 도 7b를 결부하여 보다 상세히 살펴보면 다음과 같다.
다음, 도 7a 내지 도 7b는 인접하는 두 개의 서스테인 신호의 시간 차이에 대해 보다 상세히 설명하기 위한 도면이다.
도 7a 내지 도 7b에서는 앞선 도 6에서와 같은 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2) 사이의 시간 차이(ㅿt1)와 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)의 비율이 1/9에서 9/1 사이의 값일 때, 즉, ㅿt1이 ㅿt2의 1/9배 이상 9/1배 이하 사이일 때, 발생하는 광의 휘도 및 구동 효율을 측정한다.
도 7a 내지 도 7b를 살펴보면, ㅿt1이 ㅿt2의 1/9배 이상 5/5배 이하인 경우에서는 도 6에서 상세히 설명한 바와 같은 이유로 인해 휘도가 2515에서 2460 사이의 상대적으로 작은 값을 갖고, 아울러 구동 효율은 1.615에서 1.57 사이의 상대적으로 작은 값을 갖는 것을 확인할 수 있다.
아울러, ㅿt1이 ㅿt2의 5/5배에서 6/4배 사이인 경우에서는 ㅿt2의 시간이 과도하게 길기 때문에 제 2 서스테인 신호(SUS 2)에 의해 발생한 프라이밍 입자를 제 3 서스테인 신호(SUS 3)가 충분히 활용하기가 어렵고, 이에 따라 휘도는 대략 2450의 과도하게 작은 값을 갖고, 아울러 구동 효율은 1.56에서 1.55 사이의 상대적으로 작은 값을 갖는 것을 확인할 수 있다.
반면에, ㅿt1이 ㅿt2의 7/3배 이상 9배 이하인 경우에서는 ㅿt1과 ㅿt2의 비율이 적절하여 휘도가 대략 2550에서 2710 사이의 충분히 큰 값을 갖고, 아울러 구동 효율은 1.70에서 1.83의 상대적으로 큰 값을 갖는 것을 확인할 수 있다.
이를 고려할 때, 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2) 사이의 시간 차이(ㅿt1)는 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt2)의 7/3배 이상 9배 이하인 것이 바람직하다.
다음, 도 8은 인접한 두 개의 서스테인 신호의 시간 차이를 설정하는 방법의 일례에 대해 설명하기 위한 도면이다.
도 8을 살펴보면, 제 1 전극으로 공급되는 서스테인 신호와 제 2 전극으로 공급되는 서스테인 신호는 각각 전압 상승 기간, 전압 유지 기간, 전압 하강 기간을 포함한다.
여기서, 제 1 전극으로 공급되는 서스테인 신호와 제 2 전극으로 공급되는 서스테인 신호의 시간 차이(ㅿt)는 제 1 전극으로 공급되는 서스테인 신호의 전압 유지 기간의 종료 시점과 제 2 전극으로 공급되는 서스테인 신호의 전압 유지 기간의 시작 시점 간의 차이일 수 있다.
다음, 도 9는 서스테인 신호의 또 다른 일례에 대해 설명하기 위한 도면이다.
도 9를 살펴보면, 제 1 서스테인 신호(SUS 1)와 제 2 서스테인 신호(SUS 2)의 시간 차이(ㅿt10)는 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)의 시간 차이(ㅿt30)보다 더 크고, 아울러 제 1 서스테인 신호(SUS 1)의 전압 하강 기간의 종료 시점과 제 2 서스테인 신호(SUS 2)의 전압 상승 기간의 시작 시점의 시간 차이는 ㅿt20이고, 제 2 서스테인 신호(SUS 2)와 제 3 서스테인 신호(SUS 3)는 ㅿt40의 시간 동안 중첩(Overlap)될 수 있다.
이와 같이, 인접하는 두 개의 서스테인 신호의 시간 차이를 차등적으로 하면서 인접하는 두 개의 서스테인 신호를 중첩시키는 것도 가능한 것이다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 제 1 전극과 제 2 전극이 비대칭이고, 아울러 인접하는 서스테인 신호 간의 시간 차이가 차등적으로 설정함으로써 구동 효율이 향상되고, 아울러 발생하는 광의 휘도가 향상되는 효과가 있다.

Claims (6)

  1. 서로 나란한 스캔 전극과 서스테인 전극이 배치되는 전면 기판과
    상기 전면 기판과 대항되게 배치되는 후면 기판을 포함하고,
    상기 스캔 전극과 상기 서스테인 전극의 폭 또는 개수는 서로 다르고,
    서브필드(Subfield)의 서스테인 기간에서 상기 스캔 전극과 상기 서스테인 전극으로 각각 서스테인 신호가 공급되고, 인접하는 두 개의 서스테인 신호 간의 시간 차이는 차등적인 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 스캔 전극의 개수는 상기 서스테인 전극의 개수보다 더 많은 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 스캔 전극의 폭은 상기 서스테인 전극의 폭보다 더 넓은 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 서스테인 기간에서 상기 스캔 전극에 제 1 서스테인 신호가 공급되고, 이후 상기 서스테인 전극에 제 2 서스테인 신호가 공급되고, 이후 상기 스캔 전극에 제 3 서스테인 신호가 공급되고,
    상기 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 상기 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이와 다른 플라즈마 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 스캔 전극의 폭 또는 개수 중 적어도 하나는 상기 서스테인 전극의 폭 또는 개수 중 적어도 하나보다 많거나 크고,
    상기 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 상기 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이보다 더 큰 플라즈마 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 서스테인 신호와 제 2 서스테인 신호의 시간 차이는 상기 제 2 서스테인 신호와 제 3 서스테인 신호의 시간 차이의 7/3배 이상 9배 이하인 플라즈마 디스플레이 장치.
KR1020060137968A 2006-12-29 2006-12-29 플라즈마 디스플레이 장치 KR100844833B1 (ko)

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